JPH0614614B2 - デジタル―アナログ変換器の誤差補正方法 - Google Patents
デジタル―アナログ変換器の誤差補正方法Info
- Publication number
- JPH0614614B2 JPH0614614B2 JP59167243A JP16724384A JPH0614614B2 JP H0614614 B2 JPH0614614 B2 JP H0614614B2 JP 59167243 A JP59167243 A JP 59167243A JP 16724384 A JP16724384 A JP 16724384A JP H0614614 B2 JPH0614614 B2 JP H0614614B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- bit
- error
- digital
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012937 correction Methods 0.000 title claims description 44
- 238000000034 method Methods 0.000 title claims description 13
- 238000005259 measurement Methods 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 description 1
- 235000019013 Viburnum opulus Nutrition 0.000 description 1
- 244000071378 Viburnum opulus Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル−アナログ変換器の誤差補正方法に関
し、特にその直線性誤差を正確に補正する方法に関す
る。
し、特にその直線性誤差を正確に補正する方法に関す
る。
従来から、デジタル信号をアナログ信号に変換する際の
誤差を補正するようにしたデジタル−アナログ変換器(D
AC)が高精度の電源装置等に使用されている。
誤差を補正するようにしたデジタル−アナログ変換器(D
AC)が高精度の電源装置等に使用されている。
例えば、「18ビット高精度DC測定システム」（ロバート
・Ｂ・クレイヴン及びＥ・レイチェル・モリス著、1982
年３月、テラダイン・インコーポレイデッド社刊）とい
う文献に記載された誤差補正方法は、直線性、オフセッ
ト及び利得の３項目に関して以下のような手順を取って
いる。
・Ｂ・クレイヴン及びＥ・レイチェル・モリス著、1982
年３月、テラダイン・インコーポレイデッド社刊）とい
う文献に記載された誤差補正方法は、直線性、オフセッ
ト及び利得の３項目に関して以下のような手順を取って
いる。
先ず、直線性の補正について説明する。今、電圧計内部
に使用されているDACが８ビットのDACの場合を考える
と、DACの出力電圧E0(N)は、 E0(N)＝(d(0)・27+d(1)・26+…+d(7)・20・ENFS/28 (1) で表される。ここで、 d=d(0)d(1)…d(7) d(0)がMSB、d(7)がLSBの８ビットの２進数） ENFS＝公称フルスケール電圧 ENFS/28＝1LSB公称電圧 である。
に使用されているDACが８ビットのDACの場合を考える
と、DACの出力電圧E0(N)は、 E0(N)＝(d(0)・27+d(1)・26+…+d(7)・20・ENFS/28 (1) で表される。ここで、 d=d(0)d(1)…d(7) d(0)がMSB、d(7)がLSBの８ビットの２進数） ENFS＝公称フルスケール電圧 ENFS/28＝1LSB公称電圧 である。
従って、このDACへ入力されるコードＮ中のｄ(i)のみが
１で他の桁位置が０の場合の出力電圧E0(d(i))、すなわ
ちビットｄ(i)の重み、は（DACが誤差なしで動作すると
すれば）以下のようになる。
１で他の桁位置が０の場合の出力電圧E0(d(i))、すなわ
ちビットｄ(i)の重み、は（DACが誤差なしで動作すると
すれば）以下のようになる。
E0(d(0))＝E0(10000000) ＝ENFS/2 (2) E0(d(1))＝E0(01000000) ＝ENFS/4 (3) ・ ・ ・ ・ ・ ・ E0(d(7))＝E0(00000001) ＝ENFS/256 (4) また、主要（ハーフ・スケール）桁上げの際の電圧の変
化である二分スケール桁上げ値C(0)は、 ここで、 よって、 C(0)＝（ENFS/28）｛２７−（２７−１）｝ ＝ENFS/28×１＝1LSB (7) すなわち、主要桁上げが起こると、DACへの８ビットコ
ードＮの全ビットがその値を変化させるが、電圧の変化
は1LSB分のみに止まる。同様に、四分スケール桁上げ値
C(1)、八分スケール桁上げ値C(2)，…，二百五十六分ス
ケール桁上げ値C(7)も以下のように表せる。
化である二分スケール桁上げ値C(0)は、 ここで、 よって、 C(0)＝（ENFS/28）｛２７−（２７−１）｝ ＝ENFS/28×１＝1LSB (7) すなわち、主要桁上げが起こると、DACへの８ビットコ
ードＮの全ビットがその値を変化させるが、電圧の変化
は1LSB分のみに止まる。同様に、四分スケール桁上げ値
C(1)、八分スケール桁上げ値C(2)，…，二百五十六分ス
ケール桁上げ値C(7)も以下のように表せる。
式(1)〜(10)からビットｄ(i)のビットの重みE0(d(i))を
計算すると、 すなわち、 式(12)〜(15)から、ビット重みを桁上げ値C(0)〜C(7)で
表すと、 となる。これにより、桁上げ値C(0)〜C(7)の実測値から
DACの実際のビット重みE0(d(0))〜E0(d(7))を求めるこ
とができる。このようにして求められた実際のビット重
みを用いてDACの直線性の補正値を求めていた。
計算すると、 すなわち、 式(12)〜(15)から、ビット重みを桁上げ値C(0)〜C(7)で
表すと、 となる。これにより、桁上げ値C(0)〜C(7)の実測値から
DACの実際のビット重みE0(d(0))〜E0(d(7))を求めるこ
とができる。このようにして求められた実際のビット重
みを用いてDACの直線性の補正値を求めていた。
次に、オフセットの補正値は、電圧計の入力端子を短絡
することによって求められる。また、利得の補正値は各
電圧計レンジにおいて基準電圧の測定値から定められ
る。電圧計のキャリブレーションに当たっては、以上の
ようにして求められた各補正値を用いて、測定後、演算
処理装置(CPU)で演算により補正している。
することによって求められる。また、利得の補正値は各
電圧計レンジにおいて基準電圧の測定値から定められ
る。電圧計のキャリブレーションに当たっては、以上の
ようにして求められた各補正値を用いて、測定後、演算
処理装置(CPU)で演算により補正している。
しかしながら、上述の従来技術中の直線性の補正方法で
は、式(16)〜(20)から明らかなように、ビット数の増加
に伴い、ｄ(0)，ｄ(1)等の上位のビット重みにおいては
個々の桁上げ値C(0)〜C(7)に含まれている誤差が積み上
がってしまい、誤差が極めて大きくなるという欠点があ
った。
は、式(16)〜(20)から明らかなように、ビット数の増加
に伴い、ｄ(0)，ｄ(1)等の上位のビット重みにおいては
個々の桁上げ値C(0)〜C(7)に含まれている誤差が積み上
がってしまい、誤差が極めて大きくなるという欠点があ
った。
この誤差の積み上りという欠点についてもっと具体的に
説明する。各桁上げ値C(0)〜C(7)は実測される値である
ため、必ず測定誤差を含んでいる。これらの測定誤差の
最大値をδとして、ビット重みE0(d(i))にもたらされる
誤差の最大値ｅ(i)を、式(15)〜(20)に基づいて評価す
ると以下のようになる。
説明する。各桁上げ値C(0)〜C(7)は実測される値である
ため、必ず測定誤差を含んでいる。これらの測定誤差の
最大値をδとして、ビット重みE0(d(i))にもたらされる
誤差の最大値ｅ(i)を、式(15)〜(20)に基づいて評価す
ると以下のようになる。
従って、桁上げ値の測定誤差によってビット重みに導入
される誤差は、上位のビット位置へ向かうにつれて雪だ
るま式に急激に増大してしまう。この誤差がそのまま直
線性の補正の際の誤差となってしまう。
される誤差は、上位のビット位置へ向かうにつれて雪だ
るま式に急激に増大してしまう。この誤差がそのまま直
線性の補正の際の誤差となってしまう。
本発明の目的は、上述のような桁上げ値の誤差の積み上
りによる誤差の増大を防止したDACの誤差補正方法を提
供することにある。
りによる誤差の増大を防止したDACの誤差補正方法を提
供することにある。
本願発明の一実施例によれば、DACの直線性に関する各
ビット位置の補正値を、当該ビット位置及び当該ビット
位置よりも上位の桁上げ値に基づいて定める。これによ
れば、上位側のビット位置の桁上げ値は小さな係数がか
かった形でしか当該ビット位置の補正値に影響を与えな
いので、上で説明したような誤差の累積はない。
ビット位置の補正値を、当該ビット位置及び当該ビット
位置よりも上位の桁上げ値に基づいて定める。これによ
れば、上位側のビット位置の桁上げ値は小さな係数がか
かった形でしか当該ビット位置の補正値に影響を与えな
いので、上で説明したような誤差の累積はない。
第１図は本願発明の誤差補正法に基づいて誤差を補正す
るデジタル−アナログ変換回路のブロック図である。図
において、高安定のDAC3は所望の安定度があり、またビ
ットの重ね合せ誤差は無視できるが、必要とされる精度
は満たしていないものである。後段の増幅器４等は、所
望の安定度及び直線性は満たしているが、利得、オフセ
ットは満足していない系である。先ず、キャリブレーシ
ョン時に、DAC3、増幅器４及び可変抵抗器５から成る回
路の直線性、利得及びオフセットの誤差を個別に求め
る。これをもとに、DAC3のビットパターン毎に再合成し
た補正データをRAM1にストアする。デジタル入力信号Ｖ
ｉを入力すると、DAC3はデジタル入力信号ビットのビッ
トパターンに対応して誤差を含んだアナログ信号を出力
する。一方、RAM1はこのビットパターンに対応する補正
データを出力してDAC2に与え、DAC2はそれに応答して補
正出力信号を出力する。
るデジタル−アナログ変換回路のブロック図である。図
において、高安定のDAC3は所望の安定度があり、またビ
ットの重ね合せ誤差は無視できるが、必要とされる精度
は満たしていないものである。後段の増幅器４等は、所
望の安定度及び直線性は満たしているが、利得、オフセ
ットは満足していない系である。先ず、キャリブレーシ
ョン時に、DAC3、増幅器４及び可変抵抗器５から成る回
路の直線性、利得及びオフセットの誤差を個別に求め
る。これをもとに、DAC3のビットパターン毎に再合成し
た補正データをRAM1にストアする。デジタル入力信号Ｖ
ｉを入力すると、DAC3はデジタル入力信号ビットのビッ
トパターンに対応して誤差を含んだアナログ信号を出力
する。一方、RAM1はこのビットパターンに対応する補正
データを出力してDAC2に与え、DAC2はそれに応答して補
正出力信号を出力する。
DAC3の出力信号とDAC2の補正出力信号は加算され、増幅
器４を介して所望の精度のアナログ出力信号Ｖ０として
出力される。補正データは以下のようにして得られる。
なお、ここでDAC3の入力のビット長はｍビットであると
する。
器４を介して所望の精度のアナログ出力信号Ｖ０として
出力される。補正データは以下のようにして得られる。
なお、ここでDAC3の入力のビット長はｍビットであると
する。
以下に、直線性の誤差補正のための補正値を求める方法
を説明する。
を説明する。
ここでは、ビット位置には最上位(MSB)から0,1,…,m-1
という番号を振る。
という番号を振る。
直線性についてのｉ番目のビットの補正値ΔCEiを以下
のように定義する。
のように定義する。
ΔCEi＝Wideal(i)-Wreal(i) ここで、 Wideal(i)：ｉ番目のビットの理想的な重み Wreal(i)：ｉ番目のビットの実際の重み である。すなわち、ビットｉの補正値とは、ビットｉの
重みの理想的な値からの誤差である。
重みの理想的な値からの誤差である。
式(1)〜(20)を用いた従来技術の説明から、以下の関係
式が導かれる。
式が導かれる。
Wideal(i)＝Wideal(i-1)/2 Wreal(i)＝C(i)+Wreal(i+1)+Wreal(i+2)+… ＋Wreal(m-1) Wreal(i-1)＝C(i-1)+Wreal(i)+Wreal(i+1) ＋Wreal(i+2)+…+W
real(m-1) これらの関係式を用いて、上のビット補正値の定義を以
下のように変形することができる。
real(m-1) これらの関係式を用いて、上のビット補正値の定義を以
下のように変形することができる。
ΔCEi＝Wideal(i)-Wreal(i) ＝Wideal(i-1)/2-Wreal(i) ＝｛Wideal(i-1)-Wreal(i-1)}/2 ＋｛Wreal(i-1)-Wreal(i)}/2 −Wreal(i)/2 ＝｛ΔCEi-1+C(i-1)+Wreal(i)-C(i)}/2 −Wreal(i)/2 ＝｛ΔCEi-1+C(i-1)-C(i)}/2 かくして、ビット補正値ΔCEiを桁上げ値C(i-1),C(i)及
び１つ上位のビット位置に関するビット補正値ΔCEi-1
によって表す漸化式が得られた。
び１つ上位のビット位置に関するビット補正値ΔCEi-1
によって表す漸化式が得られた。
ここで、ΔCE0＝０、すなわちMSBの補正値は０であると
する。これは、MSBのビット重みを基準として採用する
ことを意味する。この初期値と上の漸化式を使用するこ
とにより、各ビット補正値を以下の用に得ることができ
る。
する。これは、MSBのビット重みを基準として採用する
ことを意味する。この初期値と上の漸化式を使用するこ
とにより、各ビット補正値を以下の用に得ることができ
る。
このようにして直線性の補正値を求めることは、従来技
術としてあげた方法に比較して、以下のような利点があ
る。
術としてあげた方法に比較して、以下のような利点があ
る。
桁上げ値は実測される値であるため、必ず測定誤差を伴
っている。これらの桁上げ値の誤差の最大値をδとする
と、各ビットについての補正値ΔCEiの誤差の上限は、
これらの補正値を桁上げ値と上位のビットについて補正
値で表した上式から以下のように評価できる。
っている。これらの桁上げ値の誤差の最大値をδとする
と、各ビットについての補正値ΔCEiの誤差の上限は、
これらの補正値を桁上げ値と上位のビットについて補正
値で表した上式から以下のように評価できる。
ΔCE1の誤差（C(0)の誤差の上限 ＋C(1)の誤差の上限）／２ ＝δ ΔCE2の誤差（C(1)の誤差の上限 ＋C(2)の誤差の上限）／２ ＋ΔCE1の誤差の上限／２ ＝δ＋δ／２ ΔCE3の誤差（C(2)の誤差の上限 ＋C(3)の誤差の上限）／２ ＋ΔCE2の誤差の上限／２ ＝δ＋δ／２＋δ／４ 以下同様である。
これより、明らかに、どんなにビット数が多くなっても
任意のビット位置についての補正値ΔCEiの誤差は２
δ、すなわち各ビット位置毎の桁上げ値の測定誤差の最
大値の２倍を越えない。
任意のビット位置についての補正値ΔCEiの誤差は２
δ、すなわち各ビット位置毎の桁上げ値の測定誤差の最
大値の２倍を越えない。
このようにして求めた補正値ΔCEiから、DACの入力の２
ｍ通りのビットパターンの各々についての補正値ΔCEBp
（ここでｐ＝0,1,2,…，2m-1）を以下の式により求める
ことができる。
ｍ通りのビットパターンの各々についての補正値ΔCEBp
（ここでｐ＝0,1,2,…，2m-1）を以下の式により求める
ことができる。
このようにして求められた各ビット・パターンに対応し
た補正値を、既に述べたようにRAM1にストアする。
た補正値を、既に述べたようにRAM1にストアする。
なお、先に説明したように、DACの誤差には直線性誤差
以外に利得誤差及びオフセット誤差があるが、これらの
誤差も補正する必要がある場合には、そのための補正値
は例えば〔従来技術及びその問題点〕の項で説明したよ
うにして求められる。
以外に利得誤差及びオフセット誤差があるが、これらの
誤差も補正する必要がある場合には、そのための補正値
は例えば〔従来技術及びその問題点〕の項で説明したよ
うにして求められる。
以上、詳細に説明したように、本発明のデジタル−アナ
ログ変換器の誤差補正方法によれば、桁上げ値を用いて
DACの直線性の補正を行うに当たって、ビット位置毎の
補正の誤差の大きさがビット位置によらずほぼ一定の小
さな値に保たれるという大きな効果がある。
ログ変換器の誤差補正方法によれば、桁上げ値を用いて
DACの直線性の補正を行うに当たって、ビット位置毎の
補正の誤差の大きさがビット位置によらずほぼ一定の小
さな値に保たれるという大きな効果がある。
第１図は本願発明を適用して誤差補正を行うことのでき
るデジタル−アナログ変換装置のブロック図である。 １：RAM ２，３：DAC ４：増幅器 ５：可変抵抗器
るデジタル−アナログ変換装置のブロック図である。 １：RAM ２，３：DAC ４：増幅器 ５：可変抵抗器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−120378（ＪＰ，Ａ) 特開 昭58−222616（ＪＰ，Ａ) 特開 昭55−100744（ＪＰ，Ａ)
Claims (2)
- 【請求項１】デジタル−アナログ変換器の出力における
入力デジタル値の各ビットの実際の重みの理想的な重み
からの誤差である補正値を求めるにあたって、 各ビット位置ｉの補正値ΔCEiが、１つ上位のビット位
置ｉ−１の補正値ΔCEi-1並びに当該ビット位置及び１
つ上位のビット位置における実測された桁上げ値Ｃ
(i)，Ｃ(i-1)との間に ΔCEi=ΔCEi-1/2+｛Ｃ(i-1)−Ｃ(i)｝/2 たる関係を有することに基づいて、前記補正値を当該ビ
ット位置及び当該ビット位置よりも上位のビット位置の
桁上げ値から求め、 前記ビット毎の補正値から、前記入力デジタル値のビッ
ト・パターンの各々についての補正値を求めて、前記入
力デジタル値でアドレスされる記憶手段に記憶し、 前記記憶手段の出力を対応するアナログ出力に変換して
前記デジタル−アナログ変換器の出力に加算する ことを特徴とするデジタル−アナログ変換器の誤差補正
方法。 - 【請求項２】最上位のビット位置の前記補正値を０であ
るとすることを特徴とする特許請求の範囲第１項記載の
デジタル−アナログ変換器の誤差補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167243A JPH0614614B2 (ja) | 1984-08-09 | 1984-08-09 | デジタル―アナログ変換器の誤差補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167243A JPH0614614B2 (ja) | 1984-08-09 | 1984-08-09 | デジタル―アナログ変換器の誤差補正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145633A JPS6145633A (ja) | 1986-03-05 |
| JPH0614614B2 true JPH0614614B2 (ja) | 1994-02-23 |
Family
ID=15846110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167243A Expired - Fee Related JPH0614614B2 (ja) | 1984-08-09 | 1984-08-09 | デジタル―アナログ変換器の誤差補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112822A (ja) * | 1987-10-26 | 1989-05-01 | Nippon Telegr & Teleph Corp <Ntt> | ノイズシェーピング形ｄ／ａ変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120378A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Da converter |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
| JPS58222616A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | Ｄ／ａ変換回路 |
-
1984
- 1984-08-09 JP JP59167243A patent/JPH0614614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145633A (ja) | 1986-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361067A (en) | Digital linearization calibration for analog to digital converter | |
| US5465092A (en) | Pipelined analog-to-digital converter with curvefit digital correction | |
| EP0092202B1 (en) | Digital-to-analog converting apparatus equipped with calibrating function | |
| US6897794B2 (en) | All-analog calibration of sting-DAC linearity: application to high voltage processes | |
| JP3224808B2 (ja) | 冗長性ａ‐ｄおよびｄ‐ａ変換器の較正方法 | |
| US9362937B1 (en) | Method of calibrating a SAR A/D converter and SAR-A/D converter implementing said method | |
| JPH08505026A (ja) | デジタル入力ワードからアナログ出力信号を生成する装置および方法 | |
| US9432041B2 (en) | Method of calibrating a thermometer-code SAR A/D converter and thermometer-code SAR-A/D converter implementing said method | |
| EP0553090A1 (en) | A/d or d/a converter, a/d and d/a converter system and a calibration method thereof. | |
| JPS5873231A (ja) | Ａｄ変換装置 | |
| JP2016192612A (ja) | 半導体装置及びアナログデジタル変換回路のキャリブレーション方法 | |
| US7068193B2 (en) | Integrated digital calibration circuit and digital to analog converter (DAC) | |
| US10218371B1 (en) | Cost effective DAC linearization system | |
| JP4097796B2 (ja) | Ｄａコンバータ及びそのｄａコンバータを用いた逐次比較型ａｄコンバータ | |
| JPS634967B2 (ja) | ||
| JPS5913418A (ja) | 信号処理装置 | |
| JP3351167B2 (ja) | バッテリ電圧測定装置 | |
| JPS59133728A (ja) | Ａ／ｄ変換器 | |
| JPS6145633A (ja) | デジタル・アナログ変換装置 | |
| JPH0388504A (ja) | 任意波形発生器 | |
| SU1679630A1 (ru) | Способ калибровки линейности цифроаналогового преобразователя | |
| JP4317725B2 (ja) | Ｄａコンバータ | |
| SU1051702A1 (ru) | Способ калибровки линейности цифроаналогового преобразовател | |
| RU1802412C (ru) | Способ калибровки линейности цифроаналогового преобразовател | |
| SU1317657A1 (ru) | Способ калибровки линейности умножающего цифроаналогового преобразовател |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |