JPH06148689A - 薄膜スイッチング素子 - Google Patents
薄膜スイッチング素子Info
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- JPH06148689A JPH06148689A JP30200592A JP30200592A JPH06148689A JP H06148689 A JPH06148689 A JP H06148689A JP 30200592 A JP30200592 A JP 30200592A JP 30200592 A JP30200592 A JP 30200592A JP H06148689 A JPH06148689 A JP H06148689A
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Abstract
(57)【要約】
【目的】 従来のＮＩＮ素子よりも非線形抵抗性が良好
で、両極性電圧に対して対称なＶ−Ｉ特性を示す薄膜ス
イッチング素子を提供する。 【構成】 絶縁性基板１上に間隙部４を有して第一電極
層２と第二電極層３を対向して形成し、第一電極層２と
第二電極層３の上にＮ型シリコンよりなる第一半導体層
５、６を個々に積層し、さらに第一電極層２上の第一半
導体層５と間隙部４と第二電極層３上の第一半導体層６
を覆う形でノンドープのＩ型シリコンより成る第二半導
体層７と例えばSiOxより成る複合層と上部電極層９を順
次積層してスイッチング素子を構成し、非線形抵抗性を
向上させる。
で、両極性電圧に対して対称なＶ−Ｉ特性を示す薄膜ス
イッチング素子を提供する。 【構成】 絶縁性基板１上に間隙部４を有して第一電極
層２と第二電極層３を対向して形成し、第一電極層２と
第二電極層３の上にＮ型シリコンよりなる第一半導体層
５、６を個々に積層し、さらに第一電極層２上の第一半
導体層５と間隙部４と第二電極層３上の第一半導体層６
を覆う形でノンドープのＩ型シリコンより成る第二半導
体層７と例えばSiOxより成る複合層と上部電極層９を順
次積層してスイッチング素子を構成し、非線形抵抗性を
向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＬＣＤ等の表示
デバイスのアクティブマトリクス駆動に使用できる薄膜
スイッチング素子に関する。
デバイスのアクティブマトリクス駆動に使用できる薄膜
スイッチング素子に関する。
【０００２】
【従来の技術】液晶ディスプレイ等の表示デバイスにお
いて、高精細度な画面を得るためには走査線数を増やし
た高密度なマトリクス構成が必要である。このようなマ
トリクスを有効に駆動させるため、各画素にスイッチン
グ素子を取り付けたアクティブマトリクス駆動方式が注
目されている。
いて、高精細度な画面を得るためには走査線数を増やし
た高密度なマトリクス構成が必要である。このようなマ
トリクスを有効に駆動させるため、各画素にスイッチン
グ素子を取り付けたアクティブマトリクス駆動方式が注
目されている。
【０００３】このアクティブマトリクス駆動に使用され
るスイッチング素子として、通常、薄膜トランジスタ
（ＴＦＴ）を代表とした３端子型素子と、半導体ダイオ
ードを代表とした２端子型素子が一般的である。２端子
型素子は３端子型素子に比べて構造が簡単で、製造しや
すいため、大画面用、そして低コスト化を実現するスイ
ッチング素子として注目されており、特にＰをドープし
たＮ型シリコン層、ノンドープのＩ型シリコン層、Ｐを
ドープしたＮ型シリコン層を順次積層したＮＩＮ素子は
非線形抵抗性に優れたスイッチング素子である(W.DEN B
OER et al.:Mat.Res.Soc.Proc.Vol.49 p.385)。
るスイッチング素子として、通常、薄膜トランジスタ
（ＴＦＴ）を代表とした３端子型素子と、半導体ダイオ
ードを代表とした２端子型素子が一般的である。２端子
型素子は３端子型素子に比べて構造が簡単で、製造しや
すいため、大画面用、そして低コスト化を実現するスイ
ッチング素子として注目されており、特にＰをドープし
たＮ型シリコン層、ノンドープのＩ型シリコン層、Ｐを
ドープしたＮ型シリコン層を順次積層したＮＩＮ素子は
非線形抵抗性に優れたスイッチング素子である(W.DEN B
OER et al.:Mat.Res.Soc.Proc.Vol.49 p.385)。
【０００４】図６は従来のＮＩＮ素子を液晶ディスプレ
イのスイッチング素子に適用した場合の断面構成の一例
を示す。ガラスより成る絶縁性基板61上に下部電極層6
2、n+a-Si:Hより成るＮ型の第一半導体層63、ノンドー
プのa-Si:Hより成るＩ型の第二半導体層64、n+a-Si:Hよ
り成るＮ型の第三半導体層65を順次積層したのち、SiO2
より成る保護絶縁層66を積層する。電極引出し窓67が形
成された保護絶縁層66に上部電極層68を積層してスイッ
チング素子を構成し、これをＩＴＯより成る透明画素電
極層69に接続させる。このような構成によって作製した
ＮＩＮ素子は図７にそのＶ−Ｉ特性を示すが５Ｖ程度の
閾値電圧を示すスイッチング素子として機能する。
イのスイッチング素子に適用した場合の断面構成の一例
を示す。ガラスより成る絶縁性基板61上に下部電極層6
2、n+a-Si:Hより成るＮ型の第一半導体層63、ノンドー
プのa-Si:Hより成るＩ型の第二半導体層64、n+a-Si:Hよ
り成るＮ型の第三半導体層65を順次積層したのち、SiO2
より成る保護絶縁層66を積層する。電極引出し窓67が形
成された保護絶縁層66に上部電極層68を積層してスイッ
チング素子を構成し、これをＩＴＯより成る透明画素電
極層69に接続させる。このような構成によって作製した
ＮＩＮ素子は図７にそのＶ−Ｉ特性を示すが５Ｖ程度の
閾値電圧を示すスイッチング素子として機能する。
【０００５】このようなスイッチング素子を液晶ディス
プレイのマトリクス駆動に適用する場合、液晶層の動作
電圧よりも十分高い閾値電圧を素子が有し、そのスイッ
チング機能によりクロストークの解消を実現する必要が
ある。しかし、図７に示すようにＮＩＮ素子の閾値電圧
は前述の如く５Ｖ程度とやや低く、高い画質を得るため
にはまだ不十分というのが現状である。また、第一半導
体層53と第二半導体層54との間で形成される界面と、第
二半導体層54と第三半導体層55との間で構成される界面
とがプロセスにおける誤差で全く同一にすることは困難
であり、正電圧と負電圧印加時で完全対称なＶ−Ｉ特性
が得られない。そのため、ＤＣバイアスが液晶層に印加
される結果となり、フリッカ発生の問題を引き起こす。
プレイのマトリクス駆動に適用する場合、液晶層の動作
電圧よりも十分高い閾値電圧を素子が有し、そのスイッ
チング機能によりクロストークの解消を実現する必要が
ある。しかし、図７に示すようにＮＩＮ素子の閾値電圧
は前述の如く５Ｖ程度とやや低く、高い画質を得るため
にはまだ不十分というのが現状である。また、第一半導
体層53と第二半導体層54との間で形成される界面と、第
二半導体層54と第三半導体層55との間で構成される界面
とがプロセスにおける誤差で全く同一にすることは困難
であり、正電圧と負電圧印加時で完全対称なＶ−Ｉ特性
が得られない。そのため、ＤＣバイアスが液晶層に印加
される結果となり、フリッカ発生の問題を引き起こす。
【０００６】そこで、本願出願人より、特願平４−２７
９８８３号に記載されているような改良型のＮＩＮ素子
の構成が提案されている。その断面構成を図８に示す。
絶縁性基板81の上に間隙部84を有して第一電極層82と第
二電極層83を対向して形成し、第一電極層82と第二電極
層83の上にＮ型シリコンよりなる第一半導体層85,86を
個々に積層し、さらに第一電極層82上の第一半導体層85
と間隙部84と第二電極層83上の第一半導体層86を覆う形
でノンドープのＩ型シリコンよりなる第二半導体層87と
Ｎ型シリコンよりなる第三半導体層88と上部電極層89を
順次積層して薄膜スイッチング素子を構成するものであ
る。
９８８３号に記載されているような改良型のＮＩＮ素子
の構成が提案されている。その断面構成を図８に示す。
絶縁性基板81の上に間隙部84を有して第一電極層82と第
二電極層83を対向して形成し、第一電極層82と第二電極
層83の上にＮ型シリコンよりなる第一半導体層85,86を
個々に積層し、さらに第一電極層82上の第一半導体層85
と間隙部84と第二電極層83上の第一半導体層86を覆う形
でノンドープのＩ型シリコンよりなる第二半導体層87と
Ｎ型シリコンよりなる第三半導体層88と上部電極層89を
順次積層して薄膜スイッチング素子を構成するものであ
る。
【０００７】第一電極層82は走査信号あるいはデータ信
号を印加するラインを兼ねるようにし、第二電極層83は
ＩＴＯより成る透明画素電極層90に接続させる。第一電
極層82と第二電極層83の間には上部電極層89を介してＮ
−Ｉ−Ｎ−Ｉ−Ｎの素子形態が構成される。第一電極層
82と第二電極層83の間に電圧Ｖを印加したときの電流値
Ｉを測定したときのＶ−Ｉ特性を図９に示す。電流が流
れ始める閾値電圧は10Ｖと向上している。また、個々に
形成された第一半導体層85、86と第二半導体層87との間
で形成される界面は同一の薄膜層群に基づくため同じで
あり、両極性電圧に対して対称なＶ−Ｉ特性を示してい
る。
号を印加するラインを兼ねるようにし、第二電極層83は
ＩＴＯより成る透明画素電極層90に接続させる。第一電
極層82と第二電極層83の間には上部電極層89を介してＮ
−Ｉ−Ｎ−Ｉ−Ｎの素子形態が構成される。第一電極層
82と第二電極層83の間に電圧Ｖを印加したときの電流値
Ｉを測定したときのＶ−Ｉ特性を図９に示す。電流が流
れ始める閾値電圧は10Ｖと向上している。また、個々に
形成された第一半導体層85、86と第二半導体層87との間
で形成される界面は同一の薄膜層群に基づくため同じで
あり、両極性電圧に対して対称なＶ−Ｉ特性を示してい
る。
【０００８】
【発明が解決しようとする課題】図８に示した改良型の
ＮＩＮ素子は前述の如く、閾値電圧が１０Ｖ程度の非線
形抵抗性を示す薄膜スイッチング素子であり、液晶ディ
スプレイのマトリクス駆動に適用することができる。と
ころが、ＨＤＴＶのような高精細な駆動を行うために
は、Ｖ−Ｉ特性の非線形抵抗性をさらに向上させること
が好ましい。すなわち、図９に示すＮＩＮ素子のＶ−Ｉ
特性の急峻性を更に向上させ、同素子の示すIon/Ioff
（106）をさらに向上させる必要がある。
ＮＩＮ素子は前述の如く、閾値電圧が１０Ｖ程度の非線
形抵抗性を示す薄膜スイッチング素子であり、液晶ディ
スプレイのマトリクス駆動に適用することができる。と
ころが、ＨＤＴＶのような高精細な駆動を行うために
は、Ｖ−Ｉ特性の非線形抵抗性をさらに向上させること
が好ましい。すなわち、図９に示すＮＩＮ素子のＶ−Ｉ
特性の急峻性を更に向上させ、同素子の示すIon/Ioff
（106）をさらに向上させる必要がある。
【０００９】本発明は、上記従来の問題点に鑑み成され
たものであり、Ion/Ioffをより向上させ、非線形抵抗性
の高い薄膜スイッチング素子を提供することを目的とす
る。
たものであり、Ion/Ioffをより向上させ、非線形抵抗性
の高い薄膜スイッチング素子を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本願の請求項１記載の発
明は、絶縁性基板の上に間隙部を有して第一電極層と第
二電極層を対向して形成し、前記第一電極層と前記第二
電極層の上にＮ型シリコンよりなる第一半導体層を個々
に積層し、さらに前記第一電極層上の前記第一半導体層
と前記間隙部と前記第二電極層上の前記第一半導体層を
覆う形で第二半導体層と複合層と上部電極層を順次積層
し、前記第二半導体層はノンドープのＩ型シリコン、ド
ーピング濃度が10ー5以下のＮ型シリコン、ドーピング濃
度が10ー4以下のＰ型シリコンの中から選択された一種よ
り構成し、前記複合層は前記第二半導体層を構成する成
分と化学当量的に絶縁体を形成することのできる成分を
含ませて薄膜スイッチングを構成するものである。
明は、絶縁性基板の上に間隙部を有して第一電極層と第
二電極層を対向して形成し、前記第一電極層と前記第二
電極層の上にＮ型シリコンよりなる第一半導体層を個々
に積層し、さらに前記第一電極層上の前記第一半導体層
と前記間隙部と前記第二電極層上の前記第一半導体層を
覆う形で第二半導体層と複合層と上部電極層を順次積層
し、前記第二半導体層はノンドープのＩ型シリコン、ド
ーピング濃度が10ー5以下のＮ型シリコン、ドーピング濃
度が10ー4以下のＰ型シリコンの中から選択された一種よ
り構成し、前記複合層は前記第二半導体層を構成する成
分と化学当量的に絶縁体を形成することのできる成分を
含ませて薄膜スイッチングを構成するものである。
【００１１】本願の請求項２記載の発明は、絶縁性基板
の上に間隙部を有して第一電極層と第二電極層を対向し
て形成し、前記第一電極層と前記第二電極層の上にＮ型
シリコンよりなる第一半導体層を個々に積層し、さらに
前記第一電極層上の前記第一半導体層と前記間隙部と前
記第二電極層上の前記第一半導体層を覆う形で第二半導
体層と複合層とＮ型シリコンよりなる第四半導体層と上
部電極層を順次積層し、前記第二半導体層はノンドープ
のＩ型シリコン、ドーピング濃度が10ー5以下のＮ型シリ
コン、ドーピング濃度が10ー4以下のＰ型シリコンの中か
ら選択された一種より構成し、前記複合層は前記第二半
導体層を構成する成分と化学当量的に絶縁体を形成する
ことのできる成分を含ませて薄膜スイッチング素子を構
成するものである。
の上に間隙部を有して第一電極層と第二電極層を対向し
て形成し、前記第一電極層と前記第二電極層の上にＮ型
シリコンよりなる第一半導体層を個々に積層し、さらに
前記第一電極層上の前記第一半導体層と前記間隙部と前
記第二電極層上の前記第一半導体層を覆う形で第二半導
体層と複合層とＮ型シリコンよりなる第四半導体層と上
部電極層を順次積層し、前記第二半導体層はノンドープ
のＩ型シリコン、ドーピング濃度が10ー5以下のＮ型シリ
コン、ドーピング濃度が10ー4以下のＰ型シリコンの中か
ら選択された一種より構成し、前記複合層は前記第二半
導体層を構成する成分と化学当量的に絶縁体を形成する
ことのできる成分を含ませて薄膜スイッチング素子を構
成するものである。
【００１２】本願の請求項４記載の発明は、絶縁性基板
の上に間隙部を有して第一電極層と第二電極層を対向し
て形成し、前記第一電極層と前記第二電極層の上にＮ型
シリコンよりなる第一半導体層を個々に積層し、さらに
前記第一電極層上の前記第一半導体層と前記間隙部と前
記第二電極層上の前記第一半導体層を覆う形で第二半導
体層と複合層と第三半導体層とＮ型シリコンよりなる第
四半導体層と上部電極層を順次積層し、前記第二半導体
層と前記第三半導体層はノンドープのＩ型シリコン、ド
ーピング濃度が10ー5以下のＮ型シリコン、ドーピング濃
度が10ー4以下のＰ型シリコンの中から選択された一種よ
り構成し、前記複合層は前記第二半導体層を構成する成
分と化学当量的に絶縁体を形成することのできる成分を
含ませて薄膜スイッチング素子を構成するものである。
の上に間隙部を有して第一電極層と第二電極層を対向し
て形成し、前記第一電極層と前記第二電極層の上にＮ型
シリコンよりなる第一半導体層を個々に積層し、さらに
前記第一電極層上の前記第一半導体層と前記間隙部と前
記第二電極層上の前記第一半導体層を覆う形で第二半導
体層と複合層と第三半導体層とＮ型シリコンよりなる第
四半導体層と上部電極層を順次積層し、前記第二半導体
層と前記第三半導体層はノンドープのＩ型シリコン、ド
ーピング濃度が10ー5以下のＮ型シリコン、ドーピング濃
度が10ー4以下のＰ型シリコンの中から選択された一種よ
り構成し、前記複合層は前記第二半導体層を構成する成
分と化学当量的に絶縁体を形成することのできる成分を
含ませて薄膜スイッチング素子を構成するものである。
【００１３】
【作用】本発明の上記の構成によれば、第一電極層と第
二電極層の間に電圧を印加することにより、電子の流れ
は第一電極層と上部電極層とが対向している領域と第二
電極層と上部電極層とが対向している領域に限定され、
この二つの領域が上部電極層によって直列につながれる
形態となる。
二電極層の間に電圧を印加することにより、電子の流れ
は第一電極層と上部電極層とが対向している領域と第二
電極層と上部電極層とが対向している領域に限定され、
この二つの領域が上部電極層によって直列につながれる
形態となる。
【００１４】この二つの領域に半導体層と化学当量的に
絶縁体を構成する特性を有する成分、例えばＳｉに酸素
Ｏ，窒素Ｎ、炭素Ｃ等から選ばれた成分を含ませたもの
を複合層として挿入することにより、この複合層に電圧
が印加された場合に流れる電流は非線形性を有するトン
ネル効果に基づくため、非線形抵抗性を強化することが
可能となる。
絶縁体を構成する特性を有する成分、例えばＳｉに酸素
Ｏ，窒素Ｎ、炭素Ｃ等から選ばれた成分を含ませたもの
を複合層として挿入することにより、この複合層に電圧
が印加された場合に流れる電流は非線形性を有するトン
ネル効果に基づくため、非線形抵抗性を強化することが
可能となる。
【００１５】上記の発明を個々に説明すると、請求項１
記載の発明では、第一電極層と上部電極層とが対向して
いる領域ではＮ型シリコンより成る第一半導体層、ノン
ドープのＩ型シリコンより成る第二半導体層、複合層が
積層され、また第二電極層と上部電極層とが対向してい
る領域でもＮ型シリコンより成る第一半導体層、ノンド
ープのＩ型シリコンより成る第二半導体層、複合層が積
層され、素子全体としてＮＩＮ素子のＩ型シリコン中に
複合層が２層、上部電極層を介して挿入された形態とな
り、従来のＮＩＮ素子よりも非線形抵抗性の向上が可能
となる。
記載の発明では、第一電極層と上部電極層とが対向して
いる領域ではＮ型シリコンより成る第一半導体層、ノン
ドープのＩ型シリコンより成る第二半導体層、複合層が
積層され、また第二電極層と上部電極層とが対向してい
る領域でもＮ型シリコンより成る第一半導体層、ノンド
ープのＩ型シリコンより成る第二半導体層、複合層が積
層され、素子全体としてＮＩＮ素子のＩ型シリコン中に
複合層が２層、上部電極層を介して挿入された形態とな
り、従来のＮＩＮ素子よりも非線形抵抗性の向上が可能
となる。
【００１６】請求項２記載の発明では、第一電極層と上
部電極層とが対向している領域ではＮ型シリコンより成
る第一半導体層、ノンドープのＩ型シリコンより成る第
二半導体層、複合層、Ｎ型シリコンより成る第四半導体
層が積層され、また第二電極層と上部電極層とが対向し
ている領域でもＮ型シリコンより成る第一半導体層、ノ
ンドープのＩ型シリコンより成る第二半導体層、複合
層、Ｎ型シリコンより成る第四半導体層が積層され、Ｎ
ＩＮ素子のＩ型シリコン中に複合層が２層、Ｎ型シリコ
ンより成る第四半導体層と上部電極層を介して挿入され
た形態となり、非線形抵抗性の向上が可能となる。
部電極層とが対向している領域ではＮ型シリコンより成
る第一半導体層、ノンドープのＩ型シリコンより成る第
二半導体層、複合層、Ｎ型シリコンより成る第四半導体
層が積層され、また第二電極層と上部電極層とが対向し
ている領域でもＮ型シリコンより成る第一半導体層、ノ
ンドープのＩ型シリコンより成る第二半導体層、複合
層、Ｎ型シリコンより成る第四半導体層が積層され、Ｎ
ＩＮ素子のＩ型シリコン中に複合層が２層、Ｎ型シリコ
ンより成る第四半導体層と上部電極層を介して挿入され
た形態となり、非線形抵抗性の向上が可能となる。
【００１７】請求項３記載の発明では、第一電極層と上
部電極層とが対向している領域ではＮ型シリコンより成
る第一半導体層、複合層、ノンドープのＩ型シリコンよ
り成る第三半導体層、Ｎ型シリコンより成る第四半導体
層が積層され、また第二電極層と上部電極層とが対向し
ている領域でも同様であり、素子全体として上部電極層
を介して“ＮＩＮ−ＮＩＮ”の形態を採り、個々のＮＩ
Ｎ素子のＩ型シリコン中に複合層が挿入され、非線形抵
抗性の向上が可能となる。
部電極層とが対向している領域ではＮ型シリコンより成
る第一半導体層、複合層、ノンドープのＩ型シリコンよ
り成る第三半導体層、Ｎ型シリコンより成る第四半導体
層が積層され、また第二電極層と上部電極層とが対向し
ている領域でも同様であり、素子全体として上部電極層
を介して“ＮＩＮ−ＮＩＮ”の形態を採り、個々のＮＩ
Ｎ素子のＩ型シリコン中に複合層が挿入され、非線形抵
抗性の向上が可能となる。
【００１８】また第一、第二、第三の発明とも、各界面
は同一の薄膜層群に基づいて形成されるため同じであ
り、両極性電圧に対して対称なＶ−Ｉ特性を示すことが
できる。
は同一の薄膜層群に基づいて形成されるため同じであ
り、両極性電圧に対して対称なＶ−Ｉ特性を示すことが
できる。
【００１９】
【実施例】以下、本発明の実施例を図面をもとに説明す
る。
る。
【００２０】図１は、請求項１記載の薄膜スイッチング
素子の実施例を示す断面構成図である。ガラスより成る
絶縁性基板１上にスパッタ法によりＣｒ膜を100nmの膜
厚で形成し、間隙部４を有して第一電極層２と第二電極
層３にパターニング工程により分割する。第一電極層２
は走査信号ラインあるいはデータ信号ラインを兼ねるも
のである。第二電極層３にはＩＴＯより成る透明画素電
極層12（膜厚100nm）を接続させる。次に、第一電極層
２と第二電極層３の上にプラズマＣＶＤ法でＰをドープ
したＮ型のa-Si:Hより成る第一半導体層５、６を膜厚50
nmとして個々に積層し、さらに第一電極層２上の第一半
導体層５と間隙部４と第二電極層３上の第一半導体層６
を覆う形で、プラズマＣＶＤ法でノンドープのＩ型a-S
i:Hより成る第二半導体層７（膜厚150nm）と、Si02より
成る複合層８（膜厚5nm）を積層し、その上にスパッタ
法でＭｏＳｉ2より成る上部電極層11（膜厚100nm）を堆
積し、スイッチング素子を構成する。
素子の実施例を示す断面構成図である。ガラスより成る
絶縁性基板１上にスパッタ法によりＣｒ膜を100nmの膜
厚で形成し、間隙部４を有して第一電極層２と第二電極
層３にパターニング工程により分割する。第一電極層２
は走査信号ラインあるいはデータ信号ラインを兼ねるも
のである。第二電極層３にはＩＴＯより成る透明画素電
極層12（膜厚100nm）を接続させる。次に、第一電極層
２と第二電極層３の上にプラズマＣＶＤ法でＰをドープ
したＮ型のa-Si:Hより成る第一半導体層５、６を膜厚50
nmとして個々に積層し、さらに第一電極層２上の第一半
導体層５と間隙部４と第二電極層３上の第一半導体層６
を覆う形で、プラズマＣＶＤ法でノンドープのＩ型a-S
i:Hより成る第二半導体層７（膜厚150nm）と、Si02より
成る複合層８（膜厚5nm）を積層し、その上にスパッタ
法でＭｏＳｉ2より成る上部電極層11（膜厚100nm）を堆
積し、スイッチング素子を構成する。
【００２１】図２は本実施例に基づく素子のＶ−Ｉ特性
を示しており、15Ｖ程度の閾値電圧が得られ、その急峻
性は図９のＮＩＮ素子に比べて良好であり、Ion/Ioffは
107と高い結果が得られている。
を示しており、15Ｖ程度の閾値電圧が得られ、その急峻
性は図９のＮＩＮ素子に比べて良好であり、Ion/Ioffは
107と高い結果が得られている。
【００２２】ここでは複合層８として化学当量のSiO2を
用い、非線形抵抗性の向上を図っているが、その膜厚が
厚くなると電流駆動能力が低下するため、その膜厚は5n
m から15nmの範囲が適当である。
用い、非線形抵抗性の向上を図っているが、その膜厚が
厚くなると電流駆動能力が低下するため、その膜厚は5n
m から15nmの範囲が適当である。
【００２３】また、複合層８として非化学当量のSiOx(0
＜x＜2)を用いてもよく、電流駆動能力の点からその膜
厚を厚くすることができる。たとえば、SiOxのx値を1.0
とした場合、膜厚を30nmとしても十分な電流駆動能力を
得ることができる。また、複合層を同一膜厚とした場
合、SiOxのx値を大きくするに従い、閾値電圧を高くす
ることができる。
＜x＜2)を用いてもよく、電流駆動能力の点からその膜
厚を厚くすることができる。たとえば、SiOxのx値を1.0
とした場合、膜厚を30nmとしても十分な電流駆動能力を
得ることができる。また、複合層を同一膜厚とした場
合、SiOxのx値を大きくするに従い、閾値電圧を高くす
ることができる。
【００２４】図３は、請求項２記載の発明のスイッチン
グ素子の実施例を示す断面構成図である。図１の第一の
発明に対して、ＰをドープしたＮ型のa-Si:Hより成る第
四半導体層10（膜厚50nm）を複合層８と上部電極層11の
間に挿入したものである。図１の第一の発明の場合、複
合層８と上部電極層11が直接接触しているが、この場
合、複合層８の表面状態により、その両者の界面で電気
障壁が発生することがある。特に複合層８の組成が非化
学当量的で半導体の性質を僅かながら持つと、その影響
が大きくなり、Ｖ−Ｉ特性に誤差が入るようになる。第
二の発明は、複合層８との界面で障壁の発生のない良好
な接触性を有するＮ型シリコン（第四半導体層10）を複
合層８と上部電極層11の間に介在させて、電気障壁の発
生を防止するものであり、図２に示すＶ−Ｉ特性を再現
性よく提供することができる特長を持つ。
グ素子の実施例を示す断面構成図である。図１の第一の
発明に対して、ＰをドープしたＮ型のa-Si:Hより成る第
四半導体層10（膜厚50nm）を複合層８と上部電極層11の
間に挿入したものである。図１の第一の発明の場合、複
合層８と上部電極層11が直接接触しているが、この場
合、複合層８の表面状態により、その両者の界面で電気
障壁が発生することがある。特に複合層８の組成が非化
学当量的で半導体の性質を僅かながら持つと、その影響
が大きくなり、Ｖ−Ｉ特性に誤差が入るようになる。第
二の発明は、複合層８との界面で障壁の発生のない良好
な接触性を有するＮ型シリコン（第四半導体層10）を複
合層８と上部電極層11の間に介在させて、電気障壁の発
生を防止するものであり、図２に示すＶ−Ｉ特性を再現
性よく提供することができる特長を持つ。
【００２５】なお、上部電極層11としてＭｏＳｉ2を用
いて、第四半導体層10であるＮ型のa-Si:Hとの接触界面
においてオーミック接触性を得ているが、Ｔｉ，Ｃｒ等
でも同様の効果があり、適当である。
いて、第四半導体層10であるＮ型のa-Si:Hとの接触界面
においてオーミック接触性を得ているが、Ｔｉ，Ｃｒ等
でも同様の効果があり、適当である。
【００２６】図４は請求項４記載の発明に係わる薄膜ス
イッチング素子の実施例を示す断面図である。ガラスよ
り成る絶縁性基板１上にスパッタ法によりＣｒ膜を100n
mの膜厚で形成し、間隙部４を有して第一電極層２と第
二電極層３にパターニング工程により分割する。第一電
極層２は走査信号ラインあるいはデータ信号ラインを兼
ねるものである。第二電極層３にはＩＴＯより成る透明
画素電極層12（膜厚100nm）を接続させる。次に、第一
電極層２と第二電極層３の上にプラズマＣＶＤ法でＰを
ドープしたＮ型のa-Si:Hより成る第一半導体層５、６を
膜厚50nmとして個々に積層し、さらに第一電極層２上の
第一半導体層５と間隙部４と第二電極層３上の第一半導
体層６を覆う形で、プラズマＣＶＤ法でノンドープのＩ
型a-Si:Hより成る第二半導体層７（膜厚100nm）と、Si0
2より成る複合層８（膜厚5nm）と、ノンドープのＩ型a-
Si:Hより成る第三半導体層９（膜厚100nm）と、Ｎ型のa
-Si:Hより成る第四半導体層10を順次積層し、その上に
スパッタ法でＭｏＳｉ2より成る上部電極層11（膜厚100
nm）を堆積し、スイッチング素子を構成する。
イッチング素子の実施例を示す断面図である。ガラスよ
り成る絶縁性基板１上にスパッタ法によりＣｒ膜を100n
mの膜厚で形成し、間隙部４を有して第一電極層２と第
二電極層３にパターニング工程により分割する。第一電
極層２は走査信号ラインあるいはデータ信号ラインを兼
ねるものである。第二電極層３にはＩＴＯより成る透明
画素電極層12（膜厚100nm）を接続させる。次に、第一
電極層２と第二電極層３の上にプラズマＣＶＤ法でＰを
ドープしたＮ型のa-Si:Hより成る第一半導体層５、６を
膜厚50nmとして個々に積層し、さらに第一電極層２上の
第一半導体層５と間隙部４と第二電極層３上の第一半導
体層６を覆う形で、プラズマＣＶＤ法でノンドープのＩ
型a-Si:Hより成る第二半導体層７（膜厚100nm）と、Si0
2より成る複合層８（膜厚5nm）と、ノンドープのＩ型a-
Si:Hより成る第三半導体層９（膜厚100nm）と、Ｎ型のa
-Si:Hより成る第四半導体層10を順次積層し、その上に
スパッタ法でＭｏＳｉ2より成る上部電極層11（膜厚100
nm）を堆積し、スイッチング素子を構成する。
【００２７】図５に本実施例素子のＶ−Ｉ特性を示す。
複合層８の挿入されたＮＩＮ素子が２個、直列につなが
れた形態となるため、閾値電圧は１９Ｖとやや高いが、
その急峻性は極めて高く、Ion/Ioffは108と良好な非線
形抵抗性が得られている。
複合層８の挿入されたＮＩＮ素子が２個、直列につなが
れた形態となるため、閾値電圧は１９Ｖとやや高いが、
その急峻性は極めて高く、Ion/Ioffは108と良好な非線
形抵抗性が得られている。
【００２８】なお、第二半導体層７と第三半導体層９は
ノンドープのＩ型シリコンを適用しているが、ドーピン
グ濃度が10ー5以下のＮ型シリコン、あるいはドーピング
濃度が10ー4以下のＰ型シリコンを適用しても、Ｉ型シリ
コンに匹敵する良好な非線形抵抗性が得られ有効であ
る。しかし、ドーピング濃度が10ー5以上のＮ型シリコ
ン、あるいはドーピング濃度が10ー4以上のＰ型シリコン
を第二半導体層に適用した場合、第二半導体層７は低抵
抗になるため、電子の流れは“第一電極層２−第一半導
体層５−第二半導体層７−第一半導体層６−第二電極層
３”という短絡した経路が支配的となるため、低電圧で
もこの経路によって電流が流れてしまう。この結果、非
線形抵抗性の悪化を招き、十分なスイッチング機能が発
揮できず、クロストーク発生の防止ができない。
ノンドープのＩ型シリコンを適用しているが、ドーピン
グ濃度が10ー5以下のＮ型シリコン、あるいはドーピング
濃度が10ー4以下のＰ型シリコンを適用しても、Ｉ型シリ
コンに匹敵する良好な非線形抵抗性が得られ有効であ
る。しかし、ドーピング濃度が10ー5以上のＮ型シリコ
ン、あるいはドーピング濃度が10ー4以上のＰ型シリコン
を第二半導体層に適用した場合、第二半導体層７は低抵
抗になるため、電子の流れは“第一電極層２−第一半導
体層５−第二半導体層７−第一半導体層６−第二電極層
３”という短絡した経路が支配的となるため、低電圧で
もこの経路によって電流が流れてしまう。この結果、非
線形抵抗性の悪化を招き、十分なスイッチング機能が発
揮できず、クロストーク発生の防止ができない。
【００２９】また、各実施例では、複合層としてSiO2あ
るいはSiOx(0＜x＜2)を適用しているが、SiNy(0＜y≦4/
3) 、SiCz(0＜z≦1)を適用しても同様の効果が得られ
る。
るいはSiOx(0＜x＜2)を適用しているが、SiNy(0＜y≦4/
3) 、SiCz(0＜z≦1)を適用しても同様の効果が得られ
る。
【００３０】本実施例において第一電極層２、第二電極
層３をＣｒで構成しているが、これに限定するものでな
く、Ａｌ、Ｔｉ等を適用してもよい。
層３をＣｒで構成しているが、これに限定するものでな
く、Ａｌ、Ｔｉ等を適用してもよい。
【００３１】
【発明の効果】以上のように本発明によれば、Ion/Ioff
が107〜8と高い、良好な非線形抵抗性を示し、かつ両極
性に対して対称なＶ−Ｉ特性を有する薄膜スイッチング
素子を提供することができ、その工業的価値は極めて高
い。
が107〜8と高い、良好な非線形抵抗性を示し、かつ両極
性に対して対称なＶ−Ｉ特性を有する薄膜スイッチング
素子を提供することができ、その工業的価値は極めて高
い。
【図１】本発明の薄膜スイッチング素子の一実施例の断
面構成図
面構成図
【図２】同実施例素子のＶ−Ｉ特性図
【図３】本発明の他の実施例素子の断面構成図
【図４】本発明の他の実施例素子の断面構成図
【図５】同実施例素子のＶ−Ｉ特性図
【図６】従来の薄膜スイッチング素子の断面構成図
【図７】同従来素子の特性図
【図８】先行技術における薄膜スイッチング素子の断面
構成図
構成図
【図９】同先行技術の薄膜スイッチング素子の特性図
１ 絶縁性基板 ２ 第一電極層 ３ 第二電極層 ４ 間隙部 ５、６ 第一半導体層 ７ 第二半導体層 ８ 複合層 ９ 第三半導体層 10 第四半導体層 11 上部電極層
Claims (4)
- 【請求項１】絶縁性基板の上に間隙部を有して第一電極
層と第二電極層を対向して形成し、前記第一電極層と前
記第二電極層の上にＮ型シリコンよりなる第一半導体層
を個々に積層し、さらに前記第一電極層上の前記第一半
導体層と前記間隙部と前記第二電極層上の前記第一半導
体層を覆う形で第二半導体層と複合層と上部電極層を順
次積層し、前記第二半導体層はノンドープのＩ型シリコ
ン、ドーピング濃度が10ー5以下のＮ型シリコン、ドーピ
ング濃度が10ー4以下のＰ型シリコンの中から選択された
一種より構成し、前記複合層は前記第二半導体層を構成
する成分と化学当量的に絶縁体を形成することのできる
成分を含ませた構成である薄膜スイッチング素子。 - 【請求項２】絶縁性基板の上に間隙部を有して第一電極
層と第二電極層を対向して形成し、前記第一電極層と前
記第二電極層の上にＮ型シリコンよりなる第一半導体層
を個々に積層し、さらに前記第一電極層上の前記第一半
導体層と前記間隙部と前記第二電極層上の前記第一半導
体層を覆う形で第二半導体層と複合層とＮ型シリコンよ
りなる第四半導体層と上部電極層を順次積層し、前記第
二半導体層はノンドープのＩ型シリコン、ドーピング濃
度が10ー5以下のＮ型シリコン、ドーピング濃度が10ー4以
下のＰ型シリコンの中から選択された一種より構成し、
前記複合層は前記第二半導体層を構成する成分と化学当
量的に絶縁体を形成することのできる成分を含ませた構
成である薄膜スイッチング素子。 - 【請求項３】上部電極層はＮ型シリコンより成る前記第
三半導体層との接触界面においてオーミック接触性を有
する金属材料より選択された請求項１記載の薄膜スイッ
チング素子。 - 【請求項４】絶縁性基板の上に間隙部を有して第一電極
層と第二電極層を対向して形成し、前記第一電極層と前
記第二電極層の上にＮ型シリコンよりなる第一半導体層
を個々に積層し、さらに前記第一電極層上の前記第一半
導体層と前記間隙部と前記第二電極層上の前記第一半導
体層を覆う形で第二半導体層と複合層と第三半導体層と
Ｎ型シリコンよりなる第四半導体層と上部電極層を順次
積層し、前記第二半導体層と前記第三半導体層はノンド
ープのＩ型シリコン、ドーピング濃度が10ー5以下のＮ型
シリコン、ドーピング濃度が10ー4以下のＰ型シリコンの
中から選択された一種より構成し、前記複合層は前記第
二半導体層と前記第三半導体層を構成する成分と化学当
量的に絶縁体を形成することのできる成分を含ませた構
成である薄膜スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200592A JPH06148689A (ja) | 1992-11-12 | 1992-11-12 | 薄膜スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200592A JPH06148689A (ja) | 1992-11-12 | 1992-11-12 | 薄膜スイッチング素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06148689A true JPH06148689A (ja) | 1994-05-27 |
Family
ID=17903742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30200592A Pending JPH06148689A (ja) | 1992-11-12 | 1992-11-12 | 薄膜スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06148689A (ja) |
-
1992
- 1992-11-12 JP JP30200592A patent/JPH06148689A/ja active Pending
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