JPH06149765A - 共有メモリ排他制御自動解除方式 - Google Patents

Abstract

(57)【要約】 【目的】排他制御中のプロセッサが障害を発生した場
合、他のプロセッサがこれを認識して当該排他制御を解
除し、正常なプロセッサの処理を継続可能とし、システ
ム全体の処理能力を向上させるこを技術的目的とする。 【構成】共有メモリ（１）の各メモリプール（４）に、
当該メモリプール（４）が排他制御中か否かを示す状態
表示手段（４ａ）、当該メモリプール（４）を排他制御
しているプロセッサ（２）を特定するプロセッサＩＤを
格納する第１のプロセッサＩＤ格納部（４ｂ）を備える
と共に、前記各プロセッサ（２）には、前記第１のプロ
セッサＩＤ格納部（４ｂ）のプロセッサＩＤを格納する
バッファ（２ａ）、他のプロセッサ（２）がアクセス状
態にあるメモリプール（４）へアクセス要求を行った回
数を計数するアクセスカウンタ（２ｂ）とを備えてな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを備
え、それらを並列に起動して処理を行うマルチプロセッ
サシステムに関し、特に共有メモリへ任意のプロセッサ
がアクセスしている際に、他のプロセッサがアクセスす
ることを防止する排他制御を行うマルチプロセッサシス
テムに関する。

【０００２】

【従来の技術】計算機システムは、メモリ、プロセッ
サ、入出力装置等からなるハードウェア資源（以下、リ
ソースと記す）と、個々のタスクにリソースを割り当
て、その動作を制御する制御プログラム、すなわちソフ
トウェアとから構成されている。

【０００３】最近では、複数のタスクを単一のプロセッ
サで時分割多重方式により並列処理可能とする機能をソ
フトウェアにもたせたマルチタスク方式が知られてい
る。このマルチタスク方式では、複数のタスク間でリソ
ースを効率よく共用することが可能となり、演算処理を
高速に行え、計算機システム全体の処理能力を向上させ
るという利点がある。

【０００４】しかし、近年では情報処理量が著しく増加
してきたために、一つのプロセッサでこれらの情報処理
を行うと非常に時間がかかるという問題が出てきたた
め、プロセッサを複数備えたマルチプロセッサシステム
が普及してきている。

【０００５】このマルチプロセッサシステムには、主記
憶装置等のリソースを複数のプロセッサに共用させて運
用するものがある。この具体的な構成を図１２に示す。

【０００６】同図において、マルチプロセッサシステム
は、Ｎ個のプロセッサと、これらのプロセッサが共用す
べき共有メモリを共通バスにより接続して構成される。
ここで、前記した共有メモリは、独立した複数のメモリ
プール群から構成されており、複数のプロセッサが同時
に共有メモリの同一メモリプールにアクセスすることを
防止するため、すなわち、任意のプロセッサがメモリプ
ールにアクセスしている際に、他のプロセッサが同一の
メモリプールへアクセスすることを防止する排他制御が
行われる。

【０００７】この排他制御とは、各メモリプールの先頭
アドレス領域に排他制御フラグを設け、このフラグが”
０”の場合は排他制御が行われておらずアクセスが可能
であることを示す。一方、このフラグが”１”の場合は
排他制御中、すなわち任意のプロセッサが当該メモリプ
ールにアクセス中であることを示すようにしている。

【０００８】これにより、各プロセッサは、自身のアク
セスしようとするメモリプールの先頭アドレスの排他制
御フラグを参照して、このフラグが”０”ならば、当該
メモリプールにアクセスすると共に、このフラグを”
１”に変更する。そして、アクセス終了後に再びフラグ
を”０”に戻すという処理を行う。

【０００９】一方、アクセスしようとした際に排他制御
フラグが”１”の場合は、当該プロセッサはその起動を
一旦休止して一定時間経過後に再度排他制御フラグを参
照する。ここでフラグが”０”ならば当該メモリプール
にアクセスし、”１”ならば再び一定時間の休止を行
う。

【００１０】これにより複数のプロセッサによる共有メ
モリの共用が行え、当該システムの処理をスムースに行
うことが可能となっている。

【００１１】

【発明が解決しようとする課題】しかし、前記したシス
テムでは、任意のメモリプールにアクセスしているプロ
セッサがダウンした場合、排他制御フラグは”１”に固
定されたままとなり、他の正常なプロセッサが当該メモ
リプールにアクセスすることを妨害するという問題点が
あり、これにより当該システム全体の処理能力の低下を
招いていた。

【００１２】そこで、本発明は、前記問題点に鑑みてな
されたものであり、排他制御中のプロセッサが何等かの
原因で障害を発生した場合、他のプロセッサがこれを認
識して当該排他制御を解除することにより、正常なプロ
セッサにより当該システムの処理を継続可能とし、シス
テム全体の処理能力を向上させるこを技術的課題とす
る。

【００１３】

【課題を解決するための手段】本発明は、前記課題を解
決するために以下のようにしたこれを図１の原理図に基
いて説明する。

【００１４】本発明にかかるマルチプロセッサシステム
は、複数のメモリプール４を有する共有メモリ１と、複
数のプロセッサ２とから構成される。前記課題を解決す
る第一の手段は、各メモリプール４には、状態表示手段
４ａ、プロセッサＩＤ格納部４ｂを備える。

【００１５】一方、各プロセッサ２には、バッファ２
ａ、アクセスカウンタ２ｂを備える。上記した状態表示
手段４ａは、当該メモリプール４が任意のプロセッサ２
によりアクセス状態にあるか否かを示す。

【００１６】プロセッサＩＤ格納部４ｂは、当該メモリ
プール４にアクセスしているプロセッサ２を特定するプ
ロセッサＩＤを格納するものである。また、バッファ２
ａは、プロセッサＩＤ格納部４ｂに格納されているプロ
セッサＩＤを複写・登録するものである。

【００１７】アクセスカウンタ２ｂは、特定のメモリプ
ール４に対するアクセス要求の発行回数を計数する。さ
らに、各メモリプール４には、任意のプロセッサ２のア
クセスを許容した際にインクリメントされるカウンタ４
ｃを設けるようにしてもよい。

【００１８】次に、前記課題を解決するための第二の手
段として、各メモリプール４には、状態表示手段４ａ、
第１のプロセッサＩＤ格納部４ｂ、第２のプロセッサＩ
Ｄ格納部４ｄを備える。

【００１９】一方、各プロセッサ２には、バッファ２
ａ、アクセスカウンタ２ｂを備えるようにする。ここ
で、上記した状態表示手段４ａは、前述の第１の解決手
段同様、当該メモリプール４が任意のプロセッサ２によ
りアクセス状態にあるか否かを示す。

【００２０】第１のプロセッサＩＤ格納部４ｂは、当該
メモリプール４にアクセスしているプロセッサ２のプロ
セッサＩＤを格納するものである。第２のプロセッサＩ
Ｄ格納部４ｄは、当該メモリプール４にアクセスした状
態で障害を発生したプロセッサ２のプロセッサＩＤを格
納するものである。

【００２１】また、バッファ２ａは、第１のプロセッサ
ＩＤ格納部４ｂに登録されているプロセッサＩＤを複写
・格納する。アクセスカウンタ２ｂは、当該メモリプー
ル４に対するアクセス要求の発行回数を計数するもので
ある。

【００２２】さらに、上記の状態表示手段４ａに、第１
のプロセッサＩＤ格納部４ｂにプロセッサＩＤが格納さ
れている場合に、前記プロセッサＩＤに対応するプロセ
ッサ２によるアクセス状態を表示する機能を付加するよ
うにしてもよい。この場合、第１のプロセッサＩＤ格納
部４ｂ及び第２のプロセッサＩＤ格納部４ｄの双方にプ
ロセッサＩＤが格納されているとき、当該メモリプール
４が二つのプロセッサ２により二重アクセス状態にある
旨を表示する機能を付加する。

【００２３】次に、前記課題を解決する第三の手段につ
いて以下に示す。各メモリプール４に、状態表示手段４
ａ、プロセッサＩＤ格納部４ｂを備える。

【００２４】一方、各プロセッサ２には、照合手段２ｃ
を備えるようにする。ここで、上記した状態表示手段４
ａは、当該メモリプール４が任意のプロセッサ２により
アクセスされている状態か、いずれのプロセッサ２から
もアクセスされていない状態か、言い替えればアクセス
状態からアクセス可能状態かを表示する。

【００２５】プロセッサＩＤ格納部４ｂは、当該メモリ
プール４がアクセス状態にあるとき、アクセスしている
プロセッサ２を特定するプロセッサＩＤを格納するもの
である。

【００２６】一方、プロセッサ２において、照合手段２
ｃは、プロセッサＩＤ格納部４ｂに登録されているプロ
セッサＩＤと自プロセッサＩＤとを照合する。

【００２７】

【作用】本発明にかかる第一の手段によれば、プロセッ
サ２は、共有メモリ１の任意のメモリプール４へアクセ
スする際、そのメモリプール４の備える状態表示手段４
ａを参照する。

【００２８】この状態表示手段４ａにより当該メモリプ
ール４のアクセス可能状態が表示されている場合には、
当該プロセッサ２を特定するプロセッサＩＤを、プロセ
ッサＩＤ格納部４ｂに格納する。ここで、状態表示手段
４ａは、当該メモリプール４のアクセス状態を表示す
る。

【００２９】一方、状態表示手段４ａが当該メモリプー
ルのアクセス状態を表示している場合には、アクセスカ
ウンタ２ｂをインクリメントすると共に、プロセッサＩ
Ｄ格納部４ｂのプロセッサＩＤをバッファ２ａに複写・
格納する。

【００３０】そして、所定時間経過後、当該プロセッサ
２は、前記のメモリプール４に対して再度のアクセス要
求を行う。つまり、状態表示手段４ａを参照し、当該メ
モリプール４がアクセス状態にあるか、アクセス可能状
態にあるかを判別する。

【００３１】アクセス可能状態にあれば、上記同様に自
身のプロセッサＩＤをプロセッサＩＤ格納部４ｂに登録
し、当該メモリプール４にアクセスする。一方、他のプ
ロセッサによるアクセス状態にあれば、当該プロセッサ
２は、バッファ２ａに格納したプロセッサＩＤとプロセ
ッサＩＤ格納部４ｂのプロセッサＩＤとを照合する。

【００３２】ここで、双方のプロセッサＩＤが不一致の
場合には、上記アクセスカウンタ２ｂの値をリセット
し、上記同様の処理を繰り返す。また、双方のプロセッ
サＩＤが一致した場合には、このプロセッサＩＤに対応
するプロセッサ２に何等かの障害が発生したと判別す
る。そして、状態表示手段４ａにアクセス可能状態を表
示させた後、プロセッサＩＤ格納部４ｂのプロセッサＩ
Ｄを自身のプロセッサＩＤに書き換える。これにより、
障害を発生したプロセッサ２による排他制御状態を解除
し、当該プロセッサ２がアクセス可能となる。

【００３３】次に、各メモリプール４にカウンタ４ｃを
設けた場合について説明する。任意のプロセッサ２は、
メモリプール４にアクセスする際、状態表示手段４ａを
参照する。そして、当該メモリプール４が他のプロセッ
サ２によりアクセス状態、すなわち排他制御状態にある
か否かを判別する。

【００３４】ここで、当該メモリプール４がアクセス可
能状態にあれば、当該プロセッサ２は、プロセッサＩＤ
格納部４ｂに自プロセッサＩＤを格納する。このとき、
カウンタ４ｃの値はひとつインクリメントされる。

【００３５】一方、当該メモリプール４が排他制御状態
にある場合は、プロセッサＩＤ格納部４ｂのプロセッサ
ＩＤと共にカウンタ４ｃの値をバッファ２ａに格納す
る。所定時間経過後、当該プロセッサ２は、前記のメモ
リプール４に対し再度のアクセス要求を行う。

【００３６】ここで、状態表示手段４ａにアクセス可能
状態が表示されていれば、当該プロセッサ２は、当該メ
モリプール４にアクセス処理を行う。つまり、プロセッ
サＩＤ格納部４ｂに自プロセッサＩＤを格納したのち当
該メモリプール４にアクセスする。このときカウンタ４
ｃはひとつインクリメントされる。

【００３７】また、状態表示手段４ａに排他制御状態が
表示されている場合には、当該プロセッサ２は、バッフ
ァ２ａに格納したプロセッサＩＤとプロセッサＩＤ格納
部４ｂのプロセッサＩＤを照合すると共に、バッファ２
ａに格納したカウンタ値とカウンタ４ｃのカウンタ値を
照合する。

【００３８】ここで、プロセッサＩＤまたはカウンタ値
のいずれか一方が不一致の場合には、新規のプロセッサ
ＩＤ及びカウンタ値をバッァ２ａに格納する。さらにア
クセスカウンタ２ｂの値をリセットした後、ひとつイン
クリメントする。

【００３９】プロセッサＩＤ及びカウンタ値の双方が一
致した場合には、当該プロセッサ２は、アクセスカウン
タ２ｂの値をひとつインクリメントする。以上の動作を
繰り返し行い、アクセスカウンタ２ｂの値が特定値に達
した場合に、プロセッサＩＤ格納部４ｂのプロセッサＩ
Ｄに対応するプロセッサ２に何等かの障害が発生したこ
とを認識し、状態表示手段４ａをアクセス可能状態に変
更する。その後、プロセッサＩＤ格納部４ｂに自プロセ
ッサＩＤを格納し、カウンタ４ｃをひとつインクリメン
トする。

【００４０】本発明にかかる第二の手段によれば、プロ
セッサ２は、メモリプール４にアクセスする際、状態表
示手段４ａを参照する。これにより、当該メモリプール
４が他のプロセッサ２により、アクセス状態であるか、
すなわち排他制御状態にあるか否かを判別する。

【００４１】当該メモリプール４がアクセス可能状態の
場合は、第１のプロセッサＩＤ格納部４ｂに自プロセッ
サ２のプロセッサＩＤを格納する。一方、当該メモリプ
ール４が排他制御状態にある場合には、第１のプロセッ
サＩＤ格納部４ｂのプロセッサＩＤを前記バッファ２ａ
に格納する（１回目のみ）と共にアクセスカウンタ２ｂ
の値をひとつインクリメントする。

【００４２】その後、所定時間経過した際に再度のアク
セス要求を発行する。そして、この処理を繰り返し行
い、アクセスカウンタ２ｂの値が特定値に達した場合、
当該プロセッサ２は、バッファ２ａに格納したプロセッ
サＩＤと第１のプロセッサＩＤ格納部４ｂのプロセッサ
ＩＤとを照合する。

【００４３】ここで、双方のプロセッサＩＤが一致した
場合には、第１のプロセッサＩＤ格納部４ｂのプロセッ
サＩＤに対応するプロセッサ２に、何等かの障害が発生
したと判別する。そして、このプロセッサＩＤを第２の
プロセッサＩＤ格納部４ｄに格納し、状態表示手段４ａ
にアクセス可能状態を表示させる。これにより、当該プ
ロセッサ２は、自プロセッサＩＤを第１のプロセッサＩ
Ｄ格納部４ｂへ格納し、当該メモリプール４へアクセス
することが可能となる。

【００４４】ここで、本発明では、障害発生プロセッサ
による排他制御を強制的に解除した場合、第１のプロセ
ッサＩＤ格納部４ｂ及び第２のプロセッサＩＤ格納部４
ｄの双方にプロセッサＩＤが格納されることとなり、こ
の状態（二重アクセス状態）を、前記の状態表示手段４
ａにより表示可能としている。これにより、任意のメモ
リプール４に対するアクセスを終了する際に、プロセッ
サ２は、第１のプロセッサＩＤ格納部４ｂ及び第２のプ
ロセッサＩＤ格納部４ｄを参照する。

【００４５】ここで、第１のプロセッサＩＤ格納部４ｂ
のみプロセッサＩＤが格納されている場合は、このプロ
セッサＩＤと自プロセッサＩＤの一致を確認後、当該プ
ロセッサＩＤを消去し、当該メモリプール４に対するア
クセスを終了する。

【００４６】また、第１のプロセッサＩＤ格納部４ｂ及
び第２のプロセッサＩＤ格納部４ｄの双方にプロセッサ
ＩＤが格納されている場合は、自プロセッサＩＤと、前
記第１のプロセッサＩＤ格納部４ｂ及び第２のプロセッ
サＩＤ格納部４ｄの各々のプロセッサＩＤとを比較す
る。

【００４７】ここで、自プロセッサＩＤと第２のプロセ
ッサＩＤ格納部４ｄのプロセッサＩＤが一致した場合に
は、第２のプロセッサＩＤ格納部４ｄから自プロセッサ
ＩＤを消去する。

【００４８】一方、自プロセッサＩＤと第１のプロセッ
サＩＤ格納部４ｂのプロセッサＩＤと一致した場合に
は、このプロセッサＩＤを消去すると共に、第２のプロ
セッサＩＤ格納部４ｄのプロセッサＩＤを第１のプロセ
ッサＩＤ格納部４ｂに格納させる。

【００４９】これにより、任意のメモリプールにアクセ
スしているプロセッサが何等かの原因で障害を発生した
場合、このメモリプールにアクセスしようとするプロセ
ッサが前記プロセッサの障害発生を認識して当該メモリ
プールにかかる排他制御を解除することができる。従っ
て、他の正常なプロセッサは当該メモリプールにアクセ
スすることが可能となる。

【００５０】次に、本発明にかかる第三の手段によれ
ば、プロセッサ２は、障害発生から再立ち上げされた際
に、共有メモリ１の各メモリプール４にアクセスする。
そして、各メモリプール４において、状態表示手段４ａ
を参照し、当該メモリプールが任意のプロセッサ２によ
りアクセス状態にあるか否かを判別する。

【００５１】当該メモリプール４がアクセス状態にある
場合に、照合手段２ｃは、このメモリプール４のプロセ
ッサＩＤ格納部４ｂに格納されているプロセッサＩＤと
自プロセッサＩＤとを照合する。

【００５２】ここで、自プロセッサＩＤと前記メモリプ
ール４にアクセスしているプロセッサ２のプロセッサＩ
Ｄとが一致した場合、当該プロセッサ２は、前記状態表
示手段４ａをアクセス可能状態に書き換えると共に、プ
ロセッサＩＤ格納部４ｂのプロセッサＩＤを消去する。

【００５３】以上、第三の手段によれば、任意のプロセ
ッサが、メモリプールを排他制御中に障害を発生した場
合、そのプロセッサは、障害修復後に自身が排他制御し
ていたメモリプールを自動的に検出可能である。さら
に、そのメモリプールの排他制御を解除することができ
る。

【００５４】

【実施例】以下に、本発明の具体的な実施例について説
明する。

【００５５】

【実施例１】本実施例１におけるマルチプロセッサシス
テムの概略構成を図２に示す。本実施例１におけるマル
チプロセッサシステムは、第１〜第Ｎ（Ｎ：自然数）の
Ｎ個のプロセッサ５と、単一の共有メモリ６とからな
る。

【００５６】前記共有メモリ６は、相互に独立したアド
レスをもつ第１から第３メモリプールにより構成され
る。この具体的な説明は後述する。そして、本実施例１
においては、任意のメモリプール７に任意のプロセッサ
５がアクセスしている際に、他のプロセッサ５がこのメ
モリプール７へアクセスすることを防止する排他制御を
行っている。

【００５７】図３は、本実施例１におけるメモリプール
の内部構成ブロック図をである。本実施例におけるメモ
リプール７は、排他制御領域８とデータ領域９とから構
成される。

【００５８】前記した排他制御領域８は、当該メモリプ
ール７に任意のプロセッサ５がアクセスした際に行われ
る排他制御情報を格納するための領域であり、本発明に
かかる状態表示手段としてのフラグビット８ａ、及びプ
ロセッサＩＤ格納部８ｂとから構成される。

【００５９】フラグビット８ａは、当該メモリプール７
にアクセスしているプロセッサ５があるか否か、すなわ
ち排他制御中であるか否かを表すものであり、排他制御
中であれば”１”、アクセス可能状態にあれば”０”を
立たせる。

【００６０】プロセッサＩＤ格納部８ｂは、当該メモリ
プール７にアクセスしているプロセッサ５を特定するプ
ロセッサＩＤを格納する領域であり、アクセスしている
プロセッサ５が存在しない場合、すなわち当該メモリプ
ール７がアクセス可能状態にある場合はリセット状態”
０”とする。

【００６１】次に、図４は、本実施例１におけるプロセ
ッサの内部構成ブロック図である。本実施例１における
プロセッサ５は、当該プロセッサ５に割り当てられたタ
スク１０と、オペレーティングシステム部１４、アクセ
スカウンタ１１、タイマ１２、バッファ１３とから構成
される。

【００６２】タスク１０は、当該プロセッサ５に任意の
処理命令を発行するものである。オペレーティングシス
テム部１４は、当該プロセッサ５の基本動作を管理する
ものである。

【００６３】アクセスカウンタ１１は、当該プロセッサ
５が他のプロセッサ５により排他制御状態にある特定の
メモリプール７にアクセス要求を行った回数を計数する
ためのものである。

【００６４】タイマ１２は、排他制御中のメモリプール
７にアクセス要求を行った場合、再度アクセス要求を行
うまでの待機時間を計時するものである。バッファ１３
は、当該プロセッサ５が排他制御中のメモリプール７に
アクセス要求を行った際に、その排他制御を行っている
プロセッサを特定するプロセッサＩＤを前記プロセッサ
ＩＤ格納部８ｂから読み出しこれを格納するためのもの
である。

【００６５】次に、本実施例１における排他制御自動解
除の動作過程を図５のフローチャート図に基いて説明す
る。本実施例１におけるプロセッサ５のタスク１０が共
有メモリ獲得システムコールを発行すると（ステップ５
０１）、同プロセッサ５内のオペレーティングシステム
部１４が共有メモリ６と当該プロセッサ５とを接続する
バスをロックする（ステップ５０２）。

【００６６】次に、当該オペレーティングシステム部１
４は、共有メモリ内の該当メモリプール７にアクセス
し、排他制御領域８のフラグビット８ａを参照し、排他
制御中（フラグビット８ａは”１”）か、アクセス可能
状態（フラグビット８ａは”０”）かを認識する（ステ
ップ５０３）。ここで、フラグビット８ａが”１”の場
合、すなわち排他制御中の場合は、オペレーティングシ
ステム部１４は排他制御領域８内のプロセッサＩＤ格納
部８ｂのプロセッサＩＤを読み込んで、これを当該プロ
セッサ５内のバッファ１３に格納させる（１回目のみ）
と共に、アクセスカウンタ１１の値をインクリメントす
る（ステップ５０４）。さらに、当該プロセッサ５と共
有メモリ７とを接続するバスのロックを解除する（ステ
ップ５０５）。

【００６７】そして、オペレーティングシステム部１４
は、タイマ１２を起動させて一定時間の休止状態にはい
る。タイマ１２の計時終了後、前記アクセスカウンタ１
１の値を参照して、特定値に達しているか否かを判別す
る（ステップ５０７）。

【００６８】ここで、特定値に達していなければ上記し
たステップ５０２以降の処理を繰り返し行い、特定値に
達していれば、当該プロセッサ５のオペレーティングシ
ステム部１４は、共有メモリ６のバスロックを行った
後、共有メモリ６内の該当メモリプール７の排他制御領
域にアクセスし、フラグビット８ａの値を”０”にする
と共に、プロセッサＩＤ格納部８ｂをリセット（”
０”）にする（ステップ５０９）。

【００６９】そして、当該オペレーティングシステム部
１４は、該当メモリプール７の排他制御領域内のフラグ
ビット８ａの値を”１”にし、さらにプロセッサＩＤ格
納部８ｂに自身のプロセッサＩＤを書き込む（ステップ
５１０）。

【００７０】オペレーティングシステム部１４は、当該
プロセッサ５と共有メモリ６とを結ぶバスのロックを解
除し（ステップ５１１）、当該システムコールにかかる
処理を行う（ステップ５１２）。

【００７１】上記の処理を終了後、オペレーティングシ
ステム部１４は、メモリプール７内の排他制御領域のフ
ラグビット８ａの値を”１”から”０”へ変換し、プロ
セッサＩＤ格納部８ｂをリセット（”０”）する（ステ
ップ５１３）。

【００７２】上記のステップ５０３において、フラグビ
ット８ａの値が”０”の場合、オペレーティングシステ
ム部１４は、上記のステップ５１０以降の処理を行う。
従って、本実施例１によれば、同一のプロセッサが特定
のメモリプールに所定時間以上アクセスしていると、こ
れを他のプロセッサが認識して前記プロセッサに障害が
発生したこを認識し、かかるメモリプールの排他制御を
解除することができる。これにより、他の正常なプロセ
ッサに影響を与えることなく、当該マルチプロセッサシ
ステムの処理を継続することができる。

【００７３】

【実施例２】本実施例２におけるマルチプロセッサシス
テムの構成は、Ｎ個のプロセッサ５及び単一の共有メモ
リ６とからなる。

【００７４】各プロセッサ５の構成は、前述の実施例１
と同様であり、タスク１０、オペレーティングシステム
部１４、アクセスカウンタ１１、タイマ１２、バッファ
１３とからなる。

【００７５】図６に、本実施例２におけるメモリプール
７の内部構成ブロックを示す。本実施例２におけるメモ
リプール７は、前述の実施例１に対して、排他制御領域
８にカウンタ８ｃを設けてある。その他の構成は、前述
の実施例１と同様であり、排他制御部８は、フラグビッ
ト８ａ、プロセッサＩＤ格納部８ｂを有し、データ領域
９は、複数のメモリプールからなる。

【００７６】当該カウンタ８ｃは、当該メモリプール７
にアクセスを許可されたプロセッサ５によりインクリメ
ントされるもので、すなわち当該メモリプール７を排他
制御したプロセッサ５毎にインクリメントされる。

【００７７】図７は、本実施例２における排他制御自動
解除の動作過程を示すフローチャート図である。プロセ
ッサ５では、自身に割り当てられたタスク１０が共有メ
モリ獲得システムコールを発行すると（ステップ７０
１）、当該プロセッサ５のオペレーティングシステム部
１４が当該プロセッサ５と共有メモリ６とを接続するバ
スをロックする（ステップ７０２）。

【００７８】当該オペレーティングシステム部１４は、
前記システムコールにかかるメモリプール７へアクセス
要求を行い、このメモリプール７の排他制御領域８内の
フラグビット８ａを参照し、当該メモリプール７が排他
制御中か否かを判別する（ステップ７０３）。

【００７９】ここで、当該メモリプール７が排他制御中
の場合、すなわち、前記フラグビット８ａが”１”の場
合、オペレーティングシステム部１４は、排他制御領域
内のプロセッサＩＤ格納部のプロセッサＩＤ及びカウン
タ８ｃのカウンタ値を当該バッファ１３に格納させる
（１回目のみ）と共に、自身のアクセスカウンタ１１を
インクリメントする（ステップ７０４）。

【００８０】そして、オペレーティングシステム部１４
は、当該プロセッサ５と共有メモリ６とを接続するバス
のロックを解除し（ステップ７０５）、タイマ１２を起
動させて特定時間の休止状態にはいる（ステップ７０
６）。

【００８１】前記タイマ１２の計時終了後、オペレーテ
ィングシステム部１４は、アクセスカウンタ１１を参照
して前記メモリプール７に対するアクセス要求を指定回
数行った否かを判別する（ステップ７０７）。ここで、
指定回数に満たない場合は、前述のステップ７０２以降
の処理を繰り返し行う。

【００８２】一方、指定回数に達している場合は、プロ
セッサＩＤ格納部８ｂのプロセッサＩＤ及びカウンタ８
ｃのカウンタ値と、当該バッファ１３に格納されている
プロセッサＩＤ及びカウンタ値とを比較し（ステップ７
０８）、いずれか一方が不一致の場合は新規のプロセッ
サＩＤ及びカウンタ値を当該バッファ１３に格納し、自
身のアクセスカウンタ１１をリセット後１つインクリメ
ントし、その後前述のステップ７０２以降の処理を繰り
返し行う。

【００８３】一方、それぞれが一致した場合は、オペレ
ーティングシステム部１４は、共有メモリ６のバスロッ
クを行った後、共有メモリ６内の該当メモリプール７の
排他制御領域８のフラグビット８ａを”１”から”０”
に変更し、プロセッサＩＤ格納部８ｂをリセットする
（ステップ７０９）。

【００８４】さらに、当該オペレーティングシステム部
１４は、該当メモリプール７の排他制御領域８内のフラ
グビット８ａを”１”にすると共に、プロセッサＩＤ格
納部８ｂに自身のプロセッサＩＤを書き込み、カウンタ
８ｃをインクリメントする（ステップ７１０）。

【００８５】そして、オペレーティングシステム部１４
は、共有メモリ６のバスロックを解除し（ステップ７１
１）、当該システムコールにかかる処理を行う。（ステ
ップ７１２）。

【００８６】前記処理を終了した後、オペレーティング
システム部１４は、排他制御領域８内のフラグビット
を”１”を”０”に変更すると共に、プロセッサＩＤ格
納部８ｂをリセットする（ステップ７１３）。

【００８７】したがって、本実施例２によれば、同一の
プロセッサが複数回特定メモリプールにアクセスしてい
るのか、または特定メモリプールに所定時間以上継続し
てアクセスしているのかを判別可能となり、所定時間以
上継続してアクセスしている場合には、そのプロセッサ
に障害が発生していることを認識することが可能とな
る。これにより、他の正常なプロセッサが当該メモリプ
ールへアクセスすることが可能となる。

【００８８】

【実施例３】本実施例３におけるマルチプロセッサシス
テムの構成は、Ｎ個のプロセッサ５及び単一の共有メモ
リ６とからなる。

【００８９】各プロセッサ５の構成は、前述の実施例１
と同様であり、タスク１０、オペレーティングシステム
部１４、アクセスカウンタ１１、タイマ１２、バッファ
１３とからなる。

【００９０】図８に、本実施例３におけるメモリプール
７の内部構成ブロックを示す。本実施例３におけるメモ
リプール７は、前述の実施例１に対して、排他制御領域
８内に、二つのプロセッサＩＤ格納部を設けてある。こ
こでは、一方を第１プロセッサＩＤ格納部８ｂとし、他
方を第２プロセッサＩＤ格納部８ｄとしてある。また、
本実施例３におけるフラグビット８ａは、ふた桁と
し、”００”は当該メモリプール７にアクセス可能、”
０１”は排他制御中、”１１”は二重排他制御中（二重
アクセス状態）を示す。

【００９１】その他の構成は、前述の実施例１と同様
で、データ領域９は、複数のメモリプールからなる。前
記第１プロセッサＩＤ格納部８ｂは、当該メモリプール
７を排他制御しているプロセッサのプロセッサＩＤを格
納するものである。

【００９２】一方、第２プロセッサＩＤ格納部８ｄは、
当該メモリプール７を排他制御中に障害を発生したプロ
セッサのプロセッサＩＤを格納するものである。図９
は、本実施例３における共有メモリアクセス要求処理の
過程を示すフローチャート図である。

【００９３】本実施例３において、プロセッサ５に割り
当てられたタスク１０が共有メモリ６の獲得システムコ
ールを発行すると（ステップ９０１）、当該プロセッサ
５のオペレーティングシステム部１４は当該プロセッサ
５と共有メモリ６を接続するバスをロックする（ステッ
プ９０２）。

【００９４】次に、オペレーティングシステム部１４
は、共有メモリ６の該当メモリプール７内の排他制御領
域８を参照し、フラグビット８ａが”００”か否かを判
別する（ステップ９０３）。

【００９５】ここで、フラグビット８ａが”００”の場
合には、共有メモリ６内の該当メモリプール７のフラグ
ビット８ａを”０１”にし、第１プロセッサＩＤ格納部
８ｂに自身のプロセッサＩＤを格納する（ステップ９１
０）。

【００９６】そして、オペレーティングシステム部１４
は、共有メモリ６のバスロックを解除し（ステップ９１
１）、当該メモリプール７にアクセスして当該システム
コールにかかる処理を実行する（ステップ９１２）。

【００９７】一方、前述のステップ９０３において、メ
モリプール７のフラグビット８ａが”００”以外の場合
には、第１プロセッサＩＤ格納部８ｂに格納されている
プロセッサＩＤをバッファ１３に格納する（１回目の
み）と共にアクセスカウンタ１１の値をひとつインクリ
メントする（ステップ９０４）。

【００９８】そして、オペレーティングシステム部１４
は、一旦共有メモリ６のバスロックを解除し（ステップ
９０５）、タイマ１２を起動させる（ステップ９０
６）。ここで、タイマ１２が一定時間を計時している
間、オペレーティングシステム部１４は動作を休止す
る。

【００９９】タイマ１２が一定時間の計時を終了した際
に、オペレーティングシステム部１４は、第１プロセッ
サＩＤ格納部８ｂのプロセッサＩＤとバッファ１３に登
録したプロセッサＩＤとを照合し（ステップ９０７）、
一致しなかった場合は、前述のステップ９０２以降の処
理を行う。

【０１００】一方、一致した場合は、オペレーティング
システム部１４は、アクセスカウンタ１１の値が指定値
に達したか否かを判別する（ステップ９０８）。アクセ
スカウンタ１１の値が指定値に達した場合には、オペレ
ーティングシステム部１４は、第１プロセッサＩＤ格納
部８ｂのプロセッサＩＤに対応するプロセッサ５に障害
が発生したと判別する。この場合、共有メモリ６内の該
当メモリプール７のフラグビット８ａを”１１”にし、
第１プロセッサＩＤ格納部８ｂのプロセッサＩＤを第２
プロセッサＩＤ格納部８ｄに格納すると共に、第１プロ
セッサＩＤ格納部８ｂに新たに自プロセッサ５のプロセ
ッサＩＤを格納する（ステップ９０９）。

【０１０１】次にオペレーティングシステム部１４は、
上記したステップ９１１以降の処理を行う。また、前述
のステップ９０８において、アクセスカウンタ１１の値
が指定回数に達していない場合には、ステップ９０２以
降の処理を繰り返し行う。

【０１０２】次に、図１０は、共有メモリ返却処理の過
程を示すフローチャート図である。プロセッサ５内のタ
スクが共有メモリ返却システムコールを発行すると（ス
テップ１００１）、オペレーティングシステム部１４は
当該プロセッサ５と共有メモリとを接続するバスをロッ
クする（ステップ１００２）。

【０１０３】次に、当該オペレーティングシステム部１
４は、排他制御領域８内のフラグビット８ａを参照し
て、”０１”が立っているか、”１１”が立っているか
を判別する（ステップ１００３）。

【０１０４】ここで、フラグビット８ａが”０１”の場
合は、本システムコールの発行元は、上記した図９にお
いてステップ９１０に対応するプロセッサ５であり、こ
のプロセッサ５のオペレーティングシステム部１４は、
共有メモリ６へのバスロックを解除し（ステップ１００
９）、当該システムコールにかかる処理を行う（ステッ
プ１０１０）。そして、オペレーティングシステム部１
４は、排他制御領域内のフラグビット”０１”を”０
０”に変更すると共に、第１プロセッサＩＤ格納部８ｂ
をリセットして”０”にする。このとき、当該排他制御
領域内では、フラグビット８ａに”００”が立ち、第１
プロセッサＩＤ格納部８ｂ及び第２プロセッサＩＤ格納
部８ｄはリセット状態”０”となる。

【０１０５】一方、前述のステップ１００３において、
フラグビット８ａに”１１”が立っている場合は、上記
の図９のステップ９０９に対応するプロセッサからの共
有メモリ返却処理であり、当該オペレーティングシステ
ム部１４は、共有メモリ６へのバスロックを解除して
（ステップ１００４）、排他制御領域８のフラグビッ
ト”１１”から”０１”に変更する（ステップ１００
５）。

【０１０６】次に、オペレーティングシステム部１４
は、当該プロセッサ５のプロセッサＩＤが排他制御領域
８の第１プロセッサＩＤ格納部８ｂのプロセッサＩＤと
一致するか、第２プロセッサＩＤ格納部８ｄのプロセッ
サＩＤと一致するかを判別する（ステップ１００６）。

【０１０７】ここで、当該プロセッサ５のプロセッサＩ
Ｄが第２プロセッサＩＤ格納部８ｄのプロセッサＩＤと
一致した場合は、当該プロセッサ５は前述の図９におい
て障害を発生したプロセッサであり、共有メモリ返却処
理は当該プロセッサ５が障害から復帰した後に行われる
ものである。一方、当該プロセッサ５のプロセッサＩＤ
が第１プロセッサＩＤ格納部８ｂのプロセッサＩＤと一
致した場合は、当該プロセッサ５は前述の図９において
障害を発生したプロセッサによる排他制御を自動的に解
除させ、当該メモリプール７にアクセスしているプロセ
ッサである。

【０１０８】前述のステップ１００６において、当該プ
ロセッサＩＤと第２プロセッサＩＤ格納部８ｄのプロセ
ッサＩＤとが一致した場合、当該プロセッサ５のオペレ
ーティングシステム部１４は、第２プロセッサＩＤ格納
部８ｄをリセット”０”にし（ステップ１００８）、当
該メモリプール７を返却する。

【０１０９】一方、前述のステップ１００６において、
当該プロセッサＩＤと第１プロセッサＩＤ格納８ｂのプ
ロセッサＩＤとが一致した場合、当該プロセッサ５のオ
ペレーティングシステム部１４は、第２プロセッサＩＤ
格納部８ｄのプロセッサＩＤを第１プロセッサＩＤ格納
部８ｂに格納させ、第２プロセッサＩＤ格納部８ｄをリ
セット”０”にして、当該メモリプール７を返却する
（ステップ１００７）。

【０１１０】従って、本実施例３によれば、障害を発生
したプロセッサの排他制御状態を保持したまま、他の正
常なプロセッサが同一のメモリプールへアクセスするこ
とが可能であり、障害を発生したプロセッサは復帰した
時点で障害発生前の処理を継続して行うことができる。

【０１１１】

【実施例４】本実施例４におけるマルチプロセッサシス
テムの構成は、Ｎ個のプロセッサ５及び単一の共有メモ
リ６とからなる。

【０１１２】各プロセッサ５の構成は、前述の実施例１
と同様であり、タスク１０、オペレーティングシステム
部１４、アクセスカウンタ１１、タイマ１２、バッファ
１３とからなる。ここで、本実施例４では、上記のオペ
レーティングシステム部１４に、当該プロセッサ５によ
る排他制御中のメモリプールが存在するか否かを判別す
る機能を付加する。つまり、当該プロセッサ５が障害を
発生した当時排他制御状態にあったメモリプールを、再
立ち上げ後に検出し、この排他制御を自動的に解除す
る。

【０１１３】本実施例４におけるプロセッサ５の動作過
程を図１１のフローチャートに基づいて説明する。オペ
レーティングシステム部１４は、共有メモリ６内のメモ
リプール７に上位から順次アクセスし、各メモリプール
７のフラグビット８ａを参照する（ステップ１１０
１）。

【０１１４】そして、任意のメモリプール７にアクセス
した際に、オペレーティングシステム部１４は、当該メ
モリプール７のフラグビット８ａが”１”か否かを判別
する（ステップ１１０２）。ここで、フラグビット８ａ
が”０”の場合には、次のメモリプール７へアクセス
し、フラグビット８ａが”１”の場合には、当該メモリ
プール７内の第１プロセッサＩＤ格納部８ｂにアクセス
する。そして、第１プロセッサＩＤ格納部８ｂに格納さ
れているプロセッサＩＤと自プロセッサ５のプロセッサ
ＩＤとを照合する（ステップ１１０３）。

【０１１５】ここで、双方のプロセッサＩＤが不一致の
場合には、次のメモリプール７へアクセスし、双方のプ
ロセッサＩＤが一致する場合には、当該メモリプール７
の返却処理を行う。すなわち、当該メモリプール７の返
却システムコールを発行し、当該メモリプール７の排他
制御を解除する（ステップ１１０４）。

【０１１６】次に、当該オペレーティングシステム部１
４は、前記メモリプール７内の排他制御領域８内のフラ
グビット８ａ及びプロセッサＩＤ格納部８ｂをリセット
し、双方を”０”にする（ステップ１１０５）。

【０１１７】個々で、オペレーティングシステム部１４
は、前記メモリプール７が当該共有メモリ６の最下位の
メモリプール７であるか否かを判別する（ステップ１１
０６）。

【０１１８】当該メモリプール７が最下位の場合には、
当該返却処理を終了する。一方、当該メモリプール７よ
り下位のメモリプール７が存在する場合には、そのメモ
リプール７にアクセスし、前述のステップ１１０２以降
の処理を繰り返し行う。

【０１１９】以上、本実施例４によれば、障害を発生し
たプロセッサは、障害のデバック処理終了後に、自プロ
セッサの排他制御状態にあるメモリプールを自動的に検
索してそのメモリプールに対する排他制御を解除可能と
なる。

【０１２０】

【発明の効果】本発明によれば、複数のプロセッサによ
り単一の共有メモリを共有するマルチプロセッサシステ
ムにおいて、任意のプロセッサが共有メモリにアクセス
した状態で障害を発生した場合、他の正常なプロセッサ
がこれを認識して障害を発生したプロセッサの排他制御
を自動的に解除し、正常なプロセッサは継続して処理を
実行することができる。これによりマルチプロセッサシ
ステム全体の処理能力が向上する。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本実施例１におけるマルチプロセッサシステム
の概略構成ブロック図

【図３】本実施例１におけるメモリプールの内部構成ブ
ロック図

【図４】本実施例１におけるプロセッサの内部構成ブロ
ック図

【図５】本実施例１における排他制御自動解除の動作過
程を示すフローチャート図

【図６】本実施例２におけるメモリプールの内部構成ブ
ロック図

【図７】本実施例２における排他制御自動解除の動作過
程を示すフローチャート図

【図８】本実施例３におけるメモリプールの内部構成ブ
ロック図

【図９】本実施例３における共有メモリアクセス要求時
の処理過程を示すフローチャート図

【図１０】本実施例３における共有メモリ返却処理の過
程を示すフローチャート図

【図１１】本実施例４におけるプロセッサの動作過程を
示すフローチャート図

【図１２】従来のマルチプロセッサシステムの具体例を
示す図

【符号の説明】

１・・共有メモリ ２・・プロセッサ ２ａ・・バッファ ２ｂ・・アクセスカウンタ ２ｃ・・照合手段 ４・・メモリプール ４ａ・・状態表示手段 ４ｂ・・第１のプロセッサＩＤ格納部 ４ｃ・・カウンタ ４ｄ・・第２のプロセッサＩＤ格納部 ５・・プロセッサ ６・・共有メモリ ７・・メモリプール ８・・排他制御領域 ８ａ・・フラグビット ８ｂ・・プロセッサＩＤ格納部、第１プロセッサＩＤ格
納部 ８ｃ・・カウンタ ８ｄ・・第２プロセッサＩＤ格納部 ９・・データ領域 ９ａ・・メモリプール（１） ９ｂ・・メモリプール（２） １０・・タスク １１・・アクセスカウンタ １２・・タイマ １３・・バッファ １４・・オペレーティングシステム部

フロントページの続き (72)発明者 山崎 光男 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリプール（４）を有する共有
   メモリ（１）と、複数のプロセッサ（２）を備え、任意
   のプロセッサ（２）からメモリプール（４）に対するア
   クセスを排他的に制御し、他のプロセッサ（２）からの
   アクセスを防止するマルチプロセッサシステムにおい
   て、 前記各メモリプール（４）には、当該メモリプール
   （４）が任意のプロセッサ（２）によりアクセス状態に
   あるか否かを示す状態表示手段（４ａ）と、個々のプロ
   セッサ（２）を特定するプロセッサＩＤを格納するプロ
   セッサＩＤ格納部（４ｂ）を備えると共に、 前記各プロセッサ（２）には、前記プロセッサＩＤ格納
   部（４ｂ）に登録されているプロセッサＩＤを複写・格
   納するバッファ（２ａ）と、当該メモリプール（４）に
   対するアクセス要求の発行回数を計数するアクセスカウ
   ンタ（２ｂ）を備え、 前記プロセッサ（２）は、前記共有メモリ（１）の任意
   のメモリプール（４）へアクセスする際、そのメモリプ
   ール（４）の備える状態表示手段（４ａ）を参照し、当
   該メモリプール（４）がアクセス状態にあるか否かを判
   別し、 当該メモリプール（４）がアクセス状態の場合に、前記
   アクセスカウンタ（２ｂ）をインクリメントすると共
   に、前記プロセッサＩＤ格納部（４ｂ）に登録されてい
   るプロセッサＩＤを前記バッファ（２ａ）に複写し、 所定時間経過後に再度状態表示手段（４ａ）を参照し、
   アクセス状態の場合には、前記アクセスカウンタ（２
   ｂ）を再度インクリメントし、このアクセスカウンタ
   （２ｂ）の計数値が任意に設定される特定値に達した場
   合、前記バッファ（２ａ）に複写したプロセッサＩＤと
   前記プロセッサＩＤ格納部（４ｂ）に登録されているプ
   ロセッサＩＤとを比較し、両者が一致したとき、当該プ
   ロセッサＩＤに対応するプロセッサの障害発生を認識
   し、 前記状態表示手段（４ａ）を空き状態に変更すると共
   に、第１のプロセッサＩＤ格納部（４ｂ）のプロセッサ
   ＩＤを自身のプロセッサＩＤに書き換えることを特徴と
   する共有メモリ排他制御方式。
2. 【請求項２】 前記共有メモリ（１）の各メモリプール
   （４）には、任意のプロセッサ（２）のアクセスを許容
   した際にインクリメントされるカウンタ（４ｃ）を設
   け、 任意のプロセッサ（２）は、前記メモリプール（４）に
   アクセスする際に、前記状態表示手段（４ａ）を参照
   し、当該メモリプール（４）が他のプロセッサ（２）に
   よりアクセス状態の場合は、前記プロセッサＩＤ格納部
   （４ｂ）のプロセッサＩＤと共に前記カウンタ（４ｃ）
   の値を前記バッファ（２ａ）に格納し、 特定回数のアクセスを試しみた後、前記バッファ（２
   ａ）のプロセッサＩＤ及びカウンタ値と前記第１のプロ
   セッサＩＤ格納部（４ｂ）のプロセッサＩＤ及び前記カ
   ウンタ（４ｃ）のカウンタ値を比較し、 それぞれが一致した場合に、当該プロセッサ（２）は前
   記プロセッサＩＤに対応するプロセッサ（２）の障害発
   生を認識することを特徴とする請求項１記載の共有メモ
   リ排他制御方式。
3. 【請求項３】 複数のメモリプール（４）を有する共有
   メモリ（１）と、複数のプロセッサ（２）を備え、任意
   のプロセッサ（２）からメモリプール（４）に対するア
   クセスを排他的に制御し、他のプロセッサ（２）からの
   アクセスを防止するマルチプロセッサシステムにおい
   て、 前記各メモリプール（４）には、当該メモリプール
   （４）が任意のプロセッサ（２）によりアクセス状態に
   あるか否かを示す状態表示手段（４ａ）と、前記メモリ
   プール（４）にアクセスしているプロセッサ（２）のプ
   ロセッサＩＤを格納する第１のプロセッサＩＤ格納部
   （４ｂ）と、前記メモリプール（４）のアクセス状態で
   障害を発生したプロセッサ（２）のプロセッサＩＤを格
   納する第２のプロセッサＩＤ格納部（４ｄ）を備えると
   共に、 前記各プロセッサ（２）には、前記第１のプロセッサＩ
   Ｄ格納部（４ｂ）に登録されているプロセッサＩＤを複
   写・格納するバッファ（２ａ）と、当該メモリプール
   （４）に対するアクセス要求の発行回数を計数するアク
   セスカウンタ（２ｂ）を備え、 任意のプロセッサ（２）は、前記メモリプール（４）に
   アクセスする際に、前記状態表示手段（４ａ）を参照
   し、当該メモリプール（４）が他のプロセッサ（２）に
   よりアクセス状態か否かを判別し、 当該メモリプール（４）がアクセス可能状態の場合は、
   前記第１のプロセッサＩＤ格納部（４ｂ）に自プロセッ
   サ（２）のプロセッサＩＤを格納し、 当該メモリプール（４）が他のプロセッサ（２）により
   アクセス状態の場合は、前記第１のプロセッサＩＤ格納
   部（４ｂ）に格納されているプロセッサＩＤを前記バッ
   ファ（２ａ）に複写すると共に、前記アクセスカウンタ
   （２ｂ）をインクリメントし、特定回数アクセスを繰り
   返した後、前記バッファ（２ａ）のプロセッサＩＤと前
   記第１のプロセッサＩＤ格納部（４ｂ）のプロセッサＩ
   Ｄとを照合し、 双方のＩＤが一致した場合に、前記第１のプロセッサＩ
   Ｄ格納部（４ｂ）のプロセッサＩＤを前記第２のプロセ
   ッサＩＤ格納部（４ｄ）に格納させると共に、自プロセ
   ッサＩＤを前記第１のプロセッサＩＤ格納部（４ｂ）に
   登録することを特徴とする共有メモリ排他制御方式。
4. 【請求項４】 前記状態表示手段（４ａ）は、前記第１
   のプロセッサＩＤ格納部（４ｂ）にプロセッサＩＤが格
   納されている場合に、前記プロセッサＩＤに対応するプ
   ロセッサ（２）によるアクセス状態を表示すると共に、 前記第１のプロセッサＩＤ格納部（４ｂ）及び第２のプ
   ロセッサＩＤ格納部（４ｄ）の双方にプロセッサＩＤが
   格納されている場合に、前記双方のプロセッサＩＤに対
   応した二つのプロセッサ（２）により二重アクセス状態
   である旨を表示することを特徴とする請求項３記載の共
   有メモリ排他制御方式。
5. 【請求項５】 前記プロセッサ（２）は、前記メモリプ
   ール（４）に対するアクセス終了時、前記第１のプロセ
   ッサＩＤ格納部（４ｂ）及び第２のプロセッサＩＤ格納
   部（４ｄ）を参照し、 前記第１のプロセッサＩＤ格納部（４ｂ）のみプロセッ
   サＩＤが格納されている場合には、このプロセッサＩＤ
   と自プロセッサＩＤの一致を確認後、当該プロセッサＩ
   Ｄを消去し、 前記第１のプロセッサＩＤ格納部（４ｂ）及び第２のプ
   ロセッサＩＤ格納部（４ｄ）の双方にプロセッサＩＤが
   格納されている場合には、自プロセッサＩＤと、前記第
   １のプロセッサＩＤ格納部（４ｂ）及び第２のプロセッ
   サＩＤ格納部（４ｄ）の各々のプロセッサＩＤとを比較
   し、 前記第２のプロセッサＩＤ格納部（４ｄ）のプロセッサ
   ＩＤと一致した場合には、このプロセッサＩＤを消去
   し、 前記第１のプロセッサＩＤ格納部（４ｂ）のプロセッサ
   ＩＤと一致した場合には、このプロセッサＩＤを消去す
   ると共に、前記第２のプロセッサＩＤ格納部（４ｄ）の
   プロセッサＩＤを当該第１プロセッサＩＤ格納部（４
   ｂ）に格納させることを特徴とする請求項３記載の共有
   メモリ排他制御方式。
6. 【請求項６】 複数のメモリプール（４）を有する共有
   メモリ（１）と、複数のプロセッサ（２）を備え、任意
   のプロセッサ（２）からメモリプール（４）に対するア
   クセスを排他的に制御し、他のプロセッサ（２）からの
   アクセスを防止するマルチプロセッサシステムにおい
   て、 前記各メモリプール（４）には、当該メモリプール
   （４）が任意のプロセッサ（２）によりアクセス状態に
   あるか否かを示す状態表示手段（４ａ）と、 前記メモリプール（４）にアクセスしているプロセッサ
   （２）のプロセッサＩＤを格納するプロセッサＩＤ格納
   部（４ｂ）とを備えると共に、 前記各プロセッサ（２）には、前記プロセッサＩＤ格納
   部（４ｂ）に登録されているプロセッサＩＤと自プロセ
   ッサＩＤとを照合する照合手段（２ｃ）を備え、 前記プロセッサ（２）は、障害発生から再立ち上げされ
   た際に、前記共有メモリ（１）の各メモリプール（４）
   にアクセスし、前記照合手段（２ｃ）は、各メモリプー
   ル（４）の状態表示手段（４ａ）にアクセスして当該メ
   モリプール（４）のアクセス状態を表示しているか否か
   を判別し、 前記状態表示手段（４ｂ）がアクセス状態を表示してい
   る場合に、そのメモリプール（４）のプロセッサＩＤ格
   納部（４ｂ）に格納されているプロセッサＩＤと自プロ
   セッサＩＤとを照合し、 前記双方のプロセッサＩＤが一致した場合に、当該メモ
   リプール（４）の状態表示手段（４ａ）をアクセス可能
   状態に変更すると共に、前記プロセッサＩＤ格納部（４
   ｂ）に格納されている自プロセッサＩＤを消去すること
   を特徴とする共有メモリ排他制御方式。