JPH06150023A - マイクロコンピュータ及びマイクロコンピュータシステム - Google Patents

マイクロコンピュータ及びマイクロコンピュータシステム

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Publication number
JPH06150023A
JPH06150023A JP4322598A JP32259892A JPH06150023A JP H06150023 A JPH06150023 A JP H06150023A JP 4322598 A JP4322598 A JP 4322598A JP 32259892 A JP32259892 A JP 32259892A JP H06150023 A JPH06150023 A JP H06150023A
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Application number
JP4322598A
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English (en)
Inventor
Shunpei Kawasaki
俊平 河崎
Kaoru Fukada
馨 深田
Mitsuru Watabe
満 渡部
Yoshiki Noguchi
孝樹 野口
Kiyoshi Matsubara
清 松原
Isamu Mochizuki
勇 望月
Kazufumi Suzukawa
一文 鈴川
Shigeki Masumura
茂樹 増村
Yasushi Akao
泰 赤尾
Eiji Sakakibara
栄二 榊原
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Microcomputer System Ltd
Hitachi Ltd
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Publication date
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Priority to US08/628,241 priority patent/US5748977A/en
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract

(57)【要約】 【目的】 ダイナミックＲＡＭ及びスタティックＲＡＭ
などのメモリ並びにその他の周辺回路を直結できて使い
勝手の良好なマイクロコンピュータを提供することにあ
る。 【構成】 ダイナミックＲＡＭを直結可能にするため
に、ダイナッミックＲＡＭのためのストローブ信号出力
端子ＣＡＳＨ＊，ＣＡＳＬ＊，ＲＡＳ＊設け、更に、ス
タティックＲＡＭやその他の周辺回路との直結のため
に、前記ストローブ信号出力端子からの出力に並行して
チップセレクト信号を出力可能なチップセレクト信号出
力端子ＣＳ０＊〜ＣＳ６＊を設ける。アドレス出力端子
は、ノン・マルチプレクス或は必要に応じてマルチプレ
クスされたアドレス信号を出力可能とされ、マルチバス
方式のインタフェースに対応するために、選択的にアド
レス信号を出力可能なデータの入出力端子を採用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭを
直結可能なマイクロコンピュータに関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭを直結可能なマイク
ロコンピュータについて記載された文献の例としては特
開昭６１−１２７０５６号がある。これに記載されたマ
イクロコンピュータは、リフレッシュアドレスを発生す
るリフレッシュアドレスカウンタやＲＡＳ＊，ＣＡＳ＊
のようなストローブ信号を形成するためのコントロール
信号形成回路、並びにダイナミックＲＡＭに対するアク
セスかスタティックＲＡＭに対するアクセスかを指定す
るレジスタを有し、このレジスタの設定内容に応じてア
ドレスの出力形式を変更できるようにされており、スタ
ティックＲＡＭはもちろんダイナミックＲＡＭをアクセ
スしたり、リフレッシュを行うことができる。更に、前
記レジスタに、使用するダイナミックＲＡＭのアドレス
範囲や記憶容量すなわちアドレス信号のビット数を指定
できるようにして、使用するダイナミックＲＡＭの記憶
容量や個数をある程度自由に変えられるような汎用性が
考慮されている。
【０００３】
【発明が解決しようとする課題】本発明者はそのような
ダイナミックＲＡＭインタフェースを備えたマイクロコ
ンピュータについて検討した。これによれば、（１）Ｄ
ＲＡＭコントローラを内蔵し、セルフリフレッシュ機能
をサポートし、ユーザがＤＲＡＭコントローラの所定の
レジスタをセットすると、（２）あるシーケンスでＲＡ
Ｓ＊、ＣＡＳ＊が動き、ＤＲＡＭのセルフリフレッシュ
・モードに入るようにすること、（３）ＤＲＡＭのパリ
ティ・チェックができるようにすること、マルチバス方
式のインタフェースを設けることによって、ＳＣＳＩコ
ントローラやハードディスク・コントローラ用ＬＳＩに
直結できこと、（４）更には、単に周辺機能を取り込む
だけでなく、アクセス時間４５ｎｓの高速ページ・モー
ドのＤＲＡＭを動作周波数１６ＭＨｚの１クロックでア
クセスできるというようなＤＲＡＭを高速にアクセスで
きるようにすること、の必要性を見出した。
【０００４】本発明の目的は、ダイナミックＲＡＭ及び
スタティックＲＡＭなどのメモリ並びにその他の周辺回
路を直結できて使い勝手の良好なマイクロコンピュータ
を提供することにある。本発明の別の目的はバッテリー
バックアップモードのようなシステムの低消費電力のた
めの動作モードに最適なダイナミックＲＡＭリフレッシ
ュ動作をサポートできるマイクロコンピュータを提供す
ることにある。また、ダイナミックＲＡＭのページモー
ドでの高速アクセスを実現可能なダイナミックＲＡＭイ
ンタフェースを有するマイクロコンピュータを提供する
ことにある。更に本発明の別の目的は外部端子数の増大
を極力抑えて上記目的を達成できるマイクロコンピュー
タを提供することにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】（１）ダイナミックＲＡＭを直結可能にす
るために、ダイナッミックＲＡＭのためのストローブ信
号出力端子設け、更に、スタティックＲＡＭやその他の
周辺回路との直結のために、前記ストローブ信号出力端
子からの出力に並行してチップセレクト信号を出力可能
なチップセレクト信号出力端子を設ける。アドレス出力
端子は、ノン・マルチプレクス或は必要に応じてマルチ
プレクスされたアドレス信号を出力可能とされ、マルチ
バス方式のインタフェースに対応するために、選択的に
アドレス信号を出力可能なデータの入出力端子を採用す
る。 （２）前記ストローブ信号出力端子から出力されるスト
ローブ信号にてダイナミックＲＡＭに指示可能なリフレ
ッシュモードとして、カス・ビフォア・ラス・リフレッ
シュモードとセルフ・リフレッシュモードとの何れを選
択するかが指定される制御レジスタを採用する。 （３）高速ページモードのＤＲＡＭを例えば動作周波数
１６ＭＨｚの１クロック単位で高速アクセスできるよう
にするために、前記ストローブ信号出力端子から出力さ
れるストローブ信号としてのカラム・アドレス・ストロ
ーブ信号のデューティー比を３５％のような４０％以下
の値にする。或はカラム・アドレス・ストローブ信号の
デューティー比を、４０％以下と５０％の何にするかを
指定できるようにする。 （４）出力データに対して生成されたパリティーデータ
の出力端子とパリティーデータの入力端子を備えて成る
ものであることを特徴とする請求項１乃至４の何れか１
項記載のマイクロコンピュータ。 （５）出力すべきデータに対して内蔵パリティー生成回
路で生成されたパリティーデータの出力端子と、外部か
ら与えられるパリティーデータを内蔵パリティーチェッ
ク回路に供給するためのパリティーデータ入力端子とを
設ける。 （６）管理可能なリニアアドレス空間をエリア毎にチッ
プセレクト信号を割当て可能な複数のエリアに分割し、
所定のエリアに対応されるチップセレクト信号を、前記
ダイナミックＲＡＭのためのストローブ信号とマルチプ
レクスして出力するストローブ信号出力端子を採用す
る。 （７）前記エリア内におけるアクセス単位ビット数（例
えば８ビット単位のアクセスか１６ビット単位のアクセ
スか）を、アクセス対象アドレス信号に含まれる所定ビ
ットで選択的に切り替えるようにする。
【０００８】
【作用】
（１）上記した手段によれば、ダイナミックＲＡＭのた
めのインタフェースと、スタティックＲＡＭなどのメモ
リ並びにその他の周辺回路のためのインタフェースをマ
イクロコンピュータに採用することは、所要のシステム
構築に柔軟に対応可能にする。 （２）カス・ビフォア・ラス・リフレッシュモードに代
えて選択的にセルフ・リフレッシュモードを指定できる
ことは、バッテリーバックアップモードのようなシステ
ムの低消費電力のための動作モードに最適なダイナミッ
クＲＡＭリフレッシュ動作をサポート可能に作用する。 （３）カラム・アドレス・ストローブ信号のデューティ
ー比を３５％のような４０％以下の値にすることは、ア
クセス時間４５ｎｓの高速ページモードをサポートする
ようなダイナミックＲＡＭを、例えば動作周波数１６Ｍ
Ｈｚの１クロックサイクル単位でアクセスできるように
作用する。 （４）ダイナミックＲＡＭのパリティーチェックができ
る機能を内蔵することは、ハード・ディスク・ドライブ
などに高信頼度が要求されるようなシステムへの対応を
容易化する。 （５）リニアアドレス空間を個々にチップセレクト信号
を割当て複数のエリアに分割し、所定のエリアに対応さ
れるチップセレクト信号を、前記ダイナミックＲＡＭの
ためのストローブ信号とマルチプレクスして出力するこ
と、ノン・マルチプレクス或は必要に応じてマルチプレ
クスされたアドレス信号を出力可能なアドレス信号出力
端子を採用すること、並びに、選択的にアドレス信号を
出力可能なデータの入出力端子を採用することは、外部
端子数の増大を極力抑えてマイクロコンピュータの上記
高機能化を実現する。 （７）前記エリア内におけるアクセス単位ビット数（例
えば８ビット単位のアクセスか１６ビット単位のアクセ
スか）を、アクセス対象アドレス信号に含まれる所定ビ
ットで選択的に切り替えるようにすることは、一つのエ
リア中に任意数の８ビット／１６ビットのメモリを混在
させて利用可能になる。
【０００９】
【実施例】本発明の実施例説明の目次を下記に示す。以
下の実施例説明はその目次の順に説明される。 １．マイクロコンピュータの全体ブロック図 ２．マイクロコンピュータの端子構成 ３．マイクロコンピュータのチップレイアウト ４．バスステートコントローラ ５．外部アクセスバスステートマシン ６．バスコントローラの制御レジスタ ７．内部アクセスバスステートマシンの状態遷移図 ８．外部アクセスバスステートマシンの状態遷移図 ９．バスステートコントローラの動作 １０．マイクロコンピュータシステム １１．外部アクセスのタイミングチャート １２．ストローブ生成のためのクロック生成（デューテ
ィー補正） １３．マイクロコンピュータのレジスタ並びにデータ構
成 １４．マイクロコンピュータの命令説明
【００１０】＜１．マイクロコンピュータの全体ブロッ
ク図＞
【００１１】図１及び図２には本発明の一実施例に係る
マイクロコンピュータが半分づつに分割されて示され
る。同図に示されるマイクロコンピュータＭＣＵは、中
央処理装置（ＣＰＵ）１、ＣＰＵ１の動作プログラム等
を保有するリード・オンリ・メモリ（ＲＯＭ）２、ＣＰ
Ｕの作業領域若しくはデータの一時記憶領域とされるラ
ンダム・アクセス・メモリ（ＲＡＭ）３、ダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）４、及び
周辺回路を備え、それらが内部バス結合されて、単結晶
シリコンのような１個の半導体基板に形成されて成る。
特に制限されないが、前記周辺回路として、割込みコン
トローラ（ＩＮＴ）５、バスステートコントローラ６、
シリアルコミュニケーションインタフェース（ＳＣＩ）
７、インテグレーテッドタイマパルスユニット（ＩＴ
Ｕ）８、タイミングパターンコントローラ９、Ａ／Ｄコ
ンバータ１０、ウォッチドッグタイマ（ＷＤＴ）１１、
そしてチップの外部とインタフェースされる入出力回路
として、端子機能が兼用されるポートＡ１２、ポートＢ
１３、ポートＣ１４、並びにアドレス用ポート１５，１
６、及びデータ・アドレス兼用ポート１７が設けられて
いる。尚、図１において１８はクロック発生回路であ
る。本実施例マイクロコンピュータにおける前記内部バ
スは、３２ビットの内部データバスＩＤＢ０−３１、２
４ビットの内部アドレスバスＩＡＢ０−２３、内蔵周辺
回路用の周辺データバスＰＤＢ０−１５、内蔵周辺回路
用の周辺アドレスバスＰＡＢなどがある。
【００１２】＜２．マイクロコンピュータの端子構成＞
【００１３】図３及び図４には上記マイクロコンピュー
タのチップをパッケージした状態における端子（リード
端子）の配列構成例が示される。同図に示される信号名
は図１及び図２に示される信号名に対応される。
【００１４】ここで先ず図１乃至図４に示される信号若
しくは端子の主なものについて説明する。Ｖｃｃはシス
テム電源（２．７〜５．５Ｖ）に接続され、Ｖｓｓはシ
ステム電源（０Ｖ）に接続される電源端子、Ｖｐｐは１
２．５ＶのようなプログラマブルＲＯＭのプログラム用
電源の入力端子である。ＥＸＴＡＬ，ＸＴＡＬには水晶
発振子が接続され、外部クロックを入力する場合には端
子ＥＸＴＡＬに入力される。ＣＫは周辺デバイスに供給
すべきクロック信号の出力端子である。ＲＥＳ＊（信号
若しくは端子の前に付された記号＊はローイネーブルの
信号若しくはローイネーブル信号の端子であることを意
味するが、図面では記号＊の代わりに当該信号若しくは
端子名の上にバー即ち横棒を付してあるものがある）は
リセット信号であり、後述する信号ＮＭＩがハイレベル
の時にローレベルにされるとパワーオンリセット状態に
なり、また、信号ＮＭＩがローレベルの時にローレベル
にされるとマニュアルリセット状態にされる。ＷＤＴＯ
ＶＦ＊はウォッチドッグタイマのオーバーフロー信号、
ＢＡＣＫ＊はバス権を外部デバイスに開放したことを示
すバス権要求アクノレッジ信号、ＭＤ０〜ＭＤ３はモー
ド信号、ＮＭＩ＊はマスク不可能な割込み要求であるノ
ンマスカブル割り込みの入力端子、ＩＲＱ０＊〜ＩＲＱ
７＊は割込み要求入力端子、ＩＲＱＯＵＴ＊は割込み要
求が発生したことを示すスレーブ時割込み要求出力であ
る。Ａ２１〜Ａ０はアドレス入出力端子であり、バス権
獲得時はアドレスを出力し、バス権開放時はアドレスを
入力して内蔵ＲＡＭをアクセス可能にする。ＡＤ１５〜
ＡＤ０は１６ビットの双方向データ端子であり、アドレ
スの下位１６ビットとマルチプレクス可能になってい
る。ＤＰＨは上位８ビットのデータに対応されるパリテ
ィーデータ、ＤＰＬは下位８ビットのデータに対応され
るパリティーデータである。ＷＡＩＴ＊は外部アドレス
空間をアクセスするときにウェイトサイクルを挿入する
ウェイト信号、ＲＡＳ＊は外部のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のロウ・アドレス・
ストローブのタイミング信号（ロウ・アドレス・ストロ
ーブタイミング信号）、ＣＡＳＨ＊はＤＲＡＭに対して
データの上位８ビットをアクセスするときに活性化され
るＤＲＡＭの上位側カラム・アドレス・ストローブのタ
イミング信号（上位側カラム・アドレス・ストローブタ
イミング信号）、ＣＡＳＬ＊はＤＲＡＭに対してデータ
の下位８ビットをアクセスするときに活性化されるＤＲ
ＡＭの下位側カラム・アドレス・ストローブのタイミン
グ信号（下位側カラム・アドレス・ストローブタイミン
グ信号）である。ＲＤ＊は外部リードを示すリード信
号、ＷＲＨ＊は外部の上位８ビットにライトすることを
示す上位側ライト信号、ＷＲＬ＊は外部の下位８ビット
にライトすることを示す下位側ライト信号、ＣＳ０〜Ｃ
Ｓ７は外部メモリ或は外部デバイスの溜めのチップセレ
クト信号である。ＡＨ＊はアドレス／データのマルチプ
レクスバスを使用するデバイスに対するアドレスホール
ドタイミングを示すアドレスホールド信号、ＨＢＳ＊，
ＬＢＳ＊は上位バイトストローブ信号と下位バイトのス
トローブ信号である（ＷＲＨ＊，Ａ０と兼用）。ＷＲ＊
はライト時に出力されるライト信号であり、前記信号Ｗ
ＲＬ＊と兼用される。
【００１５】＜３．マイクロコンピュータのチップレイ
アウト＞
【００１６】図５には本実施例マイクロコンピュータＭ
ＣＵにおける主な内蔵回路モジュールのレイアウト図が
示される。同図において１８は乗算回路（ＭＵＬＴ）で
あり、図１及び図２には図示が省略されている。また、
図１ではＲＯＭ２が示されているが、図５に示されるマ
イクロコンピュータＭＣＵにおいては、当該ＲＯＭ２の
領域はＲＡＭ３に割当てられている。マイクロコンピュ
ータＭＣＵのチップの周縁部には多数のボンディングパ
ッドＢＰと、入力或は出力又は入出力用のバッファ回路
ＢＵＦＦが夫々のボンディングパッドＢＰに対応して配
置され、その内側に前記ポート回路１２〜１７を構成す
るポート回路１９が配置され、その中央部分にＣＰＵ１
等の回路モジュールがレイアウトされている。図５のレ
イアウトには以下の特徴点がある。 （ａ）Ａ／Ｄコンバータ１０がポート回路１９の間に配
置されている。従って、Ａ／Ｄコンバータ１０の入力は
ボンディングパッドのような外部端子に近くなり、入力
アナログ信号波形の歪み若しくは鈍りを未然に防止する
ことができる。 （ｂ）ＣＰＵ１のチップ占有面積が小さい。本実施例に
従えば、ＣＰＵ１はＲＩＳＣ（リデューストゥ・インス
トラクション・セット・コンピュータ）アーキテクチャ
ーを有する。例えば、マイクロコンピュータＭＣＵのチ
ップ面積が１０．４×１０平方ミリメータであるのに対
して、ＣＰＵ１のチップ占有面積は６．６平方ミリメー
タとされる。ＣＰＵ１のチップ占有面積が可能な限り小
さければ、ＡＳＩＣ（アプリケーション・スペシフィッ
ク・インテグレーテッド・サーキッツ）形式でマイクロ
コンピュータの品種を展開する場合に選択可能な周辺回
路の搭載量を相対的にお臆することができる。 （ｃ）乗算回路１８がＣＰＵ１とは別の回路モジュール
として搭載されてる。ディジタル信号処理などが必要な
い用途に対してＡＳＩＣによる品種展開を容易に行うこ
とができる。 （ｄ）ＲＡＭ３のメモリマット間に当該ＲＡＭ３とは直
接的に関係のない信号配線が通っている。例えばメモリ
マット間の領域３Ａはポート回路に至る内部バスが配線
される。これにより配線の無駄な引き回しを少なくする
ことができる。 （ｅ）ＲＡＭの４Ｋバイト分のチップ占有面積がＥＰＲ
ＯＭ６４Ｋバイト分と実質的に同一とされ、その選択に
チップレイアウト的な制約を受けないように予め考慮さ
れている。 （ｆ）インテグレーテッドタイマパルスユニット（ＩＴ
Ｕ）８において８ビット長レジスタ群と１６ビット長レ
ジスタ群とは夫々各別にまとめてレイアウトされてい
る。例えば図５において、８ビット長レジスタ群８Ａは
ＩＴＵ８の左側の領域に配置され、１６ビット長レジス
タ群８ＢはＩＴＵ８の右側の領域に配置され、両者の間
にタイマの制御回路８Ｃが配置されている。従って、制
御回路８Ｃから双方のレジスタ群８Ａ，８Ｂに対する制
御信号の配線を整然と且つ短く配置するのが容易にな
る。１６ビット長レジスタと８ビット長レジスタとを混
在させてレイアウトした場合には制御信号の配線経路が
複雑になる虞がある。
【００１７】＜４．バスステートコントローラ＞
【００１８】図６には本実施例マイクロコンピュータに
おけるバスステートコントローラ６を中心としたブロッ
ク図が示される。
【００１９】図６においてＩＤＢ０−３１は３２ビット
の内部データバス、ＩＡＢ０−２３は２４ビットの内部
アドレスバス、ＢＣＭＤ０−３は４ビットのバス制御コ
マンドバスである。ＰＤＢ０−１５は周辺アクセス用の
データバス、すなわち１６ビットのＩ／Ｏ（周辺回路）
用バスである。ＰＡＢは周辺アクセス用のアドレスバス
である、ＰＤＢ，ＰＡＢは周辺回路アクセス用データバ
ス，アドレスバスを制御するための制御信号であり、Ｉ
／Ｏアクセス制御信号は周辺回路をアクセスするために
各周辺に送られる信号である。ＲＯＭ／ＲＡＭアクセス
制御信号はオンチップに搭載されたメモリであるＲＯＭ
２，ＲＡＭ３をアクセスするための制御信号である。端
子ウエイト信号は、メモリウェイトステート数を外部端
子で制御できる。このために使用する信号が内部への引
き込まれる。外部データ／アドレス制御信号は、外部デ
ータバスを制御する信号である。外部マルチプレックス
Ｉ／Ｏをアクセスする際には、データバス上にアドレス
が載る場合があるのでこの名前が付いている。ストロー
ブ制御信号は、メモリアクセス、Ｉ／Ｏアクセスに要す
る制御信号を生成するために必要な制御信号を伝える信
号である。Ｈｉｔ／Ｍｉｓｓ信号はＤＲＡＭの後記高速
ページモードがヒットしたか、ミスしたかを伝える信号
である。リフレッシュ要求信号は、リフレッシュカウン
タからリフレッシュをするタイミングを伝えるための信
号である。ＲＳＴ信号はリセット状態か通常状態かを示
す信号である。ＲＳＴＭＰ信号はＲＳＴ信号がアサート
された場合にマニュアルリセットかパワーオンリセット
かを示す信号である。
【００２０】ＣＰＵ１は、プログラムや割込要求に呼応
して、自律的に動作してメモリアクセス要求を出すバス
マスタとして位置付けられる。２４ビットのアドレスバ
ス（出力）と３２ビットのデータバス（入出力）の他に
４ビットのバス制御コマンドバスＢＣＭＤ０−３（出
力）を備える。またバスステートコントローラ６からバ
ス転送終了同期信号ＢＵＳＲＤＹ信号を受取ったときは
待ちステートに入る。ＤＭＡＣ４は、ＤＭＡ要求に呼応
して、自律的に動作してメモリアクセス要求を出すバス
マスタとされる。２４ビットのアドレスバス（出力）と
１６ビットのデータバス（入出力）の他に４ビットのバ
スコマンドバス（出力）を備える。またバスステートマ
シン６０２又は６０３からオアゲート６０４を介してバ
ス転送終了同期信号ＢＵＳＲＤＹ信号を受取って待ちス
テートに入る。
【００２１】図６においてバスステートコントローラ６
は、特に制限されないがラッチ６００、ローアドレスコ
ンパレータ（ＲＡＣＭＰ）６０１、外部アクセスバスス
テートマシン６０２、内部アクセスバスステートマシン
６０３、オアゲート６０４、ラッチ６０５、下位ビット
変換器６０６、ラッチ６０７、及びアライナ６０８を有
する。内部アクセスバスステートマシン６０３は、チッ
プ内部のメモリやＩ／Ｏ（内蔵メモリ以外の周辺回路を
総称する）をアクセスする際に制御を司る信号を生成す
るステートマシンであり、６個のステートを持ち、１０
個の状態遷移から成る。外部アクセスバスステートマシ
ン６０２は、チップ外部のメモリやＩ／Ｏをアクセスす
る際に制御を司る信号を生成するステートマシンであ
り、ＤＲＡＭステートマシン、バスサイズアービトレー
ションステートマシン、外部ウェイト生成ステートマシ
ン、通常空間アクセスステートマシン、通常空間アクセ
スサブステートフラッグ、Ｉ／ＯＭＵＸアクセスステー
トマシンから成り、これらの状態が絡みあって動作する
ようになっている。ステートマシンにおける各ステート
並びに状態遷移については後で説明する。また、バスス
テートコントローラ６の制御動作の基本態様は前記バス
制御コマンドバスＢＣＭＤ０−３のＩ／Ｏリクエストコ
マンドに基づいて決定される。図２２にはＩ／Ｏリクエ
ストコマンドの割り付け例が示される。
【００２２】前記ローアドレスコンパレータ６０１は、
外部のＤＲＡＭをアクセスする際に前回ＤＲＡＭをアク
セスした時と同じRow番地（ローアドレス）に属する番
地をアクセスしたかを判定するためのメモリ番地の比較
論理である。この比較結果に基づき高速ページモードで
ＤＲＡＭをアクセスするかフルアクセスを行なうかが外
部アクセスバスステートマシン６０２によって決定され
る。ここで、前記フルアクセスとは、プリチャージ、Ro
w番地（ローアドレス）の出力、Column番地（カラムア
ドレス）の出力を次々と行なうものである。高速ページ
モードとはＲＡＳ＊をアサートしたまま絡むアドレス信
号とＣＡＳ＊（ＣＡＳＬ＊，ＣＡＳＨ＊）を連続的に変
化させて行われるＤＲＡＭアクセスである。前回ＤＲＡ
Ｍをアクセスした時のローアドレスは前記ラッチ６００
に保持されており、ローアドレスコンパレータ６０１
は、当該ラッチ６００の保持アドレスと内部アドレスバ
スＩＡＢ０−２３に載っている内部アドレスを比較す
る。
【００２３】前記アライナ６０８は内部データバスＩＤ
Ｂからの内蔵メモリなどへの書込みのためのデータアラ
イメントを行なうものである。このアライナ６０８の入
力に出力が接続されたデータラッチ６０７は１６ビット
ないしは３２ビット単位でＣＰＵ１から送られてきたラ
イトデータをここで一回受けて、８ビットないしは１６
ビット単位で内蔵周辺回路に書込む機能を実現する。前
記ラッチ６０５は内部アドレスバスＩＡＢ０−２３の動
作と周辺アドレスバスＰＡＢのバス動作との間に時間差
が有る場合にアドレスを溜めておくスタチック型のアド
レスラッチ機能を実現する回路である。下位ビット変換
器６０６は、３２ビットオペランドを１６ビット空間で
アクセスする場合、１６ビット、３２ビットオペランド
を８ビット空間でアクセスする場合に、ＣＰＵ１は１回
しかアドレスを生成しないので、各々のワードまたはバ
イトアクセスに応じた下位アドレスを生成する論理であ
る。
【００２４】図６に示されるリフレッシュカウンタ２０
は、ＤＲＡＭのリフレッシュを行なうタイミングを生成
するインターバルタイマであり、その内蔵レジスタの設
定状態に応じてインターバルを変化させることができ
る。前記Ｉ／Ｏは、前述の通り内蔵メモリを除く内蔵の
周辺機能を持った回路モジュールを指し、具体的には割
込コントローラ、バスステートコントローラ、シリアル
コミュニケーションインタフェース、ビットインテグレ
ーテッドタイマパルスユニット、ウオッチドッグタイ
マ、Ａ／Ｄコンバータ、タイミングパタンコントロー
ラ、ポート制御などとされる。
【００２５】図６において２１はパリティ生成並びにパ
リティチェック論理であり、メモリデータのパリティの
生成並びにパリティエラーの検出を行う論理ブロックで
ある。アライナ２２は、８ビットの外部メモリ，１６ビ
ットの外部メモリから８,１６,３２ビットのオペランド
を読み出すためのオペランドアライメントを行なうもの
である。データラッチ２３は、８ビットまたは１６ビッ
ト単位で読み出したデータを一つにまとめて１６ビット
又は３２ビットオペランドとしてＣＰＵ１に与えるため
のものである。したがってこれらのラッチはスタティッ
クラッチによるスタティック構成が採用されている。例
えば３２ビット１ワードのスタティック構成とされる。
また、アライナ２５は８ビットの外部メモリ、１６ビッ
トの外部メモリに対して８,１６,３２ビットのオペラン
ドを書込むためのオペランドアライメントを行なうもの
である。このアライナ２５の入力に出力が接続されたデ
ータラッチ２６は１６ビットないしは３２ビット単位で
ＣＰＵ１から送られてきたライトデータをここで一回受
けて、８ビットないしは１６ビットで外部に書込む機能
を実現する。前記アライナ２３の出力は内部データバス
ＩＤＢ０−３１の上位側１６ビットに結合され、前記デ
ータラッチ２６の入力は内部データバスＩＤＢ０−３１
の下位側１６ビットに結合される。アドレスラッチ２７
及び下位ビット変換器２８は内部アドレスバスＩＡＢ０
−２３上のアドレス情報の出力に利用される。前記アラ
イナ２５のデータ出力と下位ビット変換器２８のアドレ
ス出力はマルチプレクサ２９を介して端子ＡＤ０〜ＡＤ
１５に与えられる。
【００２６】各種ストローブ信号を生成するためにスト
ローブ生成論理３０が設けられている。このストローブ
生成論理３４０は、外部に接続するＤＲＡＭ，ＲＯＭ，
スタティックＲＡＭ（ＳＲＡＭ）などの周辺回路に対し
て出力する様々なストローブ信号を前記ストローブ制御
信号に基づいて生成する。ポート機能部３１は、外部メ
モリ並びにその他周辺回路接続用のストローブとポート
機能をマルチプレクスするためのポート用の論理が設け
られている。
【００２７】内部アドレスバスＩＡＢ０−２３に接続さ
れるロー／カラムアドレスセレクタ３２は、外部ＤＲＡ
Ｍをアクセスする際のローアドレスとカラムアドレスの
切替を行なう機能を実現するための論理である。アドレ
スラッチ３３は、ワープモード時のライトバッファ、シ
ングルサイクルＤＭＡ、ＤＲＡＭライトなど、内部バス
動作と外部バス動作の間に時間差が有る場合にアドレス
を溜めておくスタチックラッチ機能を実現する回路であ
る。下位ビット変換器３４は、３２ビットオペランドを
１６ビット空間でアクセスする場合、１６ビット、３２
ビットオペランドを８ビット空間でアクセスする場合
に、ＣＰＵ１は１回しかアドレスを生成しないので、各
々のワードまたはバイトアクセスに応じた下位アドレス
を生成する論理である。上記ロー／カラム−アドレスセ
レクタ３２，アドレスラッチ３３，及び下位ビット変換
器３４などは外部アクセスバスステートマシン６０２か
ら出力される外部アドレス制御信号で制御される。リセ
ット生成論理３５は、外部端子の状態からＲＳＴ信号と
ＲＳＴＭＰ信号を生成してチップ全体をリセットする論
理である。図６において当該信号ＲＳＴ，ＲＳＴＭＰは
外部アクセスバスステートマシン６０２にのみ供給され
るように図示されているがそれに限定されるものではな
い。
【００２８】＜５．外部アクセスバスステートマシン＞
【００２９】図７には外部アクセスバスステートマシン
６０２を中心としたバスステートコントローラ６の更に
詳細な一例ブロック図が示される。この図面を参照しな
がらバスステートコントローラ６を更に詳述する。
【００３０】図７においてバスステートコントローラ６
は、デコーダ６０３、デコーダの出力などを受けるラッ
チ６０４、制御レジスタＢＣＲ，ＷＣＲ１，ＷＣＲ２，
ＷＣＲ３，ＤＣＲ，ＰＣＲ、組合せ論理６０５，６０
６、及びステートラッチ６０７，６０８などを備える。
前記デコーダ６０３は、ＢＣＭＤ０−３からのＩ／Ｏバ
スコマンド及びアドレス信号の所定ビットをデコードし
て外部バスアクセスの制御に必要な基本的な情報を取得
する。例えば、後述するエリア分割されたどのエリアが
アクセス対象とされるか、Ｉ／Ｏコマンドの解読結果、
及びローアドレスコンパレータ６０１の比較結果に応ず
るＨｉｔ／Ｍｉｓｓ信号の状態とされる。その結果はラ
ッチ６０４に保持される。前記制御レジスタＢＣＲ，Ｗ
ＣＲ１，ＷＣＲ２，ＷＣＲ３，ＤＣＲ，ＰＣＲは、後述
するようにバスステートコントローラの各種機能設定の
ための制御ビットを有し、ＣＰＵ１によって任意に設定
可能にされる。組合せ論理６０６，６０６及びステート
ラッチ６０７，６０８は前記ラッチ６０４に保持された
情報、前記制御レジスタＢＣＲ，ＷＣＲ１，ＷＣＲ２，
ＷＣＲ３，ＤＣＲ，ＰＣＲの設定値、リフレッシュカウ
ンタ２０の出力、及び端子ウェイトの状態などを入力し
て、外部アクセスのためのストローブ信号生成のための
各種制御信号を生成する。本実施例に従えば、それら制
御信号は後述する状態（ステート）の遷移に従って形成
され、例えば組合せ論理は２段とされ、前段の組合せ論
理の出力によって得られるステートを所定のタイミング
に同期して（ノン・オーバラップ２相クロック信号ＣＫ
１，ＣＫ２に同期するタイミング）ステートラッチ６０
７，６０８にラッチしながら帰還できるようになってい
る。斯るバスコントローラ６の各機能の詳細を以下に続
けて説明する。
【００３１】本実施例のマイクロコンピュータＭＣＵに
搭載されるバスステートコントローラ６は概略的には以
下の特徴を有する。 （１）４ＭＢのリニア空間を８個（８エリア）サポート
できる。ただし、ＤＲＡＭの空間は１６ＭＢとされる。 （２）オンチップメモリを３２ビット幅で1ステートア
クセスできる。 （３）エリア毎に、１本のチップセレクト信号とそのエ
リアの種類に応じた、最適なメモリインターフェース信
号を出力し、グルー論理無しでＤＲＡＭ，ＳＲＡＭ，周
辺チップに直結可能である。 （４）ＤＲＡＭ直結インタフェースを有し、高速転送を
サポートすると共に、効率良いリフレッシュ制御（CAS-
before-RASリフレッシュ方式）を実現し、更に、バッテ
リバックアップモードとも呼ばれるセルフリフレッシュ
モード（DRAMのIcc = 100μA）をサポートして、マイク
ロコンピュータ単体だけでなく、ユーザシステム全体と
しての低消費電力化に対応する。 （５）Ｉ／Ｏへの直結インタフェースを有し、アドレス
/データマルチプレクス機能と前記アドレスホールド信
号（ＡＨ＊）をサポートする。 （６）バスステートマシンによる外部アクセスと内部ア
クセスの独立動作（ワープモード）をサポートし、スト
アバッファ(１段) による、外部メモリ・Ｉ／Ｏライト
と内蔵メモリ・Ｉ／Ｏアクセスの並列実行を可能とし、
更にサイクルスチールシングルＤＭＡ転送と、ＣＰＵ１
による内蔵メモリ・Ｉ／Ｏアクセスの並列実行を可能と
する。 （７）パリティチェックをサポートし、ＨＤＤ（ハード
・ディスク・ドライブ）などに高信頼度が要求されるシ
ステムに対応できる。
【００３２】本実施例マイクロコンピュータがサポート
する前記８個の夫々４ＭＢのリニア空間（エリア０〜エ
リア７）に対するアドレスマップは、前記モード端子Ｍ
Ｄ３〜ＭＤ０の状態によって決定される。例えばＭＤピ
ンとしてのＭＤ３，ＭＤ２，ＭＤ１，ＭＤ０＝１０１０
は内蔵ＲＯＭ有り通常モードであり、ＭＤ３，ＭＤ２，
ＭＤ１，ＭＤ０＝１０００は内蔵ＲＯＭ無しでエリア０
のバス幅を８ビットとするモードであり、ＭＤ３，ＭＤ
２，ＭＤ１，ＭＤ０＝１００１は内蔵ＲＯＭ無しでエリ
ア０のバス幅を１６ビットとするモードである。上記各
動作モードにおける各エリアのアドレスマップの一例が
図８〜図２１に示される。斯るアドレスマップにおい
て、アドレスは１６進数で示される。図８〜図１４に示
される０００００００番地〜７ＦＦＦＦＦＦ番地の範囲
で割当てられるエリア０〜エリア７と、図１５〜図２１
に示される８００００００番地〜ＦＦＦＦＦＦＦ番地の
範囲で割当てられるエリア０〜エリア７との関係は、基
本的に前者が８ビット空間に対応され、後者が１６ビッ
ト空間に対応される。また、各エリアの最大空間１６Ｍ
Ｂに対して全部の空間を使用していないものは、それに
対応される全アドレスビットのデコードが行われていな
いため、アドレスマップには見掛け上シャドウ（shado
w）なる観念的な領域が存在することになる。また、夫
々のエリアに対応されるチップセレクト信号ＣＳ１＊〜
ＣＳ７はアドレスビットＡ２６〜Ａ２４をデコードして
出力されるようになっている。バス幅８ビット／１６ビ
ットの切り替えはアドレスビットＡ２７で制御される
（エリア０，エリア５〜エリア７を除く）。また、ＤＯ
Ｎ＝０は後述するＤＲＡＭイネーブルビット（ＤＲＡＭ
Ｅ）＝０に対応され、エリア１を通常空間とすることを
意味している。ＤＯＮ＝１はＤＲＡＭＥ＝１に対応さ
れ、エリア１をＤＲＡＭ空間とすることを意味する。
【００３３】本実施例のマイクロコンピュータにおける
アクセスタイプは、動作モードに対応される上記空間分
割の態様すなわちアクセス対象とされるエリアの種別に
よって識別する。すなわち、（１）ＤＲＡＭアクセス、
Ｉ／Ｏアクセスは特定のエリアで行われるようになって
いる。所定の制御ビットＤＯＮをセット（０）すれば、
これらは通常の空間として使用することも可能とされ
る。（２）８ビット/１６ビットアクセス（８ビットバ
ス幅／１６ビットバス幅）の分別はアクセスアドレスの
所定ビットＡ２７で行う。この手法によって一つのエリ
ア中に任意の数の８ビット/１６ビットのメモリを混在
させて利用することも可能になる。
【００３４】ＤＲＡＭインタフェースとしては、アドレ
スマルチプレクス機能とバイト制御機能を備える。すな
わち、ＤＲＡＭの空間中にローアドレスを出力するため
のアドレスマルチプレクス回路が内蔵されている。これ
は図６におけるロー／カラムアドレスセレクタ３２によ
って実現される。このとき、代表的なＤＲＡＭのマルチ
プレクス仕様に対応するため、８ビット／９ビット／１
０ビットマルチプレクスの機能を備える。前記バイト制
御機能としては、１６ビット，１８ビットのＤＲＡＭを
直結した際のバイト制御信号として、ＣＡＳ２本方式
（ＣＡＳＬ＊，ＣＡＳＨ＊）と、ＷＥ２本方式（ＷＲＨ
＊，ＷＲＬ＊）との中から何れかを選択できる。
【００３５】ＤＲＡＭに対するプリチャージサイクルは
２通りの中から何れかの選択が可能にされる。これは、
ＣＰＵ１のクロック周波数が上がり、１サイクルの期間
が短くなるとＤＲＡＭのプリチャージ期間が確保できな
くなる事が予想されるため、プリチャージサイクルを１
サイクル（１ステート分）／２サイクル（２ステート
分）から選択できるようになっている。
【００３６】更にＤＲＡＭバーストモードをサポートす
る。ＤＲＡＭアクセスが同一のローアドレスに対して連
続する場合にＤＲＡＭのバースト転送を行えるよう、本
実施例マイクロコンピュータはＤＲＡＭのローアドレス
の比較回路を備える。これは図６におけるローアドレス
コンパレータ６０１に相当される。ＤＲＡＭエリア内の
アドレスへのアクセスが前回のＤＲＡＭエリア内のアク
セスと同一のローアドレスである場合にはバーストアク
セス（高速ページアクセス）が開始される。
【００３７】ＤＲＡＭに対するバーストアクセス手法は
以下の２種類が用意されている。 （１）ショートピッチの高速ページモードは、ローアド
レスが一致している間、カラム・アドレス・ストローブ
信号ＣＡＳＬ＊，ＣＡＳＨ＊を１サイクルに１パルスず
つ出力するモードである。ＣＰＵ１の動作周波数に対し
てメモリが速い場合にこのモードを使用する。高速ペー
ジモードサポートのＤＲＡＭではこのインタフェースを
使用できる。リード、ライトともに１サイクルでＤＲＡ
Ｍアクセスを行うことができる。図３５にはショートピ
ッチの高速ページモードにおける一例リード動作タイミ
ングが示される。図３６にはショートピッチの高速ペー
ジモードにおける一例ライト動作タイミングが示され
る。 （２）ロングピッチの高速ページモードは、ローアドレ
スが一致している間、カラム・アドレス・ストローブ信
号ＣＡＳＬ＊，ＣＡＳＨ＊をＣＫ（クロック）出力の２
倍の周期で出力するモードである。ＤＲＡＭのアクセス
タイムに比較して、ＣＰＵ１のスピードが速い場合に使
用する。高速ページモードサポートのＤＲＡＭでこのイ
ンタフェースを使用可能である。リード、ライトともに
２サイクルでＤＲＡＭアクセスが可能になる。図３７に
はロングピッチの高速ページモードにおけるリード動作
の一例タイミングが示される。
【００３８】バスステートコントローラ６は、ＲＡＳダ
ウンウエイトとＲＡＳアップウエイト機能を有する。命
令だけをＤＲＡＭに置いた場合ヒット率が極めて高くな
るが、ＤＲＡＭ空間内へのアクセス要求が連続するかは
解らないので、ＤＲＡＭのロー・アドレス・ストローブ
信号ＲＡＳ＊をアサートしたままの状態で次のＤＲＡＭ
空間へのアクセスを待つモードをＲＡＳダウンウエイト
モードと言う。この場合にはＤＲＡＭ空間へのアクセス
の間に別空間へのアクセスが入っても、バースト転送を
利用する事ができる。ユーザはＲＡＳダウンウエイトモ
ードとＲＡＳアップウエイトモードをユーザオプション
で選択できる。ＲＡＳアップモードでは、ＤＲＡＭのア
クセス要求が連発した時のみバースト転送を行うように
なる。ＲＡＳダウンウエイトモードでもＣＡＳ-before-
ＲＡＳリフレッシュが終ったのち次のＤＲＡＭアクセス
要求が来るまで、ロー・アドレス・ストローブ信号ＲＡ
Ｓ＊はネゲート状態（ハイレベル）にされる。
【００３９】バスステートコントローラ６はＤＲＡＭの
セルフリフレッシュモードを有する。ＤＲＡＭでは、ス
タンバイモードの一種としてＤＲＡＭ内部でリフレッシ
ュタイミング、リフレッシュアドレスを生成するセルフ
リフレッシュモードを持つものがある。ＤＲＡＭはカラ
ム・アドレス・ストローブ信号，ロー・アドレス・スト
ローブ信号を特定のシーケンスでローレベルにする事
で、セルフリフレッシュモードに入ることができる。Ｄ
ＲＡＭのセルフリフレッシュモード時に、ＤＲＡＭエリ
アをアクセスする場合、セルフリフレッシュモード→フ
ルアクセス→セルフリフレッシュモードのシーケンスで
アクセスを行なう。アクセス後は、自動的にセルフリフ
レッシュモードに戻る。
【００４０】リフレッシュコントローラはＤＲＡＭをＣ
ＡＳ-before-ＲＡＳ形式でリフレッシュを行う。リフレ
ッシュ間隔やリフレッシュ制御形式はリフレッシュコン
トロールレジスタ（ＲＣＲ）で設定可能とされる。
【００４１】バスステートコントローラ６は、ＤＭＡア
クセスの際のウエイトステート挿入機能を備える。シン
グルサイクル転送のＤＭＡ転送時の遅いＩ／Ｏに対する
アクセスを実現するために、ある空間のアクセスステー
ト数を最も遅いＩ／Ｏに合わせなくても済む様にする機
能として、ＤＭＡシングルサイクルのみに適用されるウ
エイトステート挿入機能が有る。
【００４２】バスステートコントローラ６は、多くの周
辺チップに直接インタフェースできるようにアドレスを
データバスとマルチプレクスする機能をそなえている。
マルチプレクス方式によりバスサイクルのスピードは落
ちてもピン数は節約できるので、ＡＳＩＣ (Applicatio
n Specific IC) とのインタフェースの際にＡＳＩＣ側
のピン数を節約できる。このようなＩ／Ｏ接続機能を実
現するために、（１）データバスにアドレスをマルチプ
レクスするインタフェースを内蔵し、（２）アドレスホ
ールド信号（ＡＨ＊端子）をサポートし、（３）ＲＤ
＊，ＷＲ＊端子でリードとライトのイネーブルを独立に
サポートする。なお、バスサイクル数はリード、ライト
ともに４サイクルで、バスコントロールレジスタのＷＳ
ビット、ＲＳビットの値にかかわらず端子ウェイト挿入
が可能である。
【００４３】バスコントローラ６は、ワープモード（Wa
rp Mode）をサポートする。ワープモードは外付けメモ
リ使用時に、マイクロコンピュータおよびＤＭＡＣを最
高速で動作させるモードである。ワープモードでは一部
のバスサイクルについて外部バスと内部バスはオーバー
ラップして動作する(ただし、内部バス１サイクルは消
費される)。バス制御レジスタ（ＢＣＲ）のワープビッ
ト（ＷＡＲＰ）をセットするとワープモードに入る。ワ
ープモードでは、ＣＰＵ１による内部ＲＯＭ／ＲＡＭ，
Ｉ／Ｏアクセスと外部の次のアクセスをオーバーラップ
して実行する。ワープモードにおいて外部に対してのラ
イト動作は１段のストアバッファを管理することによっ
て行われる。外部メモリに対してのシングルＤＭＡ転送
(サイクルスチールモード時)に関しては、サイクルスチ
ールモード時、シングルＤＭＡ転送はＣＰＵ１の内部バ
スバンド幅を1サイクルしか消耗しない。この後バス権
はＤＭＡＣからＣＰＵ１に移される。バスコントロール
レジスタ（ＢＣＲ）のワープビット（ＷＡＲＰ）をリセ
ットすると通常モードに入る。以降は外部バスオペレー
ションは内部バスオペレーションとシリアルに実行され
る。
【００４４】＜６．バスコントローラの制御レジスタ＞
【００４５】上記機能設定のための制御レジスタとし
て、バスコントロールレジスタＢＣＲ、ウェイトステー
ト制御レジスタＷＣＲ１，ＷＣＲ２，ＷＣＲ３、ＤＭＡ
エリアコントロールレジスタＤＣＲ、パリティーコント
ロールレジスタＰＣＲ、リフレッシュコントロールレジ
スタＲＣＲ、リフレッシュタイマコントロール／ステー
タスレジスタＲＴＣＳＲ、リフレッシュタイマカウンタ
ＲＴＣＮＴ、リフレッシュタイムコンスタントレジスタ
ＲＴＣＯＲを有する。
【００４６】前記バスコントロールレジスタＢＣＲは、
エリア別制御の設定を行うもので、その有効ビットは５
ビットであり、如何に示されるビットとされる。 （１）ＤＲＡＭイネーブルビット｛ＤＲＡＭＥ｝ 当該ビットは、エリア１を通常空間として使用するかＤ
ＲＡＭ空間として使用するかを選択するビットである。
当該ビットを１にセットすると前記ストローブ信号ＲＡ
Ｓ＊，ＣＡＳＬ＊，ＣＡＳＨ＊が有効になる。また、Ｄ
ＲＡＭエリアコントロールレジスタの設定値は本ビット
が１の時のみ有効になる。 （２）Ｉ／Ｏイネーブルビット｛ＩＯＥ｝ 当該ビットは、エリア６についてアドレスマルチプレク
スを行うＩ／Ｏアクセスサイクルを実施するか否かを決
定する。”０”でエリア６を通常空間とし、”１”でエ
リア６をＩ／Ｏ空間とする。 （３）ＷＡＲＰモードのオンオフ制御ビット｛ＷＡＲ
Ｐ｝ 当該ビットは、”０”でノーマルモード、”１”でワー
プモードを有効とする。ノーマルモードでは、外部バス
と内部バスの動作は一体である。ワープモードでは外部
バスアクセスと内部バスアクセスを並列に実行できる場
合 (外部に対してのＣＰＵ，ＤＭＡライト動作、サイク
ルスチール・シングルＤＭＡ転送) には、１サイクルだ
け消費した後に外部バスアクセスの終了を待たずに内部
バスアクセスを行い、外部バスアクセスと重ねて内部バ
スアクセスを実行する。 （４）ライトサイクル後のデッドサイクル挿入制御ビッ
ト｛ＤＥＡＤ｝ 当該ビットは、”０”でデッドサイクル挿入を挿入せ
ず、”１”でデッドサイクをル挿入する。外部ライトサ
イクルの次のサイクルを常に１サイクルデッドサイクル
にするかどうかを選択するビットであり、デッドサイク
ルを挿入にすると、外部ライトの次のバスサイクルが通
常空間のリードアクセスである場合に、データの衝突を
避けることができる。 （５）バイトアクセスセレクトビット｛ＢＡＳ｝ 当該ビットは、ワード空間アクセス時にＷＲＨ＊，ＷＲ
Ｌ＊，Ａ０信号による制御を行なうか、ＷＲ＊，ＨＢＳ
＊，ＬＢＳ＊信号による制御を行なうかを選択するビッ
トであり、本ビットを”１”にセットすると、ＷＲＨ
＊，ＷＲＬ＊，Ａ０端子をそれぞれＷＲ＊，ＨＢＳ＊，
ＬＢＳ＊ストローブとして使用することができる。
【００４７】前記ウエイトステート制御レジスタＷＣＲ
１は、有効ビット数が１６ビットとされ、リード時ウエ
イトステート管理を行う８ビットＲＷ７〜ＲＷ０と、ラ
イト時ウエイトステート管理を行う８ビットＷＷ７〜Ｗ
Ｗ０がある。 （１）ＲＷフィールドは各エリア（前記４ＭＢ単位の８
エリア）に対応して１ビットずつ存在する。それぞれの
空間への読出しに対して、最小ステート数で転送を行う
か行わないかを決めるフラッグとして位置付けられる。
最小ステート数で転送を行う場合には、外部ウエイト端
子はサンプルされない。最小ステート数より大きいステ
ート数で転送を行う場合には、外部ウエイト端子がサン
プルされ、ローが検出された場合にはウエイトステート
が挿入される。一部の空間にはロングウエイトステート
挿入機能があり、外部端子とのロジカルＯＲでウエイト
ステートが挿入される。ただし、Ｉ／Ｏ空間については
本ビットの設定にかかわらずリード、ライト４サイクル
で外部ウェイト端子をサンプルする。また、ＤＲＡＭ空
間のバスサイクル数、ウェイト挿入可/不可はＤＲＡＭ
エリアコントロールレジスタのＢＭビットの設定値によ
って決まり、本ビットの設定値には依存しないようにな
っている。ＲＷ７〜ＲＷ０は、”０”でサンプルせず
（１ウェイトステート固定）、”１”でサンプルする
（２ウェイトステート以上）とされる。 （２）ＷＷフィールドは各エリアに対応して１ビットず
つ存在する。それぞれの空間への書き込みに対して、最
小ステート数で転送を行うか行わないかを決めるフラッ
グとして位置付けられる。最小ステート数で転送を行う
場合には、外部ウエイト端子はサンプルされない。最小
ステート数より大きいステート数で転送を行う場合に
は、外部ウエイト端子はサンプルされ、ローレベルが検
出された場合にはウエイトステートが挿入される。一部
の空間にはロングウエイトステート挿入機能があり、外
部端子とのロジカルＯＲでウエイトステートが挿入され
る。ただし、Ｉ／Ｏ空間については本ビットの設定にか
かわらずリード、ライト４サイクルで外部ウェイト端子
をサンプルする。また、ＤＲＡＭ空間のバスサイクル
数、ウェイト挿入可／不可はＤＲＡＭエリアコントロー
ルレジスタのＢＭビットの設定値によって決まり、本ビ
ットの設定値には依存しない。ＷＷ７〜ＷＷ０は、”
０”でサンプルせず（１ウェイトステート固定）、”
１”でサンプルする（２ウェイトステート以上）。
【００４８】前記ウエイトステート制御レジスタＷＣＲ
２は有効ビット数が１６ビットであり、ＤＲＷ７〜ＤＲ
Ｗ０と、ＤＷＷ７〜ＤＷＷ０とされる。 （１）ＤＷＲ７〜ＤＷＲ０は、ＤＭＡシングル転送時の
みウエイト挿入（ＤＭＡシングルサイクル・メモリリー
ド)するかしないかを指定するビットとされ、”０”は
しない、”１”はするを意味する。すなわち、ＤＲＷフ
ィールドは各エリアに1ビットずつ存在する。それぞれ
のエリアへのシングルＤＭＡメモリ読出しサイクルに対
して、最小ステート数で転送を行うか行わないかを決め
るフラッグである。最小ステート数で転送を行う場合に
は、外部ウエイト端子はサンプルされない。最小ステー
ト数より大きいステート数で転送を行う場合には、外部
ウエイト端子はサンプルされ、ローレベルが検出された
場合にはウエイトステートが挿入される。一部の空間に
はロングウエイトステート挿入機能があり、外部端子と
のロジカルＯＲでウエイトステートが挿入される。ただ
し、Ｉ／Ｏ空間については本ビットの設定にかかわらず
リード、ライト４サイクルで外部ウェイト端子をサンプ
ルする。また、ＤＲＡＭ空間のバスサイクル数、ウェイ
ト挿入可／不可はＤＲＡＭエリアコントロールレジスタ
のＢＭビットの設定値によって決まり、本ビットの設定
値には依存しない。 （２）ＤＷＷ７〜ＤＷＷ０は、ＤＭＡシングル転送時の
みウエイト挿入（DMAシングルサイクル・メモリライト)
するかしないかを決定するビットとされ、”０”はしな
い、”１”はするを意味する。すなわち、ＤＷＷフィー
ルドは各エリアに1ビットずつ存在する。それぞれのエ
リアへのシングルＤＭＡメモリ書込みサイクルに対し
て、最小ステート数で転送を行うか行わないかを決める
フラッグである。最小ステート数で転送を行う場合に
は、外部ウエイト端子はサンプルされない。最小ステー
ト数より大きいステート数で転送を行う場合には、外部
ウエイト端子はサンプルされ、ローレベルが検出された
場合にはウエイトステートが挿入される。一部の空間に
はロングウエイトステート挿入機能があり、外部端子と
のロジカルＯＲでウエイトステートが挿入される。ただ
し、Ｉ／Ｏ空間については本ビットの設定にかかわらず
リード、ライト４サイクルで外部ウェイト端子をサンプ
ルする。また、ＤＲＡＭ空間のバスサイクル数、ウェイ
ト挿入可／不可はＤＲＡＭエリアコントロールレジスタ
のＢＭビットの設定値によって決まり、本ビットの設定
値には依存しない。
【００４９】前記ウエイトステート制御レジスタＷＣＲ
３は、有効ビット数が５ビットで、各ビットの内容は下
記の通りである。 （１）ＷＰＵビットは、ウェイト端子のプルアップ制御
用ビットであり、”０”でウェイト端子プルアップしな
い、”１”でウェイト端子プルアップするを指示する。 （２）Ａ０２ＬＷ０，Ａ０２ＬＷ１は、エリア０, ２の
ロングウエイト挿入を制御するビットであり、その２ビ
ットによって示される値が”０”のときは１サイクル挿
入、”１”のときは２サイクル挿入、”２”のときは３
サイクル挿入、”３”のときは４サイクル挿入を指示す
る。 （３）Ａ６ＬＷ０，Ａ６ＬＷ１はエリア６のロングウエ
イト挿入を制御する２ビットであり、その２ビットによ
って示される値が”０”のとは１サイクル挿入、”１”
のときは２サイクル挿入、”２”のときは３サイクル挿
入、”３”のときは４サイクル挿入を指示する。
【００５０】前記ＤＲＡＭエリアコントロールレジスタ
ＤＣＲは、ＤＲＡＭエリアのステートマシン等の制御を
行うもので、有効ビット数は８ビットである。各ビット
の内容は以下に示される。 （１）ＣＷ２ビット 当該ビットは、ＣＡＳ２本方式／ＷＥ２本方式の選択ビ
ットであり、”０”でＣＡＳ2本方式が選択され、”
１”でＷＥ２本方式が選択される。制御方式の異なるＤ
ＲＡＭに対しての対応を選択することができる。ＣＡＳ
２本方式の場合はＣＡＳＨ＊，ＣＡＳＬ＊端子とＷＲｌ
Ｌ＊端子が使用される。また、ＷＥ２本方式の場合には
ＣＡＳＬ＊端子と ＷＲＨ＊，ＷＲＬ＊端子が使用され
る。データバス幅８ビット空間の場合は、ＷＲｌＬ＊端
子,ＣＡＳＬ＊端子のみ使用される。 （２）ＲＡＳＤビット 当該ビットは、アクセスウエイト時のＲＡＳダウンを行
うか否か指示するビットであり、”０”はしない、”
１”はするを指示する。ＤＲＡＭに対してのアクセスが
途切れた場合にＲＡＳ＊を下げた状態にして次のＤＲＡ
Ｍアクセスを待つか否かを決めることになる。 （３）ＴＰＶビット 当該ビットは、プリチャージサイクル（Tpサイクル）数
を指示するビットであり、”０”は１ステート、”１”
は２ステートを指示する。これにより、遅いＤＲＡＭに
対して、速いクロック数でＣＰＵ１を動かした場合に１
サイクルではプリチャージタイミングが充分でない場合
があり、その時に挿入せべきプリチャージサイクル数を
決める。 （４）ＢＥビット 当該ビットは、バースト動作イネーブルビットであ
り、”０”はバースト動作を行わない、”１”はバース
ト動作を行うことを指示する。これによって、バースト
動作を行うか行わないかが選択され、行わない方に設定
されるとローアドレスは常にミスヒットし、ＢＭビット
に設定したモードのフルアクセスを毎回行い、行う方に
設定すると、ローアドレスの比較を行いＢＭビットに指
定したモードにしたがってバースト動作を行う。 （５）ＢＭビット 当該ビットはバースト動作オプションビットであり、”
０”はロングピッチ/高速ページモード(2 states、外部
端子ウェイトサンプル)を指定し、”１”はショートピ
ッチ/高速ページモード(1 state)を指示する。バースト
動作オプションはＣＰＵ１の動作周波数とＤＲＡＭのス
ピードの関係で、最適のバーストアクセス方法をセレク
トするためのフィールドである。ロングピッチ/高速ペ
ージモードの場合には、外部ウエイトステート端子をサ
ンプルする。 （６）ＭＸＥビット 当該ビットは、マルチプレクス有り／無しを指示するた
めのビットであり、”０”は無し、”１”は有りを意味
する。ＤＲＡＭアクセスの場合にマルチプレックスが行
われるか否かが決定される。 （７） ＭＸＣ１，ＭＸＣ０ビット 当該ビットは、ローアドレスマルチプレクスの際のシフ
トカウントの制御ビットであり、バースト時のローアド
レス比較器の切替も制御する。その指定内容は当該２ビ
ットの値によって３通りとされる。すなわち、”０”の
とき、ローアドレスシフト量は８ビット、比較対象ロー
アドレス(バースト時)はＡ８〜Ａ２７が指定され、”
１”のときローアドレスシフト量は９ビット、比較対象
ローアドレス(バースト時)はＡ９〜Ａ２７が指定さ
れ、”２”のときローアドレスシフト量は１０ビット、
比較対象ローアドレス(バースト時)はあ１０〜あ２７が
指定される。尚、値が”３”のときはローアドレスを出
力する際に何ビット低位側にシフトして出力するかが決
定される。
【００５１】パリティコントロールレジスタＰＣＲはパ
リティチェックの制御を行うもので、有効ビット数は下
記の３ビットとされる。 （１）ＰＦＲＣビットはパリティ強制出力するか否かを
指示するものであり、”０”は強制出力しない、”１”
は"Ｈ"レベル（ハイレベル）を強制出力することを指示
する。これはパリティエラーチェック機能のテスティン
グのためのパリティ強制出力機能である。 （２）ＰＥＯビットはパリティ極性の指定ビットであ
り、”０”はイーブン、”１”はオッドを意味する。 （３）ＰＣＨＫビットはパリティチェックイネーブルビ
ットであり、パリティチェックを行うか行わないかを決
める。
【００５２】前記リフレッシュコントロールレジスタＲ
ＣＲはリフレッシュ関連の制御を行うための制御レジス
タであり、以下の制御ビットを有する。 （１）ＲＦＳＨＥビットは、ＤＲＡＭリフレッシュ動作
を行うか否かを決めるビットであり、当該ビットを”０
（リフレッシュ動作を行わない）”に設定すると、後述
のリフレッシュ要求周期発生タイマをインターバルタイ
マとして使用することができる。 （２）ＲＭＯＤＥは”０”でＣＡＳ before ＲＡＳ（Ｃ
ＢＲ）リフレッシュモードを指示し、”１”でセルフリ
フレッシュモードを指示する。前記ＲＦＳＨビットが１
の場合、ＲＭＯＤＥビットを１にセットするとその直後
にセルフリフレッシュモードに入る。０にセットすると
ＣＢＲリフレッシュが８ビットインターバルタイマに設
定した間隔で行われる。ＣＢＲリフレッシュは、外部ラ
イトサイクル中およびＤＲＡＭエリアアクセス中に要求
が発生した場合、そのバスサイクル終了後リフレッシュ
を実行する。ＤＲＡＭエリア以外の外部リードサイクル
中および内蔵モジュールアクセスサイクル中にリフレッ
シュ要求が発生した場合はバスサイクルに関係無くリフ
レッシュを実行する。セルフリフレッシュにセットした
場合は、外部ＤＲＡＭアクセスサイクル中でなければＲ
ＭＯＤＥビットをセットした直後にセルフリフレッシュ
モードに入る。外部ＤＲＡＭアクセス中の場合はＤＲＡ
Ｍアクセスが終了してからセルフリフレッシュモードに
入る。なお、セルフリフレッシュ中もリフレッシュ要求
カウンタは動作しているが、セルフリフレッシュ期間中
のリフレッシュ要求はすべて無視される。
【００５３】リフレッシュ要求周期発生用タイマは８ビ
ットインターバルタイマを使用する。このとき、メモリ
のリフレッシュ要求周期およびＣＰＵの動作周波数に合
わせて設定値を設定する必要がある。そのために必要と
されるリフレッシュ要求周期発生用タイマのレジスタ構
成は以下のようにされる。
【００５４】リフレッシュタイマコントロール／ステー
タスレジスタ（ＲＴＣＳＲ）当該レジスタＲＴＣＳＲは
リード／ライト可能な８ビットのレジスタで、ＲＴＣＮ
Ｔに入力するクロックの選択および割込要求の制御を行
なうもので、有効ビットは以下の５ビットとされる。 （１）コンペアマッチフラグＣＭＦ ＲＴＣＮＴとＲＴＣＯＲの値が一致したことを示すステ
ータスフラグであり、次の条件でセット／クリアされ
る。クリア条件は、ＣＭＦ＝１の状態でＣＭＦをリード
した後、ＣＭＦに’０’をライトしたときである。セッ
ト条件は、ＲＴＣＮＴ＝ＲＴＣＯＲになったときであ
る。 （２）コンペアマッチインタラプトイネーブルＣＭＩＥ ＲＴＣＳＲのＣＭＦが１にセットされたとき、ＣＭＦに
よる割込要求(CMI)の許可または禁止を選択する。 （３）クロックセレクトビットＣＫＳ２〜ＣＫＳ０ リード／ライト可能なレジスタでありＴＣＮＴの入力ク
ロックの選択を以下のように行なう。 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝０，０，０でクロック
入力禁止、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝０，０，１でφ／２、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝０，１，０でφ／８、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝０，１，１でφ／３
２、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝１，０，０でφ／１２
８、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝１，０，１でφ／５１
２、 ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝１，１，０でφ／２０
４８ ＣＫＳ２，ＣＫＳ１，ＣＫＳ０＝１，１，１でφ／４０
９６とされる。
【００５５】リフレッシュタイマカウンタＲＴＣＮＴ 当該カウンタＲＴＮＣＴは８ビットのアップカウンタで
あり、入力したクロックによりカウントアップされる。
入力するクロックの選択は、ＲＴＣＳＲのクロックセレ
クト２〜０ビット（ＣＫＳ２〜ＣＫＳ０）で行なう。Ｒ
ＴＮＣＴの値はＣＰＵ１から常にリード／ライト可能に
なっている。リフレッシュタイマカウンタＲＴＮＣＴが
ＲＴＣＯＲと一致すると、ＲＴＣＮＴはクリアされる。
ＲＴＣＮＴはパワーオンリセットでＨ’００（Ｈ’は１
６進数を意味する）にイニシャライズされる。
【００５６】リフレッシュタイムコンスタントレジスタ
ＲＴＣＯＲ 当該ＲＴＣＯＲは８ビットのリード／ライト可能なレジ
スタである。ＲＴＯＣＲとＲＴＣＮＴの値は常に比較さ
れており、両方の値が一致するとＲＴＣＳＲのコンペア
マッチフラグ（ＣＭＦ）がセットされ、ＲＴＣＮＴが
Ｈ’００にクリアされる。また、ＲＣＲのＲＦＳＨビッ
トが１に設定されている場合は、この一致信号によって
リフレッシュ要求信号が発生される。リフレッシュタイ
ムコンスタントレジスタＲＴＯＣＲはパワーオンリセッ
トによってＨ’００にイニシャライズされる。
【００５７】前記レジスタＲＣＲ，ＲＴＣＳＲ，ＲＣＮ
Ｔ，ＲＴＣＯＲの各レジスタは、データ保持上リフレッ
シュ動作の重要性に鑑みて容易に書き換えられないよう
に、ライト方法が一般のレジスタと相違される。ライト
は以下の手順で行うことができる。 （１）ＰＣＲライト時 ワード転送命令を使用して上位８ビットにＨ’５Ａを、
下位８ビットにライトデータを置く。 （２）ＰＴＣＳＲライト時 ワード転送命令を使用して上位８ビットにｈ’Ａ５を、
下位８ビットにライトデータを置く。 （３）ＰＣＮＴライト時 ワード転送命令を使用して上位８ビットにｈ’６９を、
下位８ビットにライトデータを置く。 （４）ＰＴＣＯＲライト時 ワード転送命令を使用して上位８ビットにＨ’９６を、
下位８ビットにライトデータを置く。 なお、リード時は一般のレジスタと同様にリードでき
る。リードの場合はバイト転送命令を使用できる。ま
た、ワードでリードした場合の上位８ビットの値はＨ’
００とされる。
【００５８】＜７．内部アクセスバスステートマシンの
状態遷移図＞
【００５９】図２３には前記内部アクセスバスステート
マシン６０３の状態遷移図が示される。同図には代表的
な状態として、Ｔ１Ｅ（０１０），Ｔ２Ｅ（０１１），
Ｔ３Ｅ（０００），Ｔ３Ｏ（１００），Ｔ１Ｏ（１１
０），Ｔ２Ｏ（１１１）が示される。各状態はアクセス
状態コード（ＢｉＢＳＣ０〜ＢｉＢＳＣ２）などの制御
信号を受取ることによって決定され、その状態に応ずる
処理の終了後は次アクセス状態コードが生成されて、状
態が遷移される。図２３における各状態に括弧書きで付
された３ビットが前記アクセス状態コードである。アク
セス状態コードなどの制御信号はコマンドバスＢＣＭＤ
０−３の値やアドレスバスＩＡＢ０−２３の値などにし
たがって決定される。図２４乃至図２７にはアクセス状
態コード（ＢｉＢＳＣ０〜ＢｉＢＳＣ２）と次アクセス
状態コード（ＢｉＮＢＣ０〜ＢｉＮＢＣ２）並びにそれ
に対応する処理が示される。例えば図２４において信号
ＲＳＴがアサートされるとパワーオンリセット状態にさ
れて、次アクセス状態がＴ３Ｅにされることが解る。
【００６０】＜８．外部アクセスバスステートマシンの
状態遷移図＞
【００６１】図２８には外部アクセスバスステートマシ
ン６０２に含まれるＤＲＡＭステートマシンの状態遷移
図が示される。各状態は以下に示される通りである。 （１）ｄＰ（ＤＲＡＭ ＰＲＥＣＨＡＲＧＥ ＳＴＡＴ
Ｅ） この状態はプリチャージ状態を示す。ＲＡＳ＊，ＣＡＳ
＊（ＣＡＳＬ＊，ＣＡＳＨ＊）共にハイレベルのネゲー
ト状態にある。アドレス線、ＣＳ＊、ＲＤ＊、ＷＲ＊、
データ線は、この状態の時にもアクティブで有りうる。
何故ならば、ＤＲＡＭ以外のメモリアクセスが起こるか
らである。 （２）ｄＰｘ（ＤＲＡＭ ＰＲＥＣＨＡＲＧＥ ＥＸＴ
ＲＡ ＳＴＡＴＥ） プリチャージ状態を示す。但し、このステートは、ＤＲ
ＡＭのプリチャージ期間を確保するためのステートであ
る。ｄＰに行く前にこのステートを通ることにより、プ
リチャージ期間を２サイクル（１００ｎｓ２０ＭＨの時
で）確保することができる。これは、各種ＤＲＡＭに適
用可能な充分な値である。 （３）ｄＲ（ＤＲＡＭ ＲＯＷ ＡＤＤＲＥＳＳ ＳＴ
ＡＴＥ） ＤＲＡＭのアクセスにおけるローアドレスを与えるステ
ートである。ステート前半でローアドレスを出力し、後
半も同じアドレスをアサートしつづける。ステート後半
でＲＡＳ＊をアサートする。この際にＲＤ＊，ＷＲ＊な
どのメモリ制御信号、データバスのアサート等は一切行
わない。本ステートは単にローアドレスを与えるためだ
けにある。唯一の例外は、ＣＢＲリフレッシュの場合で
あるＣＢＲリフレッシュ時にはｄＲステートの頭からＣ
ＡＳ＊（以下ＣＡＳでＣＡＳＬ＊，ＣＡＳＨ＊を総称す
る）がアサートされ、ｄＲ，ｄＣ，ｄＣｘとアサートさ
れ続ける。 （４）ｄＣ（ＤＲＡＭ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ
ＳＴＡＴＥ） ＤＲＡＭのアクセスにおける、カラムアドレスを与える
ステートである。ショートピッチモードの際には、本ス
テートのみで１バーストアクセスが完遂する。サイクル
後半に、ＣＡＳ＊がアサートされ、ネゲートされる。Ｃ
ＡＳ＊端子の出力バッファは、他の出力バッファに比較
して強化されており、半サイクルでアサート→ネゲート
を行うことができる。ショートピッチモードの場合はｄ
Ｃサイクルの先頭でＲＤ＊端子及びＷＲ＊端子をアサー
トし、サイクル終了までアサートを続ける。ショートピ
ッチの際にはウェイト端子のサンプリングはしない。ロ
ングピッチの際には、ｄＣサイクルに来る前に必ずｄＣ
ｘサイクルに行くので、ＷＲ＊とＲＤ＊はアサートした
状態でｄＣサイクルに到る。ロングピッチの際には、ウ
ェイト端子はｄＣｘサイクルの終了でサンプルされる。
ウェイトをサンプルしなかった場合には、サイクル半ば
でＷＲ＊端子がひき上げられる（ネゲートされる）。Ｒ
Ｄ＊端子は、サイクル終了までアサートされる。ウェイ
トをサンプルした場合には、ＷＲ＊端子もＲＤ＊端子も
アサートしたままで、ｄＣサイクルが繰り返される。ロ
ングピッチの際には、ｄＣサイクル中は常にＣＡＳ＊は
アサートしつづけられる。リフレッシュサイクル時には
ＷＲ＊端子もＲＤ＊端子もアサートされない。バッテリ
バックアップモード時には、このステートにとどまる。 （５）ｄＣｘ（DRAM COLUMN EXTRA ADDRESS STAT
E） ＤＲＡＭのアクセスにおける、カラムアドレスを与える
ステートである。ショートピッチモードでは、本ステー
トには到達しない。ロングピッチモード時の最初のサイ
クルが、このステートとなる。ＲＤ＊端子はサイクルの
はじめから、ＷＲ＊端子はサイクル半ばからアサートさ
れる。リフレッシュサイクル時にはＲＤ＊端子もＷＲ＊
端子もアサートされない。 （６）ｄＩ（ＤＲＡＭ ＩＤＬＥ ＳＴＡＴＥ） ＤＲＡＭアクセス時にＲＡＳダウンウェイトを実現する
ステートである。このステートは、ＣＢＲリフレ時には
到達しない。このステートではＣＡＳ＊，ＲＡＳ＊，Ｗ
Ｒ＊，ＲＤ＊端子全てがネゲートされた状態
【００６２】図２９には外部アクセスバスステートマシ
ン６０２に含まれるバスサイズアービトレーションステ
ートマシンの状態遷移図が示される。各状態は以下に示
される通りである。 （１）ｘＩ（ＥＸＴＥＲＮＡＬ ＢＵＳ ＩＤＬＥ Ｓ
ＴＡＴＥ） この状態は、本実施例マイクロコンピュータに内蔵のＣ
ＰＵ１又はＤＭＡＣ４がバスマスタであるが、外部バス
を使用してのアクセスは行われていない。仮に他のメモ
リに対するアクセスが行われているならば、ＤＲＡＭの
ＲＡＳダウン状態もこれに相当する。 （２）ｘＲＣ（ＥＸＴＥＲＮＡＬ ＢＵＳ ＲＥＳＣＩ
ＮＤ ＳＴＡＴＥ） 本実施例マイクロコンピュータＭＣＵが、バスアービト
レーションの結果、バス権を開放するときに、このステ
ートを通過する。理由は、制御信号をハイインピーダン
スにする前に、一回ハイレベルにする事を内部論理で行
うためである。これによりプルアップ抵抗の電流値を下
げることができる。ソフトウェアスタンバイ時にも本ス
テートを通過する。 （３）ｘＧ（ＥＸＴＥＲＮＡＬ ＢＵＳ ＧＲＡＮＴ
ＳＴＡＴＥ） 本実施例マイクロコンピュータＭＣＵがバスを開放した
状態を作るステートである。同時にソフトウェアスタン
バイ時にもこのステートとなる。このステートの時に
は、全てのアドレスピン、データピンはハイインピーダ
ンスとされ、ＲＡＳ＊，ＣＡＳ＊，ＲＤ＊，ＷＲ＊，Ａ
Ｈ＊等の制御信号は全て、ハイインピーダンスとなる。 （４）ｘＳ１（ＥＸＴＥＲＮＡＬ ＢＵＳ ＳＴＡＴＥ
１） ３２ビットオペランドを８ビット空間に読み書きする際
に、最初に到達するステートである。アドレスの下２ビ
ット｛Ａ０，Ａ１｝は｛０，０｝を出力する。このアク
セスのオペレーションが続く限りは、本ステートをくり
返す。 （５）ｘＳ２（ＥＸＴＥＲＮＡＬ ＢＵＳ ＳＴＡＴＥ
２） ３２ビットオペランドを８ビット空間に読み書きする際
に、２つ目のバイトをアクセスをする時到達するステー
トである。アドレスの下２ビットはＡ１＝０，Ａ０＝１
を出力する。この２バイト目のアクセスが続く限りは本
ステートを繰り返す。 （６）ｘＳ３（ＥＸＴＥＲＮＡＬ ＢＵＳ ＳＴＡＴＥ
３） ３２ビットオペランドを８ビット空間に読み書きする際
に、３つ目のバイトをアクセスをする際に本ステートに
到達する。アドレスの下２ビットはＡ１＝１，Ａ０＝０
を出力する。１６ビットオペランドを８ビット空間に読
み書きする際に、１つ目のバイトをアクセスをする際に
本ステートに到達する。アドレスの下２ビットはＡ１＝
Ｘ，Ａ０＝０を出力する。３２ビットオペランドを１６
ビット空間に読み書きする際に、１つ目のワードをアク
セスをする際に本ステートに到達する。アドレスの下２
ビットはＡ１＝０，Ａ０＝０を出力する。各アドレスが
続く限りは、本ステートを繰り返す。 （７）ｘＳ４（ＥＸＴＥＲＮＡＬ ＢＵＳ ＳＴＡＴＥ
４） ３２ビットオペランドを８ビット空間に読み書きする際
に、４つ目のバイトをアクセスをする際に本ステートに
到達する。アドレスの下２ビットはＡ１＝１，Ａ１＝１
を出力する。１６ビットオペランドを８ビット空間に読
み書きする際に、２つ目のバイトをアクセスをする際に
本ステートに到達する。アドレスの下２ビットはＡ１＝
Ｘ，Ａ０＝１を出力する。３２ビットオペランドを１６
ビット空間に読み書きする際に、２つ目のワードをアク
セスをする際に本ステートに到達する。アドレスの下２
ビットはＡ１＝１，Ａ０＝０を出力する。
【００６３】図３０には外部アクセスバスステートマシ
ン６０２に含まれる外部ウェイト生成ステートマシンの
状態遷移図が示される。ウェイトステートが挿入される
局面は、（ａ）．ＳＲＡＭの２ステートアクセスにおい
て２ステート目（ｓＬステート）が反復される、
（ｂ）．ＤＲＡＭのロングピッチアクセスにおいてカラ
ムアドレスの２ステート目（ｄＣステート）が反復され
る、（ｃ）．Ｉ／ＯＭＰＸアクセスにおいてＩ／Ｏアク
セスの最後から２ステート目（ｐＤ１ステート）が反復
される、の３通りである。上記の反復するステートをナ
ンド反復させるかを決めるのが外部ウェイト生成ステー
トマシンである。以下に外部ウェイト生成ステートマシ
ンの各ステートを説明する。本ステートマシンは、内部
アドレスバスの値をデコードした結果を保持しておくと
いう機能も兼ね備えている。 （１）ｗＴＨＲ（ＷＡＩＴ ＴＨＲＥＥ ＳＴＡＴＥ） ３ステートのウェイトステートを挿入する際に最初に到
達するステートである。このステートは、外部アクセス
用のステートマシンがウェイトステートを受け付けるサ
イクルに到達するまで反復する。外部アクセス用のステ
ートマシンがウェイトステートを受け付けて反復するサ
イクルにはいると、はじめてカウントをはじめ、ｗＴＨ
Ｒ→ｗＴＷＯ→ｗＯＮＥ→ｗＮＷのようにそのサイクル
を反復する。結果として、ベースとなるサイクルに３つ
のウェイトステートが挿入される。 （２）ｗＴＷＯ（ＷＡＩＴ ＴＷＯ ＳＴＡＴＥ） ２ウェイトステートを格外部アクセスサイクル内に挿入
する時メモリアクセスの最初で到達するステートであ
る。２ウェイトステートの空間にアクセスした時は外部
アクセス用のステートマシンがウェイトステートを受け
付けて反復するサイクルにはいるまでｗＴＷＯステート
で反復する。外部アクセス用のステートマシンがウェイ
トステートを受け付けるステートに入ると、はじめてカ
ウントをはじめ、ｗＴＷＯ→ｗＯＮＥ→ｗＮＷのように
反復サイクルを３回反復する。結果として、ベースとな
るステート数に２つのウェイトステートが挿入される。
２ウェイトステートを超えるウェイトステートである３
ウェイトステートが挿入される場合にも、本ステートを
通過する。この際には、本ステートが反復されることは
ない。 （３）ｗＯＮＥ（ＷＡＩＴ ＯＮＥ ＳＴＡＴＥ） １ウェイトステートを各外部アクセスサイクルに挿入す
る際に、メモリアクセスの最初で到達するステートであ
る。１ウェイトステートを挿入する空間にアクセスした
時は、外部アクセス用のステートマシンがウェイトステ
ートを受け付けるサイクルに到達するまでは、ｗＯＮＥ
ステートを反復する。外部アクセス用ステートマシンが
ウェイトステートを受け付けるサイクルに到達するサイ
クルにはいるとはじめてカウントをはじめ、ｗＯＮＥ→
ｗＮＷのように反復すべき外部アクセス用ステートを２
回反復する。結果として、ベースとなる外部アクセスに
対して１個のウェイトステートが挿入される。１ウェイ
トステートを超えるウェイトステートを挿入する際に
は、本ステートを通過するが、この際にはｗＯＮＥは１
回通過するのみであり、反復されることはない。 （４）ｗＮＷ（ＷＡＩＴ ＮＯ ＷＡＩＴ ＳＴＡＴ
Ｅ） 本ステートは外部アクセスサイクルを行っていない場
合、外部バスアクセスが実行中だが、挿入ウェイトス
テートが不要の場合、外部バスアクセスを実行する場
合で、ウェイトステート挿入の際に、反復されるバスサ
イクルの最後のサイクルを実行する場合に到達する。リ
セットの場合には、まず、このステートに到達する。
【００６４】図３１には外部アクセスバスステートマシ
ン６０２に含まれる通常空間アクセスステートマシンの
状態遷移図が示される。通常空間アクセスステートマシ
ンは、通常空間のアクセスが行われた際に、正しい信号
線のレベルを上げ下げして、正しいタイミングでデータ
をラッチ（リード時）または、アサート（ライト時）で
きるようにするための機構である。当該通常空間アクセ
スステートマシンは、ｓＩ（アイドル）、ｓＦ（Ｆｉｒ
ｓｔ Ｃｙｃｌｅ）、ｓＬ（Ｌａｓｔ Ｃｙｃｌｅ）の
３つのステートから成り、これらは、リードアクセスの
際にも、ライトアクセスの際にも共用されている。ま
た、１サイクルアクセスの際にはｓＬだけで終了し、２
サイクルアクセスの場合には、ｓＦ→ｓＬでアクセスが
終了する。本ステートマシンの特色として、極めて多く
の状態を１つのステートに集約しているという点があ
り、その意味では、１つのステートに対して、様々な制
御線の状態が存在する。以下に示すステートの説明にお
いては、なるべく、これらの制御線の状態を全て記述す
る。 （１）ｓＩ（ＳＲＡＭ ＩＤＬＥ ＳＴＡＴＥ） 当該状態ｓＩはアイドル状態である。外部アクセスをし
ていない場合、他のＤＲＡＭやＩ／ＯＭＰＸ周辺をアク
セスする場合に本ステートに到達、または居つづける。
また、リセット時にも本ステートに先ず到達する。 （２）ｓＦ（ＳＲＡＭ ＦＩＲＳＴ ＳＴＡＴＥ） ＳＲＡＭの２サイクルアクセスの際に、最初のサイクル
で到達するステートである。このサイクルでは、サイク
ルはじめ（φ立ち上がり時）にＲＤ＊が下がり、サイク
ル半ば（φ立ち下がり時）にＷＲ＊が下がり、データ出
力をはじめる。ＣＳ＊は、Ｉ／ＯＭＵＸ空間と共用の端
子（現在はＣＳ５＊）については、サイクル半ばよりの
アサートとなるが、それ以外の端子は、サイクルはじめ
からアドレスデコード結果に応じてのアサートとなる。
リード・ライトにより、ＲＤ＊，ＷＲ＊，データ線のと
り扱いが異なる。ｓＦサイクルの終わりで、ラッチされ
た外部端子の状態で、ｓＦサイクルの次のｓＬサイクル
の次にｓＬサイクルが反復されるかが決まる。 （３）ｓＬ（ＳＲＡＭ ＬＡＳＴ ＳＴＡＴＥ） 通常空間をアクセスして、１サイクル空間だった時と、
２サイクル以上の空間だった時とで、動作が異なるの
で、これらに基づいて説明を行う。１サイクル通常空間
のアクセスの際には、ｓＬは必ず１サイクルのみ実行さ
れ、外部端子、内部ウェイトステートはサンプルせず、
必ず１サイクルで次のサイクルに移る。１サイクルリー
ドの際には、サイクルのはじめ（φ立ち上がり）でＲＤ
＊がアサートされ、アドレスが更新され、サイクル終了
時（φ立ち下がり）にデータがラッチされＲＤ＊がネゲ
ートされる。１サイクルライトの際には、サイクルのは
じめ（φ立ち上がり）にアドレスが更新され、サイクル
半ば（φ立ち下がり）にＷＲ＊がアサートされ、データ
線のアサートがはじまる。サイクル終了時（φ立ち上が
り）にＷＲ＊がネゲートされる。２サイクル以上の通常
空間アクセスの際には、前にサンプルされた外部ウェイ
ト端子の値と、内部ウェイトの設定に基づき、ｓＬステ
ートは反復される可能性がある。この際には、通常空間
アクセスステートマシンは、必ずｓＦステートに先に行
き、ｓＬステートに来る。リードサイクルにおいては、
アドレスはｓＦステートでアサートしはじめた値を保持
する。ＣＳ＊，ＲＤ＊もアサートされつづける。ｓＬス
テートの反復が終わった時にのみ、ＣＳ＊，ＲＤ＊が立
ち上げられ、アドレスが更新されることになる。これは
最後のｓＬサイクル終わりで行われる。ライトサイクル
の場合もｓＦサイクルでアサートされたアドレスをｓＬ
サイクルが反復される限り保持する。ＣＳ＊，ＷＲ＊に
ついては、ｓＦサイクルでアサートされたまま、アサー
トを行う。ｓＬサイクルの最後の反復のサイクル半ばで
ＷＲ＊はネゲートされ、サイクルの最後でＣＳ＊はネゲ
ートされる。ｓＬサイクルの定義はあいまいなため、こ
れらのあいまいさを解消するために、通常空間のｓＬの
区別のために、通常空間サブステートフラッグが存在す
る。これについては次に述べる。
【００６５】図３２には外部アクセスバスステートマシ
ン６０２に含まれる通常空間サブステートフラッグの状
態遷移図が示される。通常空間のステートマシンのステ
ートｓＬは、１サイクルアクセスが連発した時でも、ウ
ェイトステートが入ったときでも、どちらの場合にも、
ｓＬが連発することとなる。これを分別することが本ス
テートマシンの目的である。 （１）ｓＳ（SRAM SINGLE CYCLE ACCESS STATE） ｓＳステートは、通常空間アクセスステートマシンが１
ＮＡＣＴＩＶＥの時（具体的にはｓＩステートの時）、
通常空間アクセスステートマシンが１サイクル空間にあ
る時（ｓＬステートの時で１サイクル空間アクセス時）
の何れか一つにあてはまる場合に到達する。 （２）ＳＭ（SRAM MULTIPLE CYCLE ACCESS STATE） ＳＭステートは、複数サイクルアクセス時に到達する。
【００６６】図３３にはＩ／ＯＭＵＸアクセスステート
マシンの状態遷移図が示される。 （１）ｐＡ１（ＰＥＲＩＰＨＥＲＡＬ ＡＤＤＲＥＳＳ
ＳＴＡＴＥ１） ｐＡ１ステートは、ＭＰＸＩ／Ｏ空間をアクセスした時
に最初に到達するステートである。このステートでは、
サイクル半ばにＡＨ＊端子がネゲートされ、データバス
にアドレスがのる。ＣＳ＊は下がらない。このサイクル
はリードの場合にもライトの場合にも共通である。 （２）ｐＡ２（ＰＥＲＩＰＨＥＲＡＬ ＡＤＤＲＥＳＳ
ＳＴＡＴＥ２） ｐＡ２ステートは、ＭＰＸＩ／Ｏ空間をアクセスした時
に２サイクル目に到達するステートである。このステー
トでは、サイクル半ばにＡＨ端子が下がる。データバス
上には本サイクル中ずっとアドレスがのる。ＣＳ＊端子
は、本サイクル半ばに下がる。 （３）ｐＤ１（ＰＥＲＩＰＨＥＲＡＬ ＤＡＴＡ ＳＴ
ＡＴＥ１） ｐＤ１ステートは、ＭＰＸＩ／Ｏ空間をアクセスした時
に３サイクル目に到達するステートである。リードの場
合は、このステートのはじめでＲＤ＊端子がアサートさ
れ、データバスはハイインピーダンスとされる。ライト
の場合は、このステートのはじめでデータバス上にデー
タを出力し、ステート半ばでＷＲ＊端子をアサートす
る。ｐＤ１ステートは、ウェイト端子がｐＡ２の最後に
アサートされていたり、内部ウェイトステートコントロ
ーラがウェイトステート挿入を指定していた場合には、
反復される。例えば３つウェイトステートが挿入される
場合には、 →ｐＡ１→ｐＡ２→ｐＤ１→ｐＤ１→ｐＤ１→ｐＤ１→
ｐＤ２→… という順番に状態が遷移される。状態ｐＡ２に続くｐＤ
１では、ＷＲ＊のアサートはステート半ばに行われる
が、その後の各状態ｐＤ１，ｐＤ１，ｐＤ１では、ステ
ートのはじめから終わりまでアサートされっぱなしであ
る。データも保持される。リードの場合にｐＤ１の反復
があった場合はその最後のｐＤ１サイクルの終わりでデ
ータをラッチする。 （４）ｐＤ２（ＰＥＲＩＰＨＥＲＡＬ ＤＡＴＡ ＳＴ
ＡＴＥ２） ｐＤ２ステートは、ＭＰＸＩ／Ｏ空間をアクセスした時
に最後のサイクルを構成するステートである。リードの
場合は、サイクルのはじめでＲＤ＊端子がネゲートさ
れ、サイクルの半ばでＣＳ＊端子がネゲートされる。ラ
イトの場合は、サイクルの間ずっとデータバス上ではデ
ータが保持される。また、ＷＲ＊端子はサイクル半ばで
ネゲートされる。 （５）ｐＩ（ＰＥＲＩＰＨＥＲＡＬ ＩＤＬＥ ＳＴＡ
ＴＥ） ｐＩステートは、周辺チップのアクセスがアイドル状態
のステートを構成する。ＲＤ＊端子、ＡＨ＊端子、ＣＳ
＊端子は全てネゲート状態となる。
【００６７】＜９．バスステートコントローラの動作＞
【００６８】次に本実施例マイクロコンピュータＭＣＵ
の主な動作をバスステートコントローラに着目して説明
する。 （１）リセット時の動作 ユーザシステムがＮＭＩ＊端子をネゲートしながらＲＥ
Ｓ＊をアサートするとマイクロコントローラはパワーオ
ンリセット処理を行なう。ユーザシステムがＮＭＩ＊を
アサートしながらＲＥＳ＊をアサートするとマニュアル
リセット処理を行なう。これらの処理はリセット生成論
理がＲＥＳ信号とＲＳＴＭＰ信号を使ってマイクロコン
ピュータ内の各モジュールに伝達する。ＣＰＵ１，リフ
レッシュカウンタ３５，ＤＭＡＣ４，Ｉ／Ｏ，ポート，
外部アクセスバスステートマシン６０２、内部アクセス
バスステートマシン６０３がリセット状態にされる。リ
セット状態になると実行途中の処理はすべて打ち切られ
てリセット状態になる。リセット状態にはマイクロコン
ピュータに接続された周辺チップやＤＲＡＭ，ＲＡＭ，
ＲＯＭ等に対してのバスオペレーションは不活性状態に
なる。パワーオンリセットの場合には即座に不活性状態
となり、バスオペレーションを途中で打ち切って中止す
る事は無い。マニュアルリセットの場合には、実行中ま
たはペンディングになっているバスオペレーションを最
後まで終えた後にリセット状態に入る。 （２）パワーオンリセット時のバスステートマシンの動
作を説明する。内部バスステートマシン６０３はその前
にどの状態にあろうとパワーオンリセット時には即座に
Ｔ３Ｅステートに遷移する。外部バスアクセスステート
マシン６０２のステートはパワーオンリセット時に次の
ように遷移する。ＤＲＡＭステートマシンはｄｐｘステ
ート（DRAM Precharge Extra State）へ、バスサイズ/
アービトレーションステートマシンはｘＩステート（Ex
ternal Bus Idle State）へ、外部ウエイト生成ステー
トマシンはｗＮＷステート（Wait No Wait State）へ、
通常空間アクセスステートマシンはｓＩステート（SRAM
Idle State）へ、通常空間アクセスサブステートフラ
ッグはｓＳステート（SRAM Single Cycle Access Stat
e）へ、Ｉ／ＯＭＵＸアクセスステートマシンはｐＩス
テート（Peripheral Ilde State）へと遷移する。 （３）マニュアルリセット時のバスステートマシンの動
作を説明する。マニュアルリセット時にはバスステート
マシンは実行中のバスオペレーションは最後まで行な
う。しかしながら新規のバスアクセス要求は無視する。
しかしながら、新たなるバス要求が無いのとマニュアル
リセット時には外部ウエイト端子の内容は無視するの
で、有限の時間が経ったあとにステートマシンはパワー
オンリセット時と同じステートに到達する。内部アクセ
スバスステートマシン６０３はその前にどの状態にあろ
うとパワーオンリセット時には即座にＴ３Ｅステートに
遷移する。外部アクセスバスステートマシン６０２のス
テートはパワーオンリセット時に次のように遷移する。
ＤＲＡＭステートマシンはｄＰｘステート（DRAM Prech
arge Extra State）へ、バスサイズ/アービトレーショ
ンステートマシンはｘＩステート（External Bus Idle
State）へ、外部ウエイト生成ステートマシンはｗＮＷ
ステート（Wait No Wait State）へ、通常空間アクセス
ステートマシンはｓＩステート（SRAM Idle State）
へ、通常空間アクセスサブステートフラッグはｓＳステ
ート（SRAM Single Cycle Access State）へ、Ｉ／ＯＭ
ｕｘアクセスステートマシンはｐＩステート（Peripher
al Ilde State）へと遷移する。
【００６９】（４）ＤＲＡＭ空間へのリード動作 ＣＰＵ１またはＤＭＡＣ４がＤＲＡＭ空間へのリード動
作を行なった場合にどのような動作が行われるかを説明
する。ＣＰＵ１またはＤＭＡＣ４はバスステートコント
ローラ６に対してＢＣＭＤ０−３を使用して、Ｉ／Ｏリ
クエストコマンドを送る。Ｉ／Ｏリクエストコマンドの
割り付け例は図２２に示される。例えば、ＣＰＵ１が０
ｘ１２３４５６０という番地から３２ビットのオペラン
ドを読もうとしたとするとき、ＣＰＵ１はＩＡＢ０−２
３に０ｘ１２３４５６０という数値とバスＢＣＭＤ０−
３にバスに｛０１１１｝という値を載せる。上記のアド
レスバスＩＡＢ０−２３の数値とバスＢＣＭＤ０−３の
内容に基づき、内部バスアクセスステートマシン６０３
は次の処理（ａ）を行う。 （ａ）アドレスバスＩＡＢ０−２３上のアドレスが０ｘ
１２３４５６０である事から、内部バスアクセスステー
トマシン６０３はアドレスデコード処理を行ない、内部
アクセスでない事を判定する。内部アクセスでは無い事
が解るとＴ３Ｅステートを繰り返す。 上記のアドレスバスＩＡＢ０−２３の数値とバスＢＣＭ
Ｄ０−３の内容に基づき、外部バスアクセスステートマ
シン６０２は次に示す処理（ａ）〜（ｆ）を行う。 （ａ）アドレスバスＩＡＢ０−２３上のアドレスが０ｘ
１２３４５６０である事から、外部アクセスバスステー
トマシン６０２はアドレスデコード処理を行ない、ＤＲ
ＡＭエリアにアクセスを行なった事を判定する。内部ア
クセスでは無い事が解るとＴ３Ｅステートを繰り返す。 （ｂ）リセット解除後ｄＰｘステートからＰｘＰ遷移を
介して、ｄＰステートに至る。ＤＭＡＣ４はリセットさ
れるとインアクティブになる。ＣＰＵ１はリセット直後
はベクトルフェッチを行なうので最初の数サイクルはＤ
ＲＡＭ領域をアクセスに来ない。初回のＤＲＡＭアクセ
スがくるまでは、ＤＲＡＭステートマシンはｄＰステー
トに留まるので、初回ＤＲＡＭ領域アクセスの場合は必
ずｄＰステート（DRAM Precharge State）からｄＲステ
ート（ DRAM Row Access State）に遷移する。 （ｃ）ｄＲステートでは、次の処理を行う。ローアドレ
スコンパレータ６０１のラッチ６００にローアドレスを
ラッチする。ステート前半でロー／カラム・アドレスセ
レクタ３２でローアドレスを選択してローアドレスをア
ドレス下位部に出力する。（ｄＲステート以外のステー
トでは必ずロー／カラム・アドレスセレクタ３２はカラ
ムアドレスを選択してカラムアドレスをアドレス下位部
に出力する。）ｄＲステート後半ではロー・アドレスス
トローブ信号ＲＡＳ＊がアサートされる。 （ｄ）ｄＲステート以降、ＤＲＡＭアクセスの設定がシ
ョートピッチの場合にはｄＣステート（DRAM Column Ad
dress State）に、ロングピッチの際にはｄＣｘステー
ト（DRAM Column Address Extra State）に遷移する。 （ｅ）ＤＲＡＭアクセスの設定がショートピッチの際に
は、ｄＣステートに到達する。ｄＣステートではサイク
ル後半でカラム・アドレス・ストローブ信号ＣＡＳＬ＊
又はＣＡＳＨ＊をアサートし、その後でネゲートする。
ネゲートする直前にデータバスＡＤ０−１５の値をラッ
チする。次のアクセスがＤＲＡＭに当っていない場合に
は、ｄＣステートからｄＩステート（DRAM Idle Stat
e）に遷移する。次のアクセスがＤＲＡＭに当っている
場合は、現在のローアドレスとラッチされたアドレスを
比較する。比較した結果ローアドレスが一致した場合に
はｄＣステートからｄＣステートに遷移する。比較した
結果ローアドレスが不一致の場合にはｄＣステートから
ｄＰｘステートまたはｄＰステートへ遷移する。プリチ
ャージサイクルを２サイクル挿入する設定になっている
場合にはｄＰｘステートに遷移してさらにｄＰステート
に遷移した後ｄＲステートに至る。この後は（ｃ）〜
（ｆ）の処理繰り返す。 （ｆ）ＤＲＡＭアクセスの設定がロングピッチの際に
は、ｄＣｘステートに到達する。ｄＣｘステートではカ
ラム・アドレス・ストローブ信号ＣＡＳＬ＊又はＣＡＳ
２をネゲートしたままｄＣステートに遷移する。ｄＣス
テートではサイクル前半でカラム・アドレス・ストロー
ブ信号ＣＡＳＬ＊又はＣＡＳ２をアサートし、サイクル
終端でネゲートする。ネゲートする直前にデータバスあ
ｄ０−１５の値をラッチする。次のアクセスがＤＲＡＭ
に当っていない場合には、ｄＣステートからｄＩステー
ト（DRAM Idle State）に遷移する。次のアクセスがＤ
ＲＡＭに当っている場合は、現在のローアドレスとラッ
チされたアドレスを比較する。比較した結果ローアドレ
スが一致した場合にはｄＣステートからｄＣステートに
遷移する。比較した結果ローアドレスが不一致の場合に
はｄＣステートからｄＰｘステートまたはｄＰステート
へ遷移する。プリチャージサイクルを２サイクル挿入す
る設定になっている場合にはｄＰｘステートに遷移して
さらにｄＰステートに遷移した後ｄＲステートに至る。
この後は（ｃ）〜（ｆ）の処理繰り返すことになる。
【００７０】（５）ＤＲＡＭ空間へのライト動作 ＣＰＵ１またはＤＭＡＣ４がＤＲＡＭ空間へのライト動
作を行なった場合にどのような動作になるかを説明す
る。ＣＰＵ１またはＤＭＡＣ４はバスステートコントロ
ーラ６に対してバスＢＣＭＤ０−３を使用して、Ｉ／Ｏ
リクエストコマンドを送る。Ｉ／Ｏリクエストコマンド
の割り付け例は図２２に示される。例えば、ＣＰＵ１が
０ｘ１２３４５６０という番地に32ビットのオペランド
を書こうとしたとすると、ＣＰＵ１はアドレスバスＩＡ
Ｂ０−２３に０ｘ１２３４５６０という数値とバスＢＣ
ＭＤ０−３に｛００１１｝という値を載せる。上記のア
ドレスバスＩＡＢ０−２３の数値とバスＢＣＭＤ０−３
の内容に基づき、内部アクセスバスステートマシン６０
３は次の処理を行う。 （ａ）アドレスバスＩＡＢ０−２３上のアドレスが０ｘ
１２３４５６０である事から、内部アクセスバスステー
トマシン６０３はアドレスデコード処理を行ない内部ア
クセスでない事を判定する。内部アクセスでは無い事が
解るとＴ３Ｅステートを繰り返す。 （ｂ）ＤＲＡＭアクセスがショートピッチ設定の場合に
は内部アクセスバスステートマシン６０３はＣＰＵ１に
対してＢＵＳＲＤＹ信号を発生する。 上記のアドレスバスＩＡＢ０−２３の数値とバスＢＣＭ
Ｄ０−３の内容に基づき、外部アクセスバスステートマ
シン６０３は次の処理を行なう。 （ａ）アドレスバスＩＡＢ０−２３上のアドレスが０ｘ
１２３４５６０である事から、外部アクセスバスステー
トマシン６０３はアドレスデコード処理を行ないＤＲＡ
Ｍエリアにアクセスである事を判定する。 （ｂ）リセット解除後ｄＰｘステートからＰｘＰ遷移を
介して、ｄＰステートに至る。ＤＭＡＣ４はリセットさ
れるとインアクティブになる。ＣＰＵ１はリセット直後
はベクトルフェッチを行なうので最初の数サイクルはＤ
ＲＡＭ領域をアクセスに来ない。初回のＤＲＡＭアクセ
スがくるまでは、ＤＲＡＭステートマシンはｄＰステー
トに留まるので、初回ＤＲＡＭ領域アクセスの場合は必
ずｄＰステート（DRAM Precharge State）からｄＲステ
ート（ DRAM Row Access State）に遷移する。 （ｃ）ｄＲステートでは、次の事を行なう。ローアドレ
スコンパレータ６０１のラッチ６００にローアドレスを
ラッチする。ステート前半でロー／カラム・アドレスセ
レクタ３２でローアドレスを選択してローアドレスをア
ドレス下位部に出力する。（ｄＲステート以外のステー
トでは必ずロー／カラム・アドレスセレクタ３２はカラ
ムアドレスを選択してカラムアドレスをアドレス下位部
に出力する。）ｄＲステート後半ではロー・アドレス・
ストローブ信号ＲＡＳ＊がアサートされる。ＤＲＡＭア
クセス方法がショートピッチ設定で次のアクセス要求が
ライトの場合にはＣＰＵ１にＢＵＳＲＤＹ信号がこのサ
イクルで返される。ＣＰＵ１は次のアクセスを開始す
る。 （ｄ）ｄＲステート以降、ＤＲＡＭアクセスの設定がシ
ョートピッチの場合にはｄＣステート（DRAM Column Ad
dress State）に、ロングピッチの際にはｄＣｘステー
ト（DRAM Column Address Extra State）に遷移する。 （ｅ）ＤＲＡＭアクセスの設定がショートピッチの際に
は、ｄＣステートに到達する。ｄＣステートではサイク
ル後半でカラム・アドレス・ストローブ信号かｓ１＊又
はかｓ２＊がアサートされて、ネゲートされる。ネゲー
トされる直前にデータバスＡＤＢ０−１５の値をラッチ
する。次のアクセスがＤＲＡＭに当っていない場合に
は、ｄＣステートからｄＩ（DRAM Idle State）に遷移
する。次のアクセスがＤＲＡＭに当っている場合は、現
在のローアドレスとラッチされたアドレスを比較する。
比較した結果ローアドレスが一致した場合にはｄＣステ
ートからｄＣステートに遷移する。比較した結果ローア
ドレスが不一致の場合にはｄＣステートからｄＰｘステ
ートまたはｄＰステートへ遷移する。プリチャージサイ
クルを２サイクル挿入する設定になっている場合にはｄ
Ｐｘステートに遷移してさらにｄＰステートに遷移した
後ｄＲステートに至る。この後は（ｃ）〜（ｆ）の処理
繰り返す。 （ｆ）ＤＲＡＭアクセスの設定がロングピッチの際に
は、ｄＣｘステートに到達する。ｄＣｘステートではカ
ラム・アドレス・ストローブ信号ＣＡＳＬ＊又はＣＡＳ
Ｈ＊をネゲートしたままｄＣステートに遷移する。サイ
クル前半でライト信号ＷＲ＊がアサートされる。その後
にｄＣステートに遷移するが、ｄＣステートではサイク
ル前半でカラム・アドレス・ストローブ信号ＣＡＳＬ＊
又はＣＡＳＨ＊をアサートし、サイクル終端でネゲート
する。ネゲートする直前にデータバスＡＤ０−１５の値
をラッチする。ライト信号ＷＲ＊はｄＣｘステート前半
でアサートし、ｄＣステート後半でネゲートする。次の
アクセスがＤＲＡＭに当っていない場合には、ｄＣステ
ートからｄＩ（DRAM Idle State）に遷移する。次のア
クセスがＤＲＡＭに当っている場合は、現在のローアド
レスとラッチされたアドレスを比較する。比較した結果
ローアドレスが一致した場合にはｄＣステートからｄＣ
ステートに遷移する。比較した結果ローアドレスが不一
致の場合にはｄＣステートからｄＰｘステートまたはｄ
Ｐステートへ遷移する。プリチャージサイクルを２サイ
クル挿入する設定になっている場合にはｄＰｘステート
に遷移してさらにｄＰステートに遷移した後ｄＲステー
トに至る。この後は（ｃ）■（ｆ）の処理繰り返す。
【００７１】（６）ロングワードをバイト空間に書込む
処理 上記（４），（５）で説明したメモリアクセスは０ｘ１
２３４５６０番地というバイト領域に対して行なわれた
ロングワードアクセスなので、32ビットのロングワード
を4回に分けてメモリに書くという動作が必要になる。
この制御を司るのがバスサイズ/アービトレーションス
テートマシンである。ロングワードアクセスがバイト空
間に行なわれた事をデコードすると、ｘＳ１ステート
（ExternalBus State 1）へ遷移する。ｘＳ２ステート
では、下位ビット2ビットはＡ０＝０，Ａ１＝０が出
る。メモリアクセスが終了するまでｘＳ１ステートに残
留して、終了するとともに、ｘＳ２ステート（External
Bus State 2）へ遷移する。ｘＳ２ステートでは、下位
ビット2ビットはＡ０＝１，Ａ１＝０が出る。メモリア
クセスが終了するまでｘＳ２ステートに残留して、終了
するとともに、ｘＳ３ステート（External Bus State
3）へ遷移する。ｘＳ３ステートでは、下位ビット2ビッ
トはＡ０＝０，Ａ１＝１が出る。メモリアクセスが終了
するまでｘＳ３ステートに残留して、終了するととも
に、ｘＳ４ステート（External Bus State 2）へ遷移す
る。ｘＳ４ステートでは、下位ビット2ビットはＡ０＝
１，Ａ１＝１が出力される。
【００７２】＜１０．マイクロコンピュータシステム＞
【００７３】図３４には本実施例マイクロコンピュータ
ＭＣＵを適用した一例システム構成図が示される。本実
施例のマイクロコンピュータＭＣＵには、１８ビット構
成のＳＲＡＭ４０と共に、１８ビット構成のＤＲＡＭ４
１が直結され、更に、光磁気ディスクドライブ用のデー
タエンコード／デコード並びにエラー訂正用の周辺チッ
プ４２、ＳＣＳＩインタフェースの光磁気ディスクコン
トローラチップ４３、並びにアナログデバイス４４が結
合されている。
【００７４】＜１１．外部アクセスのタイミングチャー
ト＞
【００７５】図３５〜図４３には外部のＤＲＡＭに対す
るアクセスのタイミングチャートが示される。それらの
図面におけるＣＡＳ＊のデューティーは５０％のように
図示されているが実際には後述する３５％であってもよ
い。図においてＴｐはプリチャージ動作ステート、Ｔｒ
はローアドレスの供給動作ステート、Ｔｃはカラムアド
レスの供給動作ステートである。図３５にはショートピ
ッチの高速ページモードによるリード動作タイミングが
示され、図３６にはショートピッチの高速ページモード
によるライト動作タイミングが示される。同図から明ら
かなようにＣＡＳ＊はマイクロコンピュータＭＣＵの動
作クロックφのサイクル毎に変化される。これに対し
て、ロングピッチの高速ページモードによるリード動作
タイミングが示される図３７では、ＣＡＳ＊の１サイク
ルはクロックφの２サイクルに対応されている。図３８
にはＣＢＲリフレッシュのためのストローブ信号のタイ
ミングが示され、図３９にはセルフリフレッシュのため
のストローブ信号のタイミングが示される。双方のタイ
ミングから明らかなように、セルフリフレッシュはＣＢ
Ｒリフレッシュに比べてＲＡＳ＊とＣＡＳ＊のアサート
時間が長くされている。図４０にはスタティックカラム
モードによるロングピッチアクセスのタイミングが示さ
れる。図４１にはＤＲＡＭに対するノーウェイトステー
トでのフルアクセスのタイミングが示され、図４２には
ＤＲＡＭに対する１ウェイトステートでのフルアクセス
のタイミングが示され、図４３にはＤＲＡＭに対する２
プリチャージサイクルでのノーウェイトステートのフル
アクセスのタイミングが示される。
【００７６】図４４〜図４８にはＳＲＡＭやその他のＩ
／Ｏに対するアクセスタイミングが示される。図４４に
は１ステートでの基本バスサイクルが示される。図４５
には２ステートでの基本バスサイクルが示される。図４
６にはそれに対してウェイトステート（Ｔｗ）が挿入し
されたアクセスタイミングが示される。図４７には３ス
テートでの基本バスサイクルが示される。図４８にはそ
れに対してウェイトステート（Ｔｗ）が挿入しされたア
クセスタイミングが示される。
【００７７】＜１２．ストローブ生成のためのクロック
生成（デューティー補正）
【００７８】次に本実施例マイクロコンピュータに直結
したＤＲＡＭを１６ＭＨｚのストローブ信号にて１サイ
クルで高速ページアクセス（ショートピッチ）を可能に
するためのクロック発生回路並びにストローブ生成論理
について説明する。
【００７９】本発明者は、ストローブ信号に生成並びに
ポート部の制御に関し以下の点を考慮した。 （１）ノンオーバーラップの２相クロック（φ１、φ
２）の位相関係は温度、電圧、プロセスに依存して激し
くばらつくために、φ１、φ２の両方を使用してポート
部論理を制御するのは困難である。そこで１本のクロッ
クφの立ち上がりエッジのみを使用して、φの頭で変化
する各種ストローブ、アドレス出力、データラッチを制
御することの優位を見出した。 （２）遅延素子の使用は温度、電圧、プロセスに依存し
て遅延量がばらつくので得策ではない。 （３）ストローブの負荷容量を減少させ、バッファのド
ライバビリティを上げて、tr, tfの絶対的時間を減らし
て内部クロックと外部クロックのスキュー時間を減ら
す。例えば、ＣＡＳ＊の出力バッファとしてサイズが60
0/400のトランジスタを使用し、ＣＬ＝３０ｐＦにす
る。バッファの出力ゲートとパッケージの容量を１５ｐ
Ｆ位は見る必要が有る。そのため９０ｐＦ→３０ｐＦで
はなく１０５ｐＦ→４５ｐＦという改善となる。したが
ってｔＤ＠３０ｐＦ＝９〜１０nsである。この遅延時間
はバッファ裸のものであり、これにグランドバウンス効
果のインピーダンスを入れるとさらに３〜５ns位遅れる
のでｔＤ＠３０ｐＦ＝１２〜１３ns位と考える。 （４）メモリサイクル中のクリティカル部分の集中をデ
ューティー補正回路で緩和する。上記の（１）〜（３）
の手段を使ってもＣＡＳ＊ダウン（ＣＡＳ＊のアサー
ト）からデータ確定までの時間（ｔＣＡＣ）に関しｔＣ
ＡＣ＞２０nsが限りなく厳しい。逆にＣＡＳ＊のハイ幅
すなわちネゲート期間（ｔＣＰ）に関してはｔＣＰ＞１
０nsと比較的ゆるやかである。内部の２相クロックで作
れるタイミングが限られているが故にバスサイクルの中
でｔＣＡＣだけが突出してきびしい。ＤＲＡＭのＡＣス
ペックに適合させるために、デューティー補正回路で都
合の良いデューティーを持ったクロックを作ってＣＡＳ
＊を生成することが望ましいということが本発明者によ
って見出された。そうすれば、量産およびテスティン
グ、電圧、プロセスの変動に耐える製品としつつ高い周
波数でＤＲＡＭの高速ページモードをサポートできる。
しかもデューティー補正回路は面積的には比較的小さい
く構成できる。 （５）デューティー補正回路をクロック発生回路に適用
するとき、デューティー補正の適正値をシステム面から
検討したところ、５Ｖ動作のＤＲＡＭでは３５％が最適
である事が解った。３Ｖの場合には電圧のスレシュホー
ルドが異なるので５０％の方が良い事が解った。これら
をバスコントローラ内のレジスタで切り変える。尚、Ａ
Ｃスペックの規定は次のような式で規定するものとす
る。 ｔＡＣＣ＝ｔｃｙｃ・ステート数 −２５ns アドレス確定（カラムアドレス確定）からＤＲＡＭの出
力データラッチまでの時間 ｔＣＡＣ＝ｔｃｙｃ・０．６５−１８ns =３９−１８＝
２１ns ＣＡＳ＊アサートからＤＲＡＭの出力データラッチまで
の時間 ｔＲＡＣ＝ｔｃｙｃ・１．５−２０ns ＲＡＳ＊アサートからＤＲＡＭのデータラッチまでの時
間 ｔＯＦＦ１＝０ns ＣＡＳ＊の立ち上がりからのＤＲＡＭのデータホールド
時間
【００８０】ここで、内部クロック生成方式について説
明する。従来のマイクロコンピュータでは内部にクロッ
ク発振用のインバータを持ち、外部端子に水晶と２個の
コンデンサを外付けするだけで発振させる事ができた。
この方法は発振に要する外付け部品が安価であり、かつ
実装面積が小さい、またソフトウエアでクロック発振用
のインバータをエネーブルしたりディスエーブルしたり
して水晶発振子の発振を開始したり停止したりできるた
めプロセッサの使用状況に合わせて消費電力を節減でき
るので、シングルチップマイクロコンピュータでよく利
用される。千葉憲昭著"シングルチップマイクロコンピ
ュータＨ８活用全科"（平成３年１１月１日初版第２
刷、技術評論社より発行）の２．３章システムクロック
（第３４頁〜第３６頁）に詳しく記載されている。入力
クロックをチップ内部で２分周することにより５０%の
デューティーのクロックを得ていた。例えば２０ＭＨｚ
の外部クロックを入力した場合に、この波形の立ち上が
りエッジまたは立ち下がりエッジのみを利用して内部で
その２分の１の周波数の１０ＭＨｚの内部クロックを発
生させていた。この際には外部クロックの周期が一定な
ので内部クロックのハイ側とロー側の長さを一定にして
比較的容易に５０％のデューティーを持った内部クロッ
クを生成できた。ところで、外部クロック周波数の増加
は、ＬＳＩ内部の回路設計、システム構成時の実装コス
ト、外部に放出する電波雑音の大きさという点で望まし
くない。反面、プロセッサの処理能力はクロック性能に
比例するので、高性能をえるためにはクロック周波数を
上げたいという要求がある。近年においては、外部クロ
ックの周波数を上げずに内部クロック周波数を上げると
いう方法が取られている。比較的低い外部クロックの周
波数で高速度で内部の命令実行を行なう方法として、通
称”＊１クロック”、あるいは"ダブルクロック"と言わ
れる技術が有る。"＊１クロック"は１クロック周期で内
部で１命令実行を行なうシステムである。この方式の弱
点は、入力する波形のロー期間とハイ期間を外部で厳し
く調整する事をユーザに要求するため、ＣＰＵの価格に
対して相対的にかなり高価な外部クロックパタンゼネレ
ータを実装する事が必要となりシステムコストが上がる
事である。”ダブルクロック”はPhased-Lock-Loop（Ｐ
ＬＬ）方式と称される回路構成を用いて、外部より入力
される信号との位相を一致させつつ、入力信号よりさら
に高周波な信号を電圧制御発振器（ＶＯＣ）により生成
する。この方式の弱点は、電圧制御の発振によって信号
生成をしているため、入力信号の周波数が低すぎると信
号生成ができない点と、内蔵するＰＬＬ自身が消費する
電力が高い点である。
【００８１】以上の点を考慮したデューティー補正回路
の原理とその利点について説明する。実施例のマイクロ
コンピュータの動作クロック周波数は、特に制限されな
いが、５Ｖ動作時に16ＭＨｚ〜２０ＭＨｚであり、３Ｖ
動作時に８ＭＨｚ〜１２・５ＭＨｚである。システムコ
ストを考えて２０ＭＨｚ内外の水晶振動子をＸＴＡＬと
ＥＸＴＡＬに接続して自励発振させる方式をとってい
る。外部クロックパタンジェネレータを使用して外部入
力を行なう事も可能である。シングルチップマイクロコ
ンピュータのコストの拘束条件のもとでは、きちんとし
たデューティーのクロックを生成できる高価な外部クロ
ックパタンジェネレータを使用する事をユーザーに要求
することは難しい。したがって水晶発振子を外部に接続
してデューティー補正回路を介してほぼ５０％のデュー
ティーを持つクロックを作り、これからノンオーバーラ
ップクロック生成回路を介して内部で使用する２相のノ
ンオーバーラップクロック信号（φ１，φ２）を生成し
て各コントロールポイントにタイミングを供給する。ま
たデューティー補正回路で発生した約５０％のデューテ
ィーを持つクロックをチップの外部のシステムにもＣＫ
信号として供給して、これをバッファ、周辺チップ等と
の同期信号とする。
【００８２】図４９にはデューティー補正回路の原理説
明図が示される。デューティー補正回路の機能は任意デ
ューティーを持つパルスの入力信号ｆｉを所定のデュー
ティー（例えば５０％または３５％）に形成するもので
ある。回路構成は入力信号ｆｉの位相に間して相補的な
段に配置した２組みの遅延回路ＣＤＬＹ１およびＣＤＬ
Ｙ２と遅延量制御回路ＣＲＳＷ１およびＣＲＳＷ２より
なる。これら遅延回路の特徴は入力パルスｆｉの立ち上
がりエッジのみを遅延させる回路であり、その遅延時間
は制御電圧Ｖｏ１（またはＶｏ２）により調整可能であ
る。すなわち、ＮャネルＭＯＳであるＭＯＳＭ４のソー
スドレイン間の抵抗値を可変にし、コンデンサＣＤの蓄
積電荷の放電時間を可変にすることにより次段のインバ
ータに至るパルス伝達時間の遅延時間を調節するもので
ある。遅延量制御回路ＣＲＳＷ１(ＣＲＳＷ２)は、コン
デンサＣＧ、その充電用の定電流源ＰＩ１、放電用の定
電流源ＰＩ２、およびこれらの電流ｉｃｈ, ｉＤｃの切
替トランジスタＭ１２、Ｍ１３よりなる。出力パルスｆ
ｏ’のデューティー比に見合ってＣＧへの充放電が制御
され、その結果制御電圧Ｖｏ１（またはＶｏ２）が調節
される。２つの定電流源ＰＩ１、ＰＩ２の電流値ｉｃ
ｈ、ｉＤｃの比より出力ｆｏのデューティーが決まるの
で、ｉｃｈ＝ｉＤｃであるとき入力ｆｉが様々なデュー
ティーを持っていても出力ｆｏはデユーティー５０％の
パルスを得る事ができる。
【００８３】図５０には上記デューティー補正回路の動
作タイミング波形が示される。図４９の回路においてデ
ューティー＞５０％の場合を説明する。同図においてｔ
ｃ１〜ｔｃ５はＣＧのｉｃｈ充電期間であり、ｔｄ１か
らｔｄ５はＣＧの放電期間である。回路としては前段の
遅延回路ＣＤＬＹ１と制御回路ＣＲＳＷ１が主として働
き、入力ｆｉの立ち下がりエッジＥｄｇ１ではドランジ
スタＭ３がオンしコンデンサＣＤを急速充電するため出
力ｆｏ’の立ち上がりエッジえｄｇ２およびｆｏの立ち
下がりエッジえｄｇ３の遅延は極めて少ない。ｆｉの立
ち上がりエッジＥｄｇ４においては、ドタンジスタＭ３
がオフしてＭ５がオンとなる。この時はトランジスタＭ
４を通じてＣＤの電荷がゆっくりと放電されるため、出
力ｆｏ'の立ち下がりエッッジＥｄｇ５が緩やかにな
り、結果的には出力ｆｏ'の立ち上がりエッッジＥｄｇ
６が遅延したことになる。出力ｆｏ'が'Ｌ'レベルの時
はＭ１２がオンして電流源ＰＩ１より電流ichをＣＧへ
充電する。ｆｏ'が'Ｈ'レベルの時はＭ１３がオンして
電流源ＰＩ２側にＣＧの電荷が放電される。従って、Ｃ
Ｇの平均電荷（制御電圧Ｖｏ１）は、ｆｏ'の'Ｈ'レベ
ル期間が'Ｌ'レベル期間に比べて長くなると充電量に対
し放電量が多くなる。その結果Ｖｏ１が下がる程トラン
ジスタＭ４の抵抗が大きくなる。それゆえ、ｆｏ'の立
ち上がりエッジの遅延時間は、ｔ１＜ｔ２＜ｔ３＜...
と増大して出力の'Ｈ'レベル期間を現象させ、すなわち
デューティーを減少させる方向に働く。その結果、１周
期におけるＣＧの充電量と放電量が平衡するデューティ
ーの出力が得られる状態で回路は定常状態に到達する。
定常状態に到達したときのｆｏのデューティー比は η＝ｉＤｃ／（ｉＤｃ＋ｉｃｈ）％ で定まり、ｉＤｃ＝ｉｃｈの時ｆｏ'のデューティー比
は５０％となる。ｆｉのデユーティー比が上記の定常状
態にて得られるデューティーに等しいか、それより小さ
い場合には遅延回路ＣＤＬＹ１は単なるインバータとし
て働きデューティー補正は行なわない。同様にしてｉＤ
ｃとｉｃｈの値を調整する事によりデューティー比を基
本てきにはいかなる値にする事もできる。
【００８４】次に本実施例マイクロコンピュータＭＣＵ
において上記原理を適用したクロック発生回路１８につ
いて説明する。クロック発生回路１８は、図５１に示さ
れる２組みの遅延回路１８０，１８１と遅延量制御回路
１８２，１８３を使用して５０％デューティーのクロッ
クを生成して、さらに図５２に示される遅延回路１８４
と遅延量制御回路１８５を使用して、５０％デューティ
ーのクロックのライジングエッジを３５％遅延させる事
により１５％のデューティーを持つクロックを生成し
て、さらにこれらを組み合せてライジングエッジが同位
相の５０％デューティーのクロックと３５％デューティ
ーのクロックを生成している。前記遅延回路１８４は遅
延回路１８０と同一の回路構成にされる。遅延量制御回
路１８５の一例は図５３の（Ａ）に示される。斯る構成
で生成される５０％デューティーのクロックを元にＣＫ
Ｓ, ＣＫＭ, ＣＫＩ, ＰＨＩＸＮのクロックが生成され
る。３５％デューティーのクロックはＣＫ３５として生
成される。図５３の（Ｂ）にはデューティー５０％のＣ
ＫＭと、デューティー３５％のＣＫ３５の波形が代表的
に示されている。
【００８５】図５２に示されるクロック発生回路の各端
子若しくは信号は以下の機能を有する。 ＣＫ３５（出力）: ３５％デューティーのクロック
（通称φ３５）を出力する端子。ＴＭ='Ｈ'の時には、
ＥＸＴＡＬＩ端子からのクロックを加工して３５％のデ
ューティーに、ＴＭ='Ｌ'の時には、５０％のデューテ
ィー補正回路の出力を加工して、ハイ部分を３５％に削
ってＣＫ３５とされる。 ＣＫＳ（出力）: スリープ時およびスタンバイ時にの
み止まるクロック出力である。 ＣＫＭ（出力）: スタンバイ時にのみ止まるクロック
出力。スタンバイから復帰する時に、発振安定後に動き
出すクロックである。 ＣＫＩ（出力）: スタンバイ時に止まらないクロック
出力。スタンバイから復帰する時に、発振安定前に動き
出すクロック。ウオッチドッグタイマだけを動かす信号
である。 ＰＨＡＩＸＮ（出力）: 外部φ出力に使う。動作はＣ
ＫＭと同じである。 ＳＬＰ（入力）: スリープ状態を示す信号である。 ＳＴＢＹ（入力）: ハードウエアスタンバイ状態とソ
フトウエアスタンバイ状態をＯＲ（論理和）したもの。
ＳＬＥＥＰ命令の実行またはハードウエアスタンバイ状
態（テストモードとして存在している）によりＬ→Ｈと
なり、ＮＭＩにより起動されたウォッチドッグタイマが
オーバーフローするとＨ→Ｌとなる。 ＳＴＢＹＷ（入力）: ＳＴＢＹと機能はほぼ同じであ
る。但し、ＮＭＩ入力でＨ→Ｌとなる。起動されたウォ
ッチドッグタイマがオーバーフローし、復帰時の待ち状
態時にはＬとなる。ＳＴＢＹ＝Ｈの時には１８０〜１８
３の回路を含む５０％のデューティー補正回路部分と１
８４及び１８５の回路を含む３５％のデューティー補正
回路部分を共に不活性化する。 ＴＭ（入力）: モード端子である。ハイレベルの場合
にはデューティー補正回路を通さずにクロックをＸＴＡ
ＬＩＮ端子、ＥＸＴＡＬＩ端子からの入力に直結した状
態にする。ローの場合にはデューティー補正回路を通し
て内部クロックを生成する。ＴＭ＝'Ｈ'の時には無条件
に５０％のデューティー補正回路部分を不活性にする。
この信号は主にＬＳＩのテスティングを容易にするため
と、何かの理由で外部クロックでＬＳＩをドライブした
い場合に有効である。 ＸＴＡＬＩＮ端子（入力）: 外部ＸＴＡＬ端子からの
入力端子である。 ＥＸＴＡＬＩ端子（入力）: 外部ＥＸＴＡＬ端子から
の入力端子である。
【００８６】上記クロック発生回路で生成された５０％
デューティー並びに３５％デューティーのクロック信号
は各ストローブ信号の生成並びにバッファ制御等に利用
される。例えば、 （１）アドレスバッファへのクロックはデューティー補
正回路のＣＫ３５から基本的には通常クロックの分配方
法と同じ方法で、疑似２相クロックドライバ、クロック
ドライバを介して、各部に分配される。 （２）データバッファに関しては、データバッファの入
力データを切る回路はφ２クロックを使用して実現され
る。 （３）ＣＡＳ＊の実現に関しては図５４に示される論理
がストローブ生成論理３０に含まれる。同図に示される
論理への入力信号と出力信号は、以下の通りである。 ＸＣＡＳ０，ＸＣＡＳ１＝０，０；ショートピッチ（デ
ューティー ５０％） ＸＣＡＳ０，ＸＣＡＳ１＝０，１；ショートピッチ（デ
ューティー ３５％） ＸＣＡＳ０，ＸＣＡＳ１＝１，０；ロングピッチ ＸＣＡＳ０，ＸＣＡＳ１＝１，１；ＮＯＰ ＸＣＡＳＨ＝０；そのサイクルの間はＣＡＳＬ＊をディ
スエーブル。 ＸＣＡＳＨ＝１；そのサイクルの間はＣＡＳＬ＊をエネ
ーブル。 ＸＣＡＳＬ＝０；そのサイクルの間はＣＡＳＨ＊をディ
スエーブル。 ＸＣＡＳＬ＝１；そのサイクルの間はＣＡＳＨ＊をエネ
ーブル。 ＡＳＥ；ＡＳＥモード（エミュレーションモード）時に
ＣＡＳ＊出力をマスクするか否かを指示する。 ＣＫｘ；デューティー５０％のクロック信号の総称。 ＺＣＡＳＬＮ；ＣＡＳＬ＊に対応される出力信号。 ＺＣＡＳＨＮ；ＣＡＳＨ＊に対応される出力信号。 図５４の回路においてＳＥＬはデューティー５０％のク
ロック信号とデューティー３５％のクロック信号の何れ
かを選択するセレクタであり、基本的には前記ＸＣＡＳ
０，ＸＣＡＳ１のレベルの組み合わせに従って制御され
る。図５５には３５％デューティーのＣＡＳ＊、ＲＡＳ
＊、ノンオーバーラップ２相クロック信号φ１，φ２
と、デューティー５０％並びに３５％のクロック信号と
の相関の一例が示される。
【００８７】＜１３．マイクロコンピュータのレジスタ
並びにデータ構成＞
【００８８】次に本実施例マイクロコンピュータＭＣＵ
におけるＣＰＵ１のレジスタ構成並びにデータ構成を説
明する。 （１）汎用レジスタ（Ｒｎ） ＣＰＵ１は図５６の（Ａ）に示される通り、１６本の汎
用レジスタＲ０〜Ｒ１５を有する。Ｒ０は、命令によっ
ては、アキュムレータとして仮定されることがある。Ｒ
１５は例外処理の中においてハードウェアスタックポイ
ンタとして仮定される。図においてＳＰはスタックポイ
ンタである。 （２）コントロール・レジスタ ＣＰＵ１はコントロールレジスタとして、図５６の
（Ｂ）に示されるステータスレジスタＳＲ、Ｉ／Ｏのベ
ース・アドレスの格納レジスタとして使用されるグロー
バルベースレジスタＧＢＲ、割り込みベクタ領域のベー
スアドレスの格納レジスタとして使用されるベクタベー
スレジスタＶＢＲを有する。ステータスレジスタＳＲは
ＭＱＩＩＩＩ−−ＳＴの書くビットを有する。 Ｔビット：真（１）、偽（０）を表すとき、MOVT,CMP,T
AS,TST,BT,BF,SETT,CLRT命令で参照される。キャリ,ホ゛ロー,オ
ーハ゛/アンタ゛フロー等を表すとき、ADDV/C,SUBV/C,NEGC,DIV0U/
S,DIV1,SHAR/L,SHLR/L,ROTR/L,ROTCR/L,命令で参照され
る。 Ｓヒ゛ット；MAC命令で参照される。 −ビット；予約ビットである。 Ｉビット；割り込みマスクビットである Ｍ/Ｑビット；DIV0U/S,DIV1命令で参照される。 （３）システム・レジスタ ＣＰＵ１は図５７の（Ｃ）に示されるシステムレジスタ
をＭＡＣＨ，ＭＡＣＬ，ＰＲ，ＰＣ有する。ＭＡＣＨ／
Ｌは積和・レジスタであり、乗算、積和演算の結果の格
納レジスタとして使用される。ＭＡＣＨは下位１０ビッ
トが有効であり、読み出すときは符号拡張される。ＰＲ
はプロシージャ・レジスタであり、プロシージャからの
戻り先アドレスの格納レジスタとして使用される。ＰＣ
はプログラム・カウンタである。 （４）レジスタのデータ構成 ＣＰＵ１におけるレジスタのデータ構成は図５７の
（Ｄ）に示される。レジスタ・オペランドのデータ・サ
イズは常にロングワードである。メモリ・オペランドの
データ・サイズがバイト、もしくはワードのときは、ロ
ングワードに符号拡張後、レジスタに格納される。 （５）メモリ上でのデータ構成 メモリ上でのデータ構成については図５７の（Ｅ）に示
される。ワード・データで（２ｎ）番地以外から始まる
もの、ロングワード・データで（４ｎ）番地以外から始
まるもののアクセスはアドレス・エラーを発生する。こ
のとき、アクセスした結果は保証されない。特に、Ｒ１
５を参照するハードウエアスタック領域にはＰＣ／ＳＲ
を保持するので、データは（４ｎ）番地から始まるロン
グワードに限定する必要がある。 （６）イミディエイトのデータ構成 ＭＯＶ、ＡＤＤ、ＣＭＰ/ＥＱ命令ではイミディエイト
・データを符号拡張後、ロングワードで演算する。逆に
ＴＳＴ、ＡＮＤ、ＯＲ、ＸＯＲ命令ではゼロ拡張後、ロ
ングワードで演算する。したがって、ＡＮＤ命令ではデ
スティネーション・レジスタの上位２４ビットは、常に
クリアされる。
【００８９】本実施例マイクロコンピュータＭＣＵのＣ
ＰＵ１によるアドレッシングモードとアドレスの計算手
法は図５８乃至図６０に示される。
【００９０】本実施例マイクロコンピュータＭＣＵのＣ
ＰＵ１の命令には以下の特徴がある。 （１）全命令が１６ビット固定長である。 （２）イミディエイトデータはメモリ上に配置する。 （３）ワードとロングワードのイミディエイト・データ
は命令コードの中に配置せず、メモリ上のテーブルに配
置する。このテーブルはＰＣ相対アドレスモードで参照
される。 （４）演算の基本的なデータサイズはロングワードであ
る。 （５）レジスタ間演算が主体の、ロード／ストア・アー
キテクチャを採用している。 （６）メモリのアクセスサイズは、バイト／ワード／ロ
ングワードを選択でき屡用になっている。 （７）ほとんどの命令で、１命令／１ステートを実現し
ている。２０ＭＨｚ動作時、５０ｎｓ／１命令になる。 （８）遅延分岐命令を採用している。無条件分岐命令
は、遅延分岐命令である。この命令の直後の命令を、分
岐に先だって実行する。分岐時のパイプラインの乱れを
軽減できる。 （９）比較命令における比較結果はＳＲ内のＴビットに
反映し、その真／偽によって条件分岐する。 （１０）ＳＲ内のＴビットは、必要最小限の命令によっ
てのみ変化する。
【００９１】＜１４．マイクロコンピュータの命令説明
＞
【００９２】本実施例マイクロコンピュータＭＣＵのＣ
ＰＵ１の命令は、データ転送命令算術演算命令、論理演
算命令、シフト命令、分岐命令、システム制御命令に分
類される。図６２〜図７１には図６１の表示形式に従っ
て各命令がその分類順に示される。
【００９３】次に各命令の詳細をアルファベット順に説
明する。その説明形式は以下の通りである。 ＜説明形式＞ 命令の名称 命令の分類 書式 アセンブラの入力書式で表示している。 ｉｍｍ、ｄｉｓｐは数値、式またはシンボルになる。 説明 動作の説明を行なっている。 注意 命令を使用する上で特に注意して欲しいことを説明している。 動作 Ｃで動作内容を表示しています。ここでは以下の資源の使用を仮定し ている。 unsigned char Read_Byte(unsigned long Addr); unsigned short Read_Word(unsigned long Addr); unsigned long Read_Long(unsigned long Addr); アドレスAddrのそれぞれのサイズの内容を返します。（２ｎ）番 地以外からのワード、 （４ｎ）番地以外からのロングワードの読み込みはアドレスエラ ーとして検出します。 unsigned char Write_Byte(unsigned long Addr, unsigned long Data); unsigned short Write_Word(unsigned long Addr, unsigned long Data); unsigned long Write_Long(unsigned long Addr, unsigned long Data); アドレスAddrにデータDataをそれぞれのサイズで書き込みます。 （２ｎ）番地以外へのワード、 （４ｎ）番地以外へのロングワードの書き込みはアドレスエラー として検出します。 Delay_Slot(unsigned long Addr); アドレス（Addr-4）のスロット命令に実行を移します。これは例 えば“Delay_Slot(4);” のとき、４番地ではなく０番地の命令に実行が移ることを意味し ます。また、この関数から 以下の命令に実行が移されようとすると、その直前に以下の命令 をスロット不当命令として検出します。 ＢＦ，ＢＴ，ＢＲＡ，ＢＳＲ，ＪＭＰ，ＪＳＲ，ＲＴＳ， ＲＴＥ，ＴＲＡＰＡ unsigned long R[16]; unsigned long SR,GBR,VBR; unsigned long MACH,MACL,PR; unsigned long PC; 各レジスタの本体 struct SR0 { unsigned long dummy0:22; unsigned long M0:1; unsigned long Q0:1; unsigned long I0:4; unsigned long dummy1:2; unsigned long S0:1; unsigned long T0:1; }; ＳＲの構造の定義 #define M ((*(struct SR0 *)(&SR)).M0) #define Q ((*(struct SR0 *)(&SR)).Q0) #define S ((*(struct SR0 *)(&SR)).S0) #define T ((*(struct SR0 *)(&SR)).T0) ＳＲ内ビットの定義 Error( char *er ); エラー表示関数 これ以外に、ＰＣは現在実行中の命令の４バイト（２命令）先を示し ているものと仮定している。 これは、例えば“ＰＣ＝４；”は４番地ではなく０番地の命令に実行 が移ることを意味する。 使用例 アセンブラニモニックで例を示し、命令の実行前後の状態を表示して いる。 字体 .align はアセンブラ制御命令であることを示し、以下の意味を 持つ。 .org ロケーションカウンタ設定 .data.w ワード整数データ確保 .data.l ロングワード整数データ確保 .sdata 文字列データ確保 .align 2 ２バイト境界調整 .align 4 ４バイト境界調整 .arepeat 16 １６回繰り返し展開 .arepeat 32 ３２回繰り返し展開 .aendr 回数指定繰り返し展開終了
【００９４】 ＡＤＤ ADD binary 算術演算命令 書式 ＡＤＤ Ｒｍ，Ｒｎ ＡＤＤ ＃ｉｍｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとを加算し、結果をＲｎに格納する。 汎用レジスタＲｎと８ビット・イミディエイト・データとの加算も可 能である。８ビット・イミディエイト・データは３２ビットに符号拡 張するので減算との兼用が可能である。 動作 ADD(long m, long n) /* ADD Rm,Rn */ { R[n]+=R[m]; PC+=2; } ADDI(long i, long n) /* ADD #imm,Rn */ { if ((i&0x80)==0) R[n]+=(0x000000FF & (long)i); else R[n]+=(0xFFFFFF00 | (long)i); PC+=2; } 使用例 ADD R0,R1 ;実行前 R0=H'7FFFFFFF,R1=H'00000001 ;実行後 R1=H'80000000 ADD #H'01,R2 ;実行前 R2=H'00000000 ;実行後 R2=H'00000001 ADD #H'FE,R3 ;実行前 R3=H'00000001 ;実行後 R3=H'FFFFFFFF
【００９５】 ＡＤＤＣ ADD with Carry 算術演算命令 書式 ＡＤＤＣ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとＴビットを加算し、結果をＲｎに格 納する。演算の結果によってキャリをＴビットに反映する。３２ビッ トを超える加算を行なうとき使用する。 動作 ADDC(long m, long n) /* ADDC Rm,Rn */ { unsigned long tmp0,tmp1; tmp1=R[n]+R[m]; tmp0=R[n]; R[n]=tmp1+T; if (tmp0>tmp1) T=1; else T=0; if (tmp1>R[n]) T=1; PC+=2; } 使用例 CLRT ; R0:R1(64ヒ゛ット)＋R2:R3(64ヒ゛ット)＝R0:R1(64ヒ゛ット) ADDC R3,R1 ;実行前 T=0,R1=H'00000001,R3=H'FFFFFFFF ;実行後 T=1,R1=H'00000000 ADDC R2,R0 ;実行前 T=1,R0=H'00000000,R2=H'00000000 ;実行後 T=0,R0=H'00000001
【００９６】 ＡＤＤＶ ADD with (Vflag)overflow check 算術演算命令 書式 ＡＤＤＶ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとを加算し、結果をＲｎに格納する。 オーバーフローが発生すると、Ｔビットをセットする。 動作 ADDV(long m, long n) /* ADDV Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]+=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if (src==0 || src==2) { if (ans==1) T=1; else T=0; } else T=0; PC+=2; } 使用例 ADDV R0,R1 ;実行前 R0=H'00000001,R1=H'7FFFFFFE,T=0 ;実行後 R1=H'7FFFFFFF, T=0 ADDV R0,R1 ;実行前 R0=H'00000002,R1=H'7FFFFFFE,T=0 ;実行後 R1=H'80000000, T=1
【００９７】 ＡＮＤ AND logical 論理演算命令 書式 ＡＮＤ Ｒｍ，Ｒｎ ＡＮＤ ＃ｉｍｍ，Ｒ０ ＡＮＤ.Ｂ ＃ｉｍｍ，＠（Ｒ０,ＧＢＲ） 説明 汎用レジスタＲｎの内容とＲｍの論理積をとり、結果をＲｎに格納す る。 特殊形として汎用レジスタＲ０とゼロ拡張した８ビット・イミ ディエイト・データとの論理積、もしくはＧＢＲ相対で８ビット・メ モリと８ビット・イミディエイト・データとの論理積が可能である。 注意 ＡＮＤ ＃ｉｍｍ，Ｒ０では演算の結果、Ｒ０の上位２４ビットは常に クリアされる。 動作 AND(long m, long n) /* AND Rm,Rn */ { R[n]&=R[m]; PC+=2; } ANDI(long i) /* AND #imm,R0 */ { R[0]&=(0x000000FF & (long)i); PC+=2; } ANDM(long i) /* AND.B #imm,@(R0,GBR) */ { long temp; temp=(long)Read_Byte(GBR+R[0]); temp&=(0x000000FF & (long)i); Write_Byte(GBR+R[0],temp); PC+=2; } 使用例 AND R0,R1 ;実行前 R0=H'AAAAAAAA,R1=H'55555555 ;実行後 R1=H'00000000 AND #H'0F,R0 ;実行前 R0=H'FFFFFFFF ;実行後 R0=H'0000000F AND.B #H'80,@(R0,GBR) ;実行前 @(R0,GBR)=H'A5 ;実行後 @(R0,GBR)=H'80
【００９８】 ＢＦ／ＢＴ Branch if False/True 分岐命令 書式 ＢＦ ｄｉｓｐ ＢＴ ｄｉｓｐ 説明 Ｔビットを参照する条件付き分岐命令である。Ｔ＝１のとき、ＢＴは 分岐するが、ＢＦは次の命令を実行する。逆にＴ＝０のとき、ＢＦは 分岐するが、ＢＴは次の命令を実行する。分岐先はＰＣにディスプレ ースメントを加えたアドレスである。ＰＣは、本命令の２命令後の先 頭アドレスである。８ビットディスプレースメントは符号拡張後２倍 するので、分岐先との相対距離は−２５６バイトから＋２５４バイト の範囲になる。分岐先に届かないときはＢＲＡ命令、もしくはＪＭＰ 命令との組み合わせで対応する必要が有る。 動作 BF(long d) /* BF disp */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); if (T==0) PC=PC+(disp<<1)+4; else PC+=2; } BT(long d) /* BT disp */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); if (T==1) PC=PC+(disp<<1)+4; else PC+=2; } 使用例 CLRT ;常にＴ＝０ BT TRGET_T ;T=0のため分岐しない BF TRGET_F ;T=0のためTRGET_Fへ分岐する。 NOP ; NOP ;←BF命令で分岐先アト゛レス計算に用いるPCの位置 TRGET_F: ;←BF命令の分岐先
【００９９】 ＢＲＡ BRAnch 分岐命令 書式 ＢＲＡ ｄｉｓｐ 説明 無条件の遅延分岐命令である。分岐先はＰＣにディスプレースメント を加えたアドレスである。ＰＣは、本命令の２命令後の先頭アドレス である。１２ビットディスプレースメントは符号拡張後２倍するので 、分岐先との相対距離は−４０９６バイトから＋４０９４バイトの範 囲になります。分岐先に届かないときは、分岐先アドレスをＭＯＶ命 令でレジスタに転送した上で、ＪＭＰ命令への変更が必要である。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 BRA(long d) /* BRA disp */ { unsigned long temp; long disp; if ((d&0x800)==0) disp=(0x00000FFF & d); else disp=(0xFFFFF000 | d); temp=PC; PC=PC+(disp<<1)+4; Delay_Slot(temp+2); } 使用例 BRA TRGET ;TRGETへ分岐する。 ADD R0,R1 ;分岐に先立ち実行する。 NOP ;←BRA命令で分岐先アト゛レス計算に用いるPCの位置 TRGET: ;←BRA命令の分岐先
【０１００】 ＢＳＲ Branch to SubRoutine 分岐命令 書式 ＢＳＲ ｄｉｓｐ 説明 指定されたアドレスのプロシージャへ遅延分岐する。ＰＣの内容をＰ Ｒに退避し、ＰＣにディスプレースメントを加えたアドレスへ分岐す る。ＰＣは、本命令の２命令後の先頭アドレスである。１２ビットデ ィスプレースメントは符号拡張後２倍するので、分岐先との相対距離 は−４０９６バイトから＋４０９４バイトの範囲になる。分岐先に届 かないときは、分岐先アドレスをＭＯＶ命令でレジスタに転送した上 で、ＪＳＲ命令への変更が必要です。ＲＴＳと組み合わせて、プロシ ージャ・コールに使用する。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 BSR(long d) /* BSR disp */ { long disp; if ((d&0x800)==0) disp=(0x00000FFF & d); else disp=(0xFFFFF000 | d); PR=PC; PC=PC+(disp<<1)+4; Delay_Slot(PR+2); } 使用例 BSR TRGET ;TRGETへ分岐する。 MOV R3,R4 ;分岐に先立ち実行する。 ADD R0,R1 ;←BSRで分岐先アト゛レス計算に用いるPCの位置であり ・・・・・ プロシージャからの戻り先（ＰＲの内容）である 。 ・・・・・ TRGET: ;←プロシージャの入り口 MOV R2,R3 ; RTS ;上記ＡＤＤ命令に戻る。 MOV #1,R0 ;分岐に先立ち実行する。
【０１０１】 ＣＬＲＴ CLeaR Tbit システム制御命令 書式 ＣＬＲＴ 説明 Ｔビットをクリアする。 動作 CLRT( ) /* CLRT */ { T=0; PC+=2; } 使用例 CLRT ;実行前 T=1 ;実行後 T=0
【０１０２】 ＣＬＲＭＡＣ CLeaR MAC register システム制御命令 書式 ＣＬＲＭＡＣ 説明 ＭＡＣＨ、ＭＡＣＬレジスタをクリアする。 動作 CLRMAC( ) /* CLRMAC */ { MACH=0; MACL=0; PC+=2; } 使用例 CLRMAC ;ＭＡＣレジスタをクリアして初期化する MAC.W @R0+,@R1+ ;積和演算 MAC.W @R0+,@R1+ ;
【０１０３】 ＣＭＰ／ｃｏｎｄ CoMPare conditionary 算術演算命令 書式 ＣＭＰ／ｃｏｎｄ Ｒｍ，Ｒｎ ＣＭＰ／ＰＺ Ｒｎ ＣＭＰ／ＰＬ Ｒｎ ＣＭＰ／ＥＱ ＃ｉｍｍ，Ｒ０ 説明 汎用レジスタＲｎとＲｍとを比較し、その結果、指定された条件（ｃ ｏｎｄ）が成立しているとＴビットをセットする。条件が不成立のと きはＴビットをクリアする。Ｒｎの内容は変化しない。８条件が指定 できる。ＰＺとＰＬの２条件についてはＲｎと０との比較になる。Ｅ Ｑの条件については符号拡張した８ビット・イミディエイト・データ とＲ０との比較も可能である。Ｒ０の内容は変化しない。 ニーモニック 説明 CMP/EQ Rm,Rn Ｒｎ＝ＲｍのときＴ＝１ CMP/GE Rm,Rn 有符号値としてＲｎ≧ＲｍのときＴ＝１ CMP/GT Rm,Rn 有符号値としてＲｎ＞ＲｍのときＴ＝１ CMP/HI Rm,Rn 無符号値としてＲｎ＞ＲｍのときＴ＝１ CMP/HS Rm,Rn 無符号値としてＲｎ≧ＲｍのときＴ＝１ CMP/PL Rn Ｒｎ＞０のときＴ＝１ CMP/PZ Rn Ｒｎ≧０のときＴ＝１ CMP/STR Rm,Rn いずれかのバイトが等しいときＴ＝１ CMP/EQ #imm,R0 Ｒ０＝ｉｍｍのときＴ＝１ 動作 CMPEQ(long m, long n) /* CMP_EQ Rm,Rn */ { if (R[n]==R[m]) T=1; else T=0; PC+=2; } CMPGE(long m, long n) /* CMP_GE Rm,Rn */ { if ((long)R[n]>=(long)R[m]) T=1; else T=0; PC+=2; } CMPGT(long m, long n) /* CMP_GT Rm,Rn */ { if ((long)R[n]>(long)R[m]) T=1; else T=0; PC+=2; } CMPHI(long m, long n) /* CMP_HI Rm,Rn */ { if ((unsigned long)R[n]>(unsigned long)R[m]) T=1; else T=0; PC+=2; } CMPHS(long m, long n) /* CMP_HS Rm,Rn */ { if ((unsigned long)R[n]>=(unsigned long)R[m]) T=1; else T=0; PC+=2; } CMPPL(long n) /* CMP_PL Rn */ { if ((long)R[n]>0) T=1; else T=0; PC+=2; } CMPPZ(long n) /* CMP_PZ Rn */ { if ((long)R[n]>=0) T=1; else T=0; PC+=2; } CMPSTR(long m, long n) /* CMP_STR Rm,Rn */ { unsigned long temp; long HH,HL,LH,LL; temp=R[n]^R[m]; HH=(temp&0xFF000000)>>12; HL=(temp&0x00FF0000)>>8; LH=(temp&0x0000FF00)>>4; LL=temp&0x000000FF; HH=HH&&HL&&LH&&LL; if (HH==0) T=1; else T=0; PC+=2; } CMPIM(long i) /* CMP_EQ #imm,R0 */ { long imm; if ((i&0x80)==0) imm=(0x000000FF & (long i)); else imm=(0xFFFFFF00 | (long i)); if (R[0]==imm) T=1; else T=0; PC+=2; } 使用例 CMP/GE R0,R1 ;R0=H'7FFFFFFF,R1=H'80000000 BT TRGET_T ;T=0なので分岐しない CMP/HS R0,R1 ;R0=H'7FFFFFFF,R1=H'80000000 BT TRGET_T ;T=1なので分岐する CMP/STR R2,R3 ;R2="ABCD",R3="XYCZ" BT TRGET_T ;T=1なので分岐する
【０１０４】 ＤＩＶ０Ｓ DIVide(step0) as Signed ＤＩＶ０Ｕ DIVide(step0) as Unsigned ＤＩＶ１ DIVide 1 step 算術演算命令 書式 ＤＩＶ１ Ｒｍ，Ｒｎ ＤＩＶ０Ｓ Ｒｍ，Ｒｎ ＤＩＶ０Ｕ 説明 汎用レジスタＲｎの内容３２ビットをＲｍの内容で１ステップ除算し 、結果の１ビットをＴビットに格納する。ＤＩＶ０Ｓは符号付き除算 用の初期化命令で被除数（Ｒｎ）のＭＳＢをＱビットに、除数（Ｒｍ ）のＭＳＢをＭビットに、ＭビットとＱビットのＸＯＲをＴビットに 格納する。ＤＩＶ０Ｕは符号無し除算用の初期化命令で、Ｍ／Ｑ／Ｔ ビットを０にクリアする。ＤＩＶ１を（必要であればＲＯＴＣＬと組 み合わせて）除数のビット数分繰り返すことによって、商を得る。こ の繰り返し中は、指定したレジスタとＭ／Ｑ／Ｔビットに中間結果を 格納している。これらを不必要にソフトウエアで書き替えると、演算 結果が保証出来なくなる。ゼロ除算とオーバーフローの検出、および 剰余の演算は用意していない。除算のシーケンスは下記使用例が参考 になる。 動作 DIV0U( ) /* DIV0U */ { M=Q=T=0; PC+=2; } DIV0S(long m, long n) /* DIV0S Rm,Rn */ { if ((R[n] & 0x80000000)==0) Q=0; else Q=1; if ((R[m] & 0x80000000)==0) M=0; else M=1; T=!(M==Q); PC+=2; } DIV1(long m, long n) /* DIV1 Rm,Rn */ { unsigned long tmp0; unsigned char old_q, tmp1; old_q=Q; Q=(unsigned char)((0x80000000 & R[n])!=0); R[n]<<=1; R[n]|=(unsigned long)T; switch(old_q){ case 0:switch(M){ case 0:tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0:Q=tmp1; break; case 1:Q=(unsigned char)(tmp1==0); break; } break; case 1:tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0:Q=(unsigned char)(tmp1==0); break; case 1:Q=tmp1; break; } break; } break; case 1:switch(M){ case 0:tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0:Q=tmp1; break; case 1:Q=(unsigned char)(tmp1==0); break; } break; case 1:tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0:Q=(unsigned char)(tmp1==0); break; case 1:Q=tmp1; break; } break; } break; } T=(Q==M); PC+=2; } 使用例１ Ｒ１(32bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：符号無し SHLL16 R0 ;除数を上位16bit、下位16bitを０に設定 TST R0,R0 ;ゼロ除算チェック BT ZERO_DIV ; CMP/HS R0,R1 ;オーバーフローチェック BT OVER_DIV ; DIV0U ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; ROTCL R1 ; EXTU.W R1,R1 ;Ｒ１＝商 使用例２ Ｒ１：Ｒ２(64bit)÷Ｒ０(32bit)＝Ｒ２(32bit)：符号無し TST R0,R0 ;ゼロ除算チェック BT ZERO_DIV ; CMP/HS R0,R1 ;オーバーフローチェック BT OVER_DIV ; DIV0U ;フラグの初期化 .arepeat 32 ; ROTCL R2 ; ３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商 使用例３ Ｒ１(16bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：符号付き SHLL16 R0 ;除数を上位16bit、下位16bitを０に設定 EXTS.W R1,R1 ;被除数は符号拡張して３２ｂｉｔ XOR R2,R2 ;Ｒ２＝０ MOV R1,R3 ; ROTCL R3 ; SUBC R2,R1 ;被除数が負のとき、−１する。 DIV0S R0,R1 ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; EXTS.W R1,R1 ; ROTCL R1 ;Ｒ１＝商（１の補数表現） ADDC R2,R1 ;商のＭＳＢが１のとき、＋１して２の補数表現に変換 EXTS.W R1,R1 ;Ｒ１＝商（２の補数表現） 使用例４ Ｒ２(32bit)÷Ｒ０(32bit)＝Ｒ２(32bit)：符号付き MOV R2,R3 ; ROTCL R3 ; SUBC R1,R1 ;被除数は符号拡張して６４ｂｉｔ（Ｒ１：Ｒ２） XOR R3,R3 ;Ｒ３＝０ SUBC R3,R2 ;被除数が負のとき、−１して１の補数表現に変換 DIV0S R0,R1 ;フラグの初期化 .arepeat 32 ; ROTCL R2 ; ３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商（１の補数表現) ADDC R3,R2 ;商のＭＳＢが１のとき、＋１して２の補数表現に変換 ;Ｒ２＝商（２の補数表現）
【０１０５】 ＥＸＴＳ EXTend as Signed 算術演算命令 書式 ＥＸＴＳ.Ｂ Ｒｍ，Ｒｎ ＥＸＴＳ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容を符号拡張して、結果をＲｎに格納する。バ イト指定のとき、Ｒｎのビット８からビット３１にＲｍのビット７の 内容を転送する。ワード指定のとき、Ｒｎのビット１６からビット３ １にＲｍのビット１５の内容を転送する。 動作 EXTSB(long m, long n) /* EXTS.B Rm,Rn */ { R[n]=R[m]; if ((R[m]&0x00000080)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } EXTSW(long m, long n) /* EXTS.W Rm,Rn */ { R[n]=R[m]; if ((R[m]&0x00008000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } 使用例 EXTS.B R0,R1 ;実行前 R0=H'00000080 ;実行後 R1=H'FFFFFF80 EXTS.W R0,R1 ;実行前 R0=H'00008000 ;実行後 R1=H'FFFF8000
【０１０６】 ＥＸＴＵ EXTend as Unsigned 算術演算命令 書式 ＥＸＴＵ.Ｂ Ｒｍ，Ｒｎ ＥＸＴＵ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容をゼロ拡張して、結果をＲｎに格納する。バ イト指定のとき、Ｒｎのビット８からビット３１に０を転送する。ワ ード指定のとき、Ｒｎのビット１６からビット３１に０を転送する。 動作 EXTUB(long m, long n) /* EXTU.B Rm,Rn */ { R[n]=R[m]; R[n]&=0x000000FF; PC+=2; } EXTUW(long m, long n) /* EXTU.W Rm,Rn */ { R[n]=R[m]; R[n]&=0x0000FFFF; PC+=2; } 使用例 EXTU.B R0,R1 ;実行前 R0=H'FFFFFF80 ;実行後 R1=H'00000080 EXTU.W R0,R1 ;実行前 R0=H'FFFF8000 ;実行後 R1=H'00008000
【０１０７】 ＪＭＰ JuMP 分岐命令 書式 ＪＭＰ ＠Ｒｎ 説明 指定されたアドレスへ無条件に遅延分岐する。分岐先は汎用レジスタ Ｒｎの内容の３２ビットデータで表わされるアドレスである。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 JMP(long n) /* JMP @Rn */ { unsigned long temp; temp=PC; PC=R[n]+4; Delay_Slot(temp+2); } 使用例 MOV.L JMP_TABLE,R0 ;R0=TRGETのアドレス JMP @R0 ;TRGETへ分岐する。 MOV R0,R1 ;分岐に先立ち実行する。 .align 4 JMP_TABLE: .data.l TRGET ;ジャンプテーブル ・・・・・・・・・・・ TRGET: ADD #1,R1 ;←分岐先
【０１０８】 ＪＳＲ Jump to SubRoutine 分岐命令 書式 ＪＳＲ ＠Ｒｎ 説明 指定されたアドレスのプロシージャへ遅延分岐する。ＰＣの内容をＰ Ｒに退避し、汎用レジスタＲｎの内容の３２ビットデータで表わされ るアドレスへ分岐する。 ＰＣは、本命令の２命令後の先頭アドレス である。ＲＴＳと組み合わせて、プロシージャ・コールに使用する。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 JSR(long n) /* JSR @Rn */ { PR=PC; PC=R[n]+4; Delay_Slot(PR+2); } 使用例 MOV.L JSR_TABLE,R0 ;R0=TRGETのアドレス JSR @R0 ;TRGETへ分岐する。 XOR R1,R1 ;分岐に先立ち実行する。 ADD R0,R1 ;←プロシージャからの戻り先 ・・・・・・・ （ＰＲの内容）である。 .align 4 JSR_TABLE: .data.l TRGET ;ジャンプテーブル TRGET: NOP ;←プロシージャの入り口 MOV R2,R3 ; RTS ;上記ＡＤＤ命令に戻る。 MOV #70,R1 ;ＲＴＳに先立ち実行する。
【０１０９】 ＬＤＣ LoaD to Control register システム制御命令 書式 ＬＤＣ Ｒｍ，Ｃｎ ＬＤＣ.Ｌ ＠Ｒｍ＋，Ｃｎ 説明 ソース・オペランドをコントロール・レジスタＣｎ（ＳＲ、ＧＢＲ、 ＶＢＲ）に格納する。 注意 本命令と直後の命令との間には、割り込みを受け付けない。（アドレ スエラーは受け付ける。） 動作 LDC(long m, long n) /* LDC Rm,Cn */ { switch (n) { case 0: SR=R[m]&0x000003F3; PC+=2; break; case 1: GBR=R[m]; PC+=2; break; case 2: VBR=R[m]; PC+=2; break; default:Error("Illegal CR number."); break; } } LDCM(long m, long n) /* LDC.L @Rm+,Cn */ { switch (n) { case 0: SR=Read_Long(R[m])&0x000003F3; R[m]+=4; PC+=2; b reak; case 1: GBR=Read_Long(R[m]); R[m]+=4; PC+=2; break; case 2: VBR=Read_Long(R[m]); R[m]+=4; PC+=2; break; default:Error("Illegal CR number."); break; } } 使用例 LDC R0,SR ;実行前 R0=H'FFFFFFFF,SR=H'00000000 ;実行後 SR=H'000003F3 LDC.L @R15+,GBR ;実行前 R15=H'10000000 ;実行後 R15=H'10000004,GBR=@H'10000000
【０１１０】 ＬＤＳ LoaD to System register システム制御命令 書式 ＬＤＳ Ｒｍ，Ｓｎ ＬＤＳ.Ｌ ＠Ｒｍ＋，Ｓｎ 説明 ソース・オペランドをシステム・レジスタＳｎ（ＭＡＣＨ、ＭＡＣＬ 、ＰＲ）に格納する。 注意 本命令と直後の命令との間には、割り込みを受け付けない。（アドレ スエラーは受け付ける。） 動作 LDS(long m, long n) /* LDS Rm,Sn */ { switch (n) { case 0: MACH=R[m]; if ((MACH&0x00000200)==0) MACH&=0x000003FF; else MACH|=0xFFFFFC00; PC+=2; break; case 1: MACL=R[m]; PC+=2; break; case 2: PR=R[m]; PC+=2; break; default:Error("Illegal SR number."); break; } } LDSM(long m, long n) /* LDS.L @Rm+,Sn */ { switch (n) { case 0: MACH=Read_Long(R[m]); if ((MACH&0x00000200)==0) MACH&=0x000003FF; else MACH|=0xFFFFFC00; R[m]+=4; PC+=2; break; case 1: MACL=Read_Long(R[m]); R[m]+=4; PC+=2; break; case 2: PR=Read_Long(R[m]); R[m]+=4; PC+=2; break; default:Error("Illegal SR number."); break; } } 使用例 LDS R0,PR ;実行前 R0=H'12345678,PR=H'00000000 ;実行後 PR=H'12345678 LDS.L @R15+,MACL ;実行前 R15=H'10000000 ;実行後 R15=H'10000004,MACL=@H'10000000
【０１１１】 ＭＡＣ Multiply and ACcumulate 算術演算命令 書式 ＭＡＣ.Ｗ ＠Ｒｍ＋，＠Ｒｎ＋ 説明 汎用レジスタＲｍとＲｎの内容をアドレスとする１６ビットオペラン ドを符号付きで乗算し、結果の３２ビットとＭＡＣレジスタの内容と を加算し、結果をＭＡＣレジスタに格納する。 Ｓビットが１のときは、ＭＡＣレジスタとの加算は飽和演算になる。 飽和演算においては、オーバーフローが発生するとＭＡＣＨレジスタ のＬＳＢを１にセットし、結果が負の方向にオーバーフローしたとき はＨ”８０００００００（最小値）を、正の方向にオーバーフローし たときはＨ'７ＦＦＦＦＦＦＦ（最大値）を、ＭＡＣＬレジスタに格 納する。Ｓビットが０のときは、連結したＭＡＣＨ／Ｌレジスタに結 果の４２ビットを格納する。 ＭＡＣＨレジスタの上位２２ビット（ ビット３１〜ビット１０）にはビット９の内容を転送する。演算後Ｒ ｍとＲｎの内容を共に＋２する。 動作 MACW(long m, long n) /* MAC.W @Rm+,@Rn+ */ { long tempm,tempn,dest,src,ans; unsigned long templ; tempn=(long)Read_Word(R[n]); R[n]+=2; tempm=(long)Read_Word(R[m]); R[m]+=2; templ=MACL; tempm=((long)(short)tempn*(long)(short)tempm); if ((long)MACL>=0) dest=0; else dest=1; if ((long)tempm>=0) { src=0; tempn=0; } else { src=1; tempn=0xFFFFFFFF; } src+=dest; MACL+=tempm; if ((long)MACL>=0) ans=0; else ans=1; ans+=dest; if (S==1) { if (ans==1) { if (src==0 || src==2) MACH|=0x00000001; if (src==0) MACL=0x7FFFFFFF; if (src==2) MACL=0x80000000; } } else { MACH+=tempn; if (templ>MACL) MACH+=1; if ((MACH&0x00000200)==0) MACH&=0x000003FF; else MACH|=0xFFFFFC00; } PC+=2; } 使用例 MOVA TBLM,R0 ;テーブルのアドレスを得る MOV R0,R1 ; MOVA TBLN,R0 ;テーブルのアドレスを得る CLRMAC ;ＭＡＣレジスタの初期化 MAC.W @R0+,@R1+ ; MAC.W @R0+,@R1+ ; STS MACL,R0 ;結果をＲ０に得る ・・・・・・・・・・・ .align 2 ; TBLM .data.w H'1234 ; .data.w H'5678 ; TBLN .data.w H'0123 ; .data.w H'4567 ;
【０１１２】 ＭＯＶ MOVe immediate data データ転送命令 書式 ＭＯＶ ＃ｉｍｍ，Ｒｎ ＭＯＶ.Ｗ ＠（ｄｉｓｐ,ＰＣ），Ｒｎ ＭＯＶ.Ｌ ＠（ｄｉｓｐ,ＰＣ），Ｒｎ 説明 ロングワードに符号拡張したイミディエイト・データを汎用レジスタ Ｒｎに格納する。データがワード／ロングワードのときは、ＰＣにデ ィスプレースメントを加えたアドレスに格納されたテーブル内のデー タを参照する。データがワードのとき、８ビットディスプレースメン トはゼロ拡張後２倍するので、テーブルとの相対距離はＰＣ＋５１０ バイトまでの範囲になる。ＰＣは本命令の２命令後の先頭アドレスで ある。データがロングワードのとき、８ビットディスプレースメント はゼロ拡張後４倍するので、オペランドとの相対距離はＰＣ＋１０２ ０バイトまでの範囲になる。ＰＣは本命令の２命令後の先頭アドレス であるが、下位２ビットをＢ'００に補正した値をアドレス計算に使 用する。 注意 テーブルはモジュール後端あるいは無条件分岐命令の１命令後への配 置が最適である。５１０バイト／１０２０バイト以内に無条件分岐命 令が無いなどの理由で最適配置が不可能なときは、ＢＲＡ命令でテー ブルを飛び越す対策が必要である。本命令を遅延分岐命令の直後に配 置すると、ＰＣは分岐先の“先頭アドレス＋２”になる。 動作 MOVI(long i, long n) /* MOV #imm,Rn */ { if ((i&0x80)==0) R[n]=(0x000000FF & (long)i); else R[n]=(0xFFFFFF00 | (long)i); PC+=2; } MOVWI(long d, long n) /* MOV.W @(disp,PC),Rn */ { long disp; disp=(0x000000FF & (long)d); R[n]=(long)Read_Word(PC+(disp<<1)); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLI(long d, long n) /* MOV.L @(disp,PC),Rn */ { long disp; disp=(0x000000FF & (long)d); R[n]=Read_Long((PC&0xFFFFFFFC)+(disp<<2)); PC+=2; } 使用例 アト゛レス 1000 MOV #H'80,R1 ;R1=H'FFFFFF80 1002 MOV.W IMM,R2 ;R2=H'FFFF9ABC IMMは@(H'08,PC) の意味 1004 ADD #-1,R0 ; 1006 TST R0,R0 ;←MOV.W命令でアト゛レス計算に用いる PCの位置 1008 MOVT R13 ; 100A BRA NEXT ;遅延分岐命令 100C MOV.L @(4,PC),R3 ;R3=H'12345678 100E IMM .data.w H'9ABC ; 1010 .data.w H'1234 ; 1012 NEXT JMP @R3 ;BRAの分岐先 1014 CMP/EQ #0,R0 ;←MOV.L命令でアト゛レス計算に用いる PCの位置 .align 4 ; 1018 .data.l H'12345678;
【０１１３】 ＭＯＶ MOVe data データ転送命令 書式 ＭＯＶ Ｒｍ，Ｒｎ ＭＯＶ Ｒｍ，＠Ｒｎ ＭＯＶ ＠Ｒｍ，Ｒｎ ＭＯＶ Ｒｍ，＠−Ｒｎ ＭＯＶ ＠Ｒｍ＋，Ｒｎ ＭＯＶ Ｒｍ，＠（Ｒ０,Ｒｎ） ＭＯＶ ＠（Ｒ０,Ｒｍ），Ｒｎ 説明 ソース・オペランドをデスティネーションへ転送する。オペランドが メモリのときは転送するデータ・サイズをバイト／ワード／ロングワ ードの範囲で指定できる。ソース・オペランドがメモリのときは、ロ ードされたデータをロングワードに符号拡張後レジスタに格納する。 動作 MOV(long m, long n) /* MOV Rm,Rn */ { R[n]=R[m]; PC+=2; } MOVBS(long m, long n) /* MOV.B Rm,@Rn */ { Write_Byte(R[n],R[m]); PC+=2; } MOVWS(long m, long n) /* MOV.W Rm,@Rn */ { Write_Word(R[n],R[m]); PC+=2; } MOVLS(long m, long n) /* MOV.L Rm,@Rn */ { Write_Long(R[n],R[m]); PC+=2; } MOVBL(long m, long n) /* MOV.B @Rm,Rn */ { R[n]=(long)Read_Byte(R[m]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } MOVWL(long m, long n) /* MOV.W @Rm,Rn */ { R[n]=(long)Read_Word(R[m]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLL(long m, long n) /* MOV.L @Rm,Rn */ { R[n]=Read_Long(R[m]); PC+=2; } MOVBM(long m, long n) /* MOV.B Rm,@-Rn */ { Write_Byte(R[n]-1,R[m]); R[n]-=1; PC+=2; } MOVWM(long m, long n) /* MOV.W Rm,@-Rn */ { Write_Word(R[n]-2,R[m]); R[n]-=2; PC+=2; } MOVLM(long m, long n) /* MOV.L Rm,@-Rn */ { Write_Long(R[n]-4,R[m]); R[n]-=4; PC+=2; } MOVBP(long m, long n) /* MOV.B @Rm+,Rn */ { R[n]=(long)Read_Byte(R[m]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; if (n!=m) R[m]+=1; PC+=2; } MOVWP(long m, long n) /* MOV.W @Rm+,Rn */ { R[n]=(long)Read_Word(R[m]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; if (n!=m) R[m]+=2; PC+=2; } MOVLP(long m, long n) /* MOV.L @Rm+,Rn */ { R[n]=Read_Long(R[m]); if (n!=m) R[m]+=4; PC+=2; } MOVBS0(long m, long n) /* MOV.B Rm,@(R0,Rn) */ { Write_Byte(R[n]+R[0],R[m]); PC+=2; } MOVWS0(long m, long n) /* MOV.W Rm,@(R0,Rn) */ { Write_Word(R[n]+R[0],R[m]); PC+=2; } MOVLS0(long m, long n) /* MOV.L Rm,@(R0,Rn) */ { Write_Long(R[n]+R[0],R[m]); PC+=2; } MOVBL0(long m, long n) /* MOV.B @(R0,Rm),Rn */ { R[n]=(long)Read_Byte(R[m]+R[0]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } MOVWL0(long m, long n) /* MOV.W @(R0,Rm),Rn */ { R[n]=(long)Read_Word(R[m]+R[0]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLL0(long m, long n) /* MOV.L @(R0,Rm),Rn */ { R[n]=Read_Long(R[m]+R[0]); PC+=2; } 使用例 MOV R0,R1 ;実行前 R0=H'FFFFFFFF,R1=H'00000000 ;実行後 R1=H'FFFFFFFF MOV.W R0,@R1 ;実行前 R0=H'FFFF7F80 ;実行後 @R1=H'7F80 MOV.B @R0,R1 ;実行前 @R0=H'80,R1=H'00000000 ;実行後 R1=H'FFFFFF80 MOV.W R0,@-R1 ;実行前 R0=H'AAAAAAAA,R1=H'FFFF7F80 ;実行後 R1=H'FFFF7F7E,@R1=H'AAAA MOV.L @R0+,R1 ;実行前 R0=H'12345670 ;実行後 R0=H'12345674,R1=@H'12345670 MOV.B R1,@(R0,R2) ;実行前 R2=H'00000004,R0=H'10000000 ;実行後 R1=@H'10000004 MOV.W @(R0,R2),R1 ;実行前 R2=H'00000004,R0=H'10000000 ;実行後 R1=@H'10000004
【０１１４】 ＭＯＶ MOVe structure data データ転送命令 書式 ＭＯＶ.Ｂ Ｒ０，＠（ｄｉｓｐ,Ｒｎ） ＭＯＶ.Ｗ Ｒ０，＠（ｄｉｓｐ,Ｒｎ） ＭＯＶ.Ｌ Ｒｍ，＠（ｄｉｓｐ,Ｒｎ） ＭＯＶ.Ｂ ＠（ｄｉｓｐ,Ｒｍ），Ｒ０ ＭＯＶ.Ｗ ＠（ｄｉｓｐ,Ｒｍ），Ｒ０ ＭＯＶ.Ｌ ＠（ｄｉｓｐ,Ｒｍ），Ｒｎ 説明 ソースオペランドをデスティネーションへ転送する。構造体、スタッ ク内のデータアクセスに最適である。データサイズをバイト／ワード ／ロングワードの範囲で指定できるが、バイト／ワードのときはレジ スタがＲ０固定になる。データがバイトサイズのとき４ビットディス プレースメントはゼロ拡張するだけであるので、＋１５バイトまでの 範囲が指定できる。ワードサイズのとき４ビットディスプレースメン トはゼロ拡張後２倍するので、＋３０バイまでの範囲が指定できる。 ロングワードサイズのとき４ビットディスプレースメントはゼロ拡張 後４倍するので、＋６０バイトまでの範囲が指定できる。メモリオペ ランドに届かないときは前述の＠（Ｒ０,Ｒｎ）モードを使う必要が 有る。ソースオペランドがメモリのときは、ロードされたデータをロ ングワードに符号拡張後レジスタへ格納する。 注意 バイト／ワードデータをロードするときデスティネーション・レジス タがＲ０固定である。従って、直後の命令でＲ０を参照しようとして もロード命令の実行完了まで待たされる。これは命令の順序変えによ る最適化が可能である。 MOV.B @(2,R1),R0 MOV.B @(2,R1),R0 AND #80,R0 ADD #20,R1 ADD #20,R1 AND #80,R0 動作 MOVBS4(long d, long n) /* MOV.B R0,@(disp,Rn) */ { long disp; disp=(0x0000000F & (long)d); Write_Byte(R[n]+disp,R[0]); PC+=2; } MOVWS4(long d, long n) /* MOV.W R0,@(disp,Rn) */ { long disp; disp=(0x0000000F & (long)d); Write_Word(R[n]+(disp<<1),R[0]); PC+=2; } MOVLS4(long m, long d, long n) /* MOV.L Rm,@(disp,Rn) */ { long disp; disp=(0x0000000F & (long)d); Write_Long(R[n]+(disp<<2),R[m]); PC+=2; } MOVBL4(long m, long d) /* MOV.B @(disp,Rm),R0 */ { long disp; disp=(0x0000000F & (long)d); R[0]=Read_Byte(R[m]+disp); if ((R[0]&0x80)==0) R[0]&=0x000000FF; else R[0]|=0xFFFFFF00; PC+=2; } MOVWL4(long m, long d) /* MOV.W @(disp,Rm),R0 */ { long disp; disp=(0x0000000F & (long)d); R[0]=Read_Word(R[m]+(disp<<1)); if ((R[0]&0x8000)==0) R[0]&=0x0000FFFF; else R[0]|=0xFFFF0000; PC+=2; } MOVLL4(long m, long d, long n) /* MOV.L @(disp,Rm),Rn */ { long disp; disp=(0x0000000F & (long)d); R[n]=Read_Long(R[m]+(disp<<2)); PC+=2; } 使用例 MOV.L @(2,R0),R1 ;実行前 @(R0+8)=H'12345670 ;実行後 R1=@H'12345670 MOV.L R0,@(H'F,R1) ;実行前 R0=H'FFFF7F80 ;実行後 @(R1+60)=H'FFFF7F80
【０１１５】 ＭＯＶ MOVe i/o data データ転送命令 書式 ＭＯＶ ＠（ｄｉｓｐ,ＧＢＲ），Ｒ０ ＭＯＶ Ｒ０，＠（ｄｉｓｐ,ＧＢＲ） 説明 ソースオペランドをデスティネーションへ転送する。Ｉ／Ｏ領域内の データアクセスに最適である。データサイズをバイト／ワード／ロン グワードの範囲で指定できるが、レジスタがＲ０固定になる。ＧＢＲ には、Ｉ／Ｏのベースアドレスを設定する。Ｉ／Ｏのデータがバイト サイズのとき８ビットディスプレースメントはゼロ拡張するだけであ るので、＋２５５バイトまでの範囲が指定できる。ワードサイズのと き８ビットディスプレースメントはゼロ拡張後２倍しるので、＋５１ ０バイトまでの範囲が指定できる。ロングワードサイズのとき８ビッ トディスプレースメントはゼロ拡張後４倍するので、＋１０２０バイ トまでの範囲が指定できる。メモリオペランドに届かないときはＧＢ Ｒを汎用レジスタに転送した後、前述の＠（Ｒ０,Ｒｎ）モードを使 う必要が有る。ソースオペランドがメモリのときは、ロードされたデ ータをロングワードに符号拡張後レジスタへ格納する。 注意 ロードするときデスティネーション・レジスタがＲ０固定である。従 って、直後の命令でＲ０を参照しようとしてもロード命令の実行完了 まで待たされる。これは命令の順序変えによる最適化が可能である。 MOV.B @(12,GBR),R0 MOV.B @(12,GBR),R0 AND #80,R0 ADD #20,R1 ADD #20,R1 AND #80,R0 動作 MOVBLG(long d) /* MOV.B @(disp,GBR),R0 */ { long disp; disp=(0x000000FF & (long)d); R[0]=(long)Read_Byte(GBR+disp); if ((R[0]&0x80)==0) R[0]&=0x000000FF; else R[0]|=0xFFFFFF00; PC+=2; } MOVWLG(long d) /* MOV.W @(disp,GBR),R0 */ { long disp; disp=(0x000000FF & (long)d); R[0]=(long)Read_Word(GBR+(disp<<1)); if ((R[0]&0x8000)==0) R[0]&=0x0000FFFF; else R[0]|=0xFFFF0000; PC+=2; } MOVLLG(long d) /* MOV.L @(disp,GBR),R0 */ { long disp; disp=(0x000000FF & (long)d); R[0]=Read_Long(GBR+(disp<<2)); PC+=2; } MOVBSG(long d) /* MOV.B R0,@(disp,GBR) */ { long disp; disp=(0x000000FF & (long)d); Write_Byte(GBR+disp,R[0]); PC+=2; } MOVWSG(long d) /* MOV.W R0,@(disp,GBR) */ { long disp; disp=(0x000000FF & (long)d); Write_Word(GBR+(disp<<1),R[0]); PC+=2; } MOVLSG(long d) /* MOV.L R0,@(disp,GBR) */ { long disp; disp=(0x000000FF & (long)d); Write_Long(GBR+(disp<<2),R[0]); PC+=2; } 使用例 MOV.L @(2,GBR),R0 ;実行前 @(GBR+8)=H'12345670 ;実行後 R0=@H'12345670 MOV.B R0,@(1,GBR) ;実行前 R0=H'FFFF7F80 ;実行後 @(GBR+1)=H'FFFF7F80
【０１１６】 ＭＯＶＡ MOVe effective Address データ転送命令 書式 ＭＯＶＡ ＠（ｄｉｓｐ,ＰＣ），Ｒ０ 説明 汎用レジスタＲ０にソース・オペランドの実効アドレスを格納する。 ８ビットディスプレースメントはゼロ拡張後４倍するので、オペラン ドとの相対距離はＰＣ＋１０２０バイトまでの範囲になる。ＰＣは本 命令の２命令後の先頭アドレスであるが、下位２ビットをＢ'００に 補正した値をアドレス計算に使用する。 注意 本命令が遅延分岐命令の直後に配置されているとき、ＰＣは分岐先の “先頭アドレス＋２”になる。 動作 MOVA(long d) /* MOVA @(disp,PC),R0 */ { long disp; disp=(0x000000FF & (long)d); R[0]=(PC&0xFFFFFFFC)+(disp<<2); PC+=2; } 使用例 アト゛レス .org H'1006 1006 MOVA STR,R0 ;STRのアドレス→Ｒ０ 1008 MOV.B @R0,R1 ;R1="X" ←PC下位2ヒ゛ット補正後の 位置。 100A ADD R4,R5 ;←MOVA命令のアト゛レス計算時、PCの本来の 位置。 .align 4 100C STR:.sdata "XYZP12" ・・・・・・・・・・・ 2002 BRA TRGET ;遅延分岐命令 2004 MOVA @(0,PC),R0 ;TRGETのアドレス＋２→Ｒ０ 2006 NOP ;
【０１１７】 ＭＯＶＴ MOVe Tbit データ転送命令 書式 ＭＯＶＴ Ｒｎ 説明 Ｔビットを汎用レジスタＲｎに格納する。Ｔ＝１のときＲｎ＝１、Ｔ ＝０のときＲｎ＝０になる。 動作 MOVT(long n) /* MOVT Rn */ { R[n]=(0x00000001 & SR); PC+=2; } 使用例 XOR R2,R2 ;R2=0 CMP/PZ R2 ;T=1 MOVT R0 ;R0=1 CLRT ;T=0 MOVT R1 ;R1=0
【０１１８】 ＭＵＬＳ MULtiply as Signed 算術演算命令 書式 ＭＵＬＳ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍを１６ビットで乗算し、結果の３２ビ ットを ＭＡＣＬレジスタ に格納する。演算は符号付き算術 演算で行ないる。ＲｎとＭＡＣＨの内容は変化しない。 動作 MULS(long m, long n) /* MULS Rm,Rn */ { MACL=((long)(short)R[n]*(long)(short)R[m]); PC+=2; } 使用例 MULS R0,R1 ;実行前 R0=H'FFFFFFFE,R1=H'00005555 ;実行後 MACL=H'FFFF5556 STS MACL,R0 ;演算結果を得る
【０１１９】 ＭＵＬＵ MULtiply as Unsigned 算術演算命令 書式 ＭＵＬＵ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍを１６ビットで乗算し、結果の３２ビ ットを ＭＡＣＬレジスタ に格納する。演算は符号なし算術 演算で行ないる。ＲｎとＭＡＣＨの内容は変化しない。 動作 MULU(long m, long n) /* MULU Rm,Rn */ { MACL=((unsigned long)(unsigned short)R[n]* (unsigned long)(unsigned short)R[m]); PC+=2; } 使用例 MULU R0,R1 ;実行前 R0=H'00000002,R1=H'FFFFAAAA ;実行後 MACL=H'00015554 STS MACL,R0 ;演算結果を得る
【０１２０】 ＮＥＧ NEGate 算術演算命令 書式 ＮＥＧ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の２の補数をとり、結果をＲｎに格納する。 即ち０からＲｍを減算し、 結果をＲｎに格納する。 動作 NEG(long m, long n) /* NEG Rm,Rn */ { R[n]=0-R[m]; PC+=2; } 使用例 NEG R0,R1 ;実行前 R0=H'00000001 ;実行後 R1=H'FFFFFFFF
【０１２１】 ＮＥＧＣ NEGate with Carry 算術演算命令 書式 ＮＥＧＣ Ｒｍ，Ｒｎ 説明 ０から汎用レジスタＲｍの内容とＴビットを減算し、結果をＲｎに格 納する。演算の結果によ ってボローをＴビットに反映する。 ３２ビットを超える値の符号反転を行なうとき使用する。 動作 NEGC(long m, long n) /* NEGC Rm,Rn */ { unsigned long temp; temp=0-R[m]; R[n]=temp-T; if (0<temp) T=1; else T=0; if (temp<R[n]) T=1; PC+=2; } 使用例 CLRT ;R0:R1(64ヒ゛ット)の符号反転 NEGC R1,R1 ;実行前 R1=H'00000001,T=0 ;実行後 R1=H'FFFFFFFF,T=1 NEGC R0,R0 ;実行前 R0=H'00000000,T=1 ;実行後 R0=H'FFFFFFFF,T=1
【０１２２】 ＮＯＰ No OPeration システム制御命令 書式 ＮＯＰ 説明 ＰＣのインクリメントのみを行ない、次の命令に実行を移する。 動作 NOP( ) /* NOP */ { PC+=2; } 使用例 NOP ;１サイクルの時間が過ぎる。
【０１２３】 ＮＯＴ NOT-logical complement 論理演算命令 書式 ＮＯＴ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の１の補数をとり、結果をＲｎに格納する。 即ちＲｍのビットを反転してＲｎに格納する。 動作 NOT(long m, long n) /* NOT Rm,Rn */ { R[n]=■R[m]; PC+=2; } 使用例 NOT R0,R1 ;実行前 R0=H'AAAAAAAA ;実行後 R1=H'55555555
【０１２４】 ＯＲ OR logical 論理演算命令 書式 ＯＲ Ｒｍ，Ｒｎ ＯＲ ＃ｉｍｍ，Ｒ０ ＯＲ.Ｂ ＃ｉｍｍ，＠（Ｒ０,ＧＢＲ） 説明 汎用レジスタＲｎの内容とＲｍの論理和をとり、結果をＲｎに格納す る。特殊形として汎用レジスタＲ０とゼロ拡張した８ビット・イミデ ィエイト・データとの論理和、もしくはＧＢＲ相対で８ビット・メモ リと８ビット・イミディエイト・データとの論理和が可能である。 動作 OR(long m, long n) /* OR Rm,Rn */ { R[n]|=R[m]; PC+=2; } ORI(long i) /* OR #imm,R0 */ { R[0]|=(0x000000FF & (long)i); PC+=2; } ORM(long i) /* OR.B #imm,@(R0,GBR) */ { long temp; temp=(long)Read_Byte(GBR+R[0]); temp|=(0x000000FF & (long)i); Write_Byte(GBR+R[0],temp); PC+=2; } 使用例 OR R0,R1 ;実行前 R0=H'AAAA5555,R1=H'55550000 ;実行後 R1=H'FFFF5555 OR #H'F0,R0 ;実行前 R0=H'00000008 ;実行後 R0=H'000000F8 OR.B #H'50,@(R0,GBR) ;実行前 @(R0,GBR)=H'A5 ;実行後 @(R0,GBR)=H'F5
【０１２５】 ＲＯＴＬ／ＲＯＴＲ ROTate Left/Right シフト命令 書式 ＲＯＴＬ Ｒｎ ＲＯＴＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に１ビット・ローテート（回転 ）し、結果をＲｎに格納しる。ローテートしてオペランドの外に出て しまったビットは、Ｔビットへ転送する。 動作 ROTL(long n) /* ROTL Rn */ { if ((R[n]&0x80000000)==0) T=0; else T=1; R[n]<<=1; if (T==1) R[n]|=0x00000001; else R[n]&=0xFFFFFFFE; PC+=2; } ROTR(long n) /* ROTR Rn */ { if ((R[n]&0x00000001)==0) T=0; else T=1; R[n]>>=1; if (T==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; PC+=2; } 使用例 ROTL R0 ;実行前 R0=H'80000000,T=0 ;実行後 R0=H'00000001,T=1 ROTR R0 ;実行前 R0=H'00000001,T=0 ;実行後 R0=H'80000000,T=1
【０１２６】 ＲＯＴＣＬ／ＲＯＴＣＲ ROTate with Carry Left/Right シフト命令 書式 ＲＯＴＣＬ Ｒｎ ＲＯＴＣＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向にＴビットを含めて１ビット・ ローテート（回転）し、結果をＲｎに格納する。ローテートしてオペ ランドの外に出てしまったビットは、Ｔビットへ転送する。 動作 ROTCL(long n) /* ROTCL Rn */ { long temp; if ((R[n]&0x80000000)==0) temp=0; else temp=1; R[n]<<=1; if (T==1) R[n]|=0x00000001; else R[n]&=0xFFFFFFFE; if (temp==1) T=1; else T=0; PC+=2; } ROTCR(long n) /* ROTCR Rn */ { long temp; if ((R[n]&0x00000001)==0) temp=0; else temp=1; R[n]>>=1; if (T==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; if (temp==1) T=1; else T=0; PC+=2; } 使用例 ROTCL R0 ;実行前 R0=H'80000000,T=0 ;実行後 R0=H'00000000,T=1 ROTCR R0 ;実行前 R0=H'00000001,T=1 ;実行後 R0=H'80000000,T=1
【０１２７】 ＲＴＥ ReTurn from Exception システム制御命令 書式 ＲＴＥ 説明 割り込みルーチンから復帰する。すなわち、ＰＣとＳＲをスタックか ら復帰し、復帰したＰＣの示すアドレスから処理を続行する。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 RTE( ) /* RTE */ { unsigned long temp; temp=PC; PC=Read_Long(R[15])+4; R[15]+=4; SR=Read_Long(R[15])&0x000003F3; R[15]+=4; Delay_Slot(temp+2); } 使用例 RTE ;基のルーチンへ復帰する ADD #8,R15 ;分岐に先立ち実行する。
【０１２８】 ＲＴＳ ReTurn from SubRoutine 分岐命令 書式 ＲＴＳ 説明 プロシージャから復帰する。すなわち、ＰＣをＰＲから復帰し、復帰 したＰＣの示すアドレスから処理を続行する。本命令によって、ＢＳ ＲおよびＪＳＲ命令でコールされたプロシージャからコール元へ戻る ことが出来る。 注意 遅延分岐命令であるので、本命令の直後の命令を分岐に先立ち実行す る。本命令と直後の命令との間には、アドレスエラーと割り込みを受 け付けない。直後の命令が分岐命令のときは、それをスロット不当命 令として認識する。 動作 RTS( ) /* RTS */ { unsigned long temp; temp=PC; PC=PR+4; Delay_Slot(temp+2); } 使用例 MOV.L TABLE,R3 ;R3=TRGETのアドレス JSR @R3 ;TRGETへ分岐する NOP ;JSRに先立ち実行する。 ADD R0,R1 ;←プロシージャからの戻り先（ＰＲの 内容） ・・・・・・・・ TABLE: .data.l TRGET ;ジャンプテーブル ・・・・・・・・ TRGET: MOV R1,R0 ;←プロシージャの入り口 RTS ;ＰＲの内容−＞ＰＣ MOV #12,R0 ;分岐に先立ち実行する。
【０１２９】 ＳＥＴＴ SET Tbit システム制御命令 書式 ＳＥＴＴ 説明 Ｔビットをセットする。 動作 SETT( ) /* SETT */ { T=1; PC+=2; } 使用例 SETT ;実行前 T=0 ;実行後 T=1
【０１３０】 ＳＨＡＬ／ＳＨＡＲ SHift Arithmetic Left/Right シフト命令 書式 ＳＨＡＬ Ｒｎ ＳＨＡＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に算術的に１ビット・シフトし 、結果をＲｎに格納する。シフトしてオペランドの外に出てしまった ビットは、Ｔビットへ転送する。 動作 SHAL(long n) /* SHAL Rn (Same as SHLL) */ { if ((R[n]&0x80000000)==0) T=0; else T=1; R[n]<<=1; PC+=2; } SHAR(long n) /* SHAR Rn */ { long temp; if ((R[n]&0x00000001)==0) T=0; else T=1; if ((R[n]&0x80000000)==0) temp=0; else temp=1; R[n]>>=1; if (temp==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; PC+=2; } 使用例 SHAL R0 ;実行前 R0=H'80000001,T=0 ;実行後 R0=H'00000002,T=1 SHAR R0 ;実行前 R0=H'80000001,T=0 ;実行後 R0=H'C0000000,T=1
【０１３１】 ＳＨＬＬ／ＳＨＬＲ SHift Logical Left/Right シフト命令 書式 ＳＨＬＬ Ｒｎ ＳＨＬＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に論理的に１ビット・シフトし 、結果をＲｎに格納する。シフトしてオペランドの外に出てしまった ビットは、Ｔビットへ転送する。 動作 SHLL(long n) /* SHLL Rn (Same as SHAL) */ { if ((R[n]&0x80000000)==0) T=0; else T=1; R[n]<<=1; PC+=2; } SHLR(long n) /* SHLR Rn */ { if ((R[n]&0x00000001)==0) T=0; else T=1; R[n]>>=1; R[n]&=0x7FFFFFFF; PC+=2; } 使用例 SHLL R0 ;実行前 R0=H'80000001,T=0 ;実行後 R0=H'00000002,T=1 SHLR R0 ;実行前 R0=H'80000001,T=0 ;実行後 R0=H'40000000,T=1
【０１３２】 ＳＨＬＬｎ/ＳＨＬＲｎ n bits SHift Logical Left/Right シフト命令 書式 ＳＨＬＬ２ Ｒｎ ＳＨＬＲ２ Ｒｎ ＳＨＬＬ８ Ｒｎ ＳＨＬＲ８ Ｒｎ ＳＨＬＬ１６ Ｒｎ ＳＨＬＲ１６ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に論理的に２／８／１６ビット ・シフトし、結果をＲｎに格納する。シフトしてオペランドの外に出 てしまったビットは捨てる。 動作 SHLL2(long n) /* SHLL2 Rn */ { R[n]<<=2; PC+=2; } SHLR2(long n) /* SHLR2 Rn */ { R[n]>>=2; R[n]&=0x3FFFFFFF; PC+=2; } SHLL8(long n) /* SHLL8 Rn */ { R[n]<<=8; PC+=2; } SHLR8(long n) /* SHLR8 Rn */ { R[n]>>=8; R[n]&=0x00FFFFFF; PC+=2; } SHLL16(long n) /* SHLL16 Rn */ { R[n]<<=16; PC+=2; } SHLR16(long n) /* SHLR16 Rn */ { R[n]>>=16; R[n]&=0x0000FFFF; PC+=2; } 使用例 SHLL2 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'48D159E0 SHLR2 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'048D159E SHLL8 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'34567800 SHLR8 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'00123456 SHLL16 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'56780000 SHLR16 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'00001234
【０１３３】 ＳＬＥＥＰ SLEEP システム制御命令 書式 ＳＬＥＥＰ 説明 ＣＰＵを低消費電力モードにする。低消費電力モードでは、ＣＰＵの 内部状態を保持し、直後の命令の実行を停止し、割り込み要求の発生 を待つ。要求が発生すると、低消費電力モードから抜けて例外処理を 開始する。すなわち、ＳＲとＰＣをスタックに退避し、所定のベクタ に従い割り込みルーチンへ分岐する。ＰＣは本命令の直後の命令の先 頭アドレスである。 動作 SLEEP( ) /* SLEEP */ { PC-=2; Error("Sleep Mode."); } 使用例 SLEEP ;低消費電力モードへの遷移
【０１３４】 ＳＴＣ STore Control register システム制御命令 書式 ＳＴＣ Ｃｍ，Ｒｎ ＳＴＣ.Ｌ Ｃｍ，＠−Ｒｎ 説明 コントロール・レジスタＣｍ（ＳＲ、ＧＢＲ、ＶＢＲ）をデスティネ ーションに格納する。 注意 本命令と直後の命令との間には、割り込みを受け付けない。（アドレ スエラーは受け付ける。） 動作 STC(long m, long n) /* STC Cm,Rn */ { switch (m) { case 0: R[n]=SR; PC+=2; break; case 1: R[n]=GBR; PC+=2; break; case 2: R[n]=VBR; PC+=2; break; default:Error("Illegal CR number."); break; } } STCM(long m, long n) /* STC.L Cm,@-Rn */ { switch (m) { case 0: R[n]-=4; Write_Long(R[n],SR); PC+=2; break; case 1: R[n]-=4; Write_Long(R[n],GBR); PC+=2; break; case 2: R[n]-=4; Write_Long(R[n],VBR); PC+=2; break; default:Error("Illegal CR number."); break; } } 使用例 STC SR,R0 ;実行前 R0=H'FFFFFFFF,SR=H'00000000 ;実行後 R0=H'00000000 STC.L GBR,@-R15 ;実行前 R15=H'10000004 ;実行後 R15=H'10000000,@R15=GBR
【０１３５】 ＳＴＳ STore System register システム制御命令 書式 ＳＴＳ Ｓｍ，Ｒｎ ＳＴＳ.Ｌ Ｓｍ，＠−Ｒｎ 説明 システム・レジスタＳｍ（ＭＡＣＨ、ＭＡＣＬ、ＰＲ）をデスティネ ーションに格納する。 注意 本命令と直後の命令との間には、割り込みを受け付けない。（アドレ スエラーは受け付ける。） 動作 STS(long m, long n) /* STS Sm,Rn */ { switch (m) { case 0: R[n]=MACH; if ((R[n]&0x00000200)==0) R[n]&=0x000003FF; else R[n]|=0xFFFFFC00; PC+=2; break; case 1: R[n]=MACL; PC+=2; break; case 2: R[n]=PR; PC+=2; break; default:Error("Illegal SR number."); break; } } STSM(long m, long n) /* STS.L Sm,@-Rn */ { switch (m) { case 0: R[n]-=4; if ((MACH&0x00000200)==0) Write_Long(R[n],MACH &0x000003FF); else Write_Long(R[n],MACH|0xFFFFFC00); PC+=2; break; case 1: R[n]-=4; Write_Long(R[n],MACL); PC+=2; break; case 2: R[n]-=4; Write_Long(R[n],PR); PC+=2; break; default:Error("Illegal SR number."); break; } } 使用例 STS MACH,R0 ;実行前 R0=H'FFFFFFFF,MACH=H'00000000 ;実行後 R0=H'00000000 STS.L PR,@-R15 ;実行前 R15=H'10000004 ;実行後 R15=H'10000000,@R15=PR
【０１３６】 ＳＵＢ SUBtract binary 算術演算命令 書式 ＳＵＢ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍを減算し、結果をＲｎに格納する。 イミディエイト・データとの減算はＡＤＤ ＃ｉｍｍ，Ｒｎで代用可 能である。 動作 SUB(long m, long n) /* SUB Rm,Rn */ { R[n]-=R[m]; PC+=2; } 使用例 SUB R0,R1 ;実行前 R0=H'00000001,R1=H'80000000 ;実行後 R1=H'7FFFFFFF
【０１３７】 ＳＵＢＣ SUBtract with Carry 算術演算命令 書式 ＳＵＢＣ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍとＴビットを減算し、結果をＲｎに 格納する。演算の結果に よってボローをＴビットに反映する 。３２ビットを超える減算を行なうとき使用する。 動作 SUBC(long m, long n) /* SUBC Rm,Rn */ { unsigned long tmp0,tmp1; tmp1=R[n]-R[m]; tmp0=R[n]; R[n]=tmp1-T; if (tmp0<tmp1) T=1; else T=0; if (tmp1<R[n]) T=1; PC+=2; } 使用例 CLRT ; R0:R1(64ヒ゛ット)-R2:R3(64ヒ゛ット)=R0:R1(64ヒ゛ット) SUBC R3,R1 ;実行前 T=0,R1=H'00000000,R3=H'00000001 ;実行後 T=1,R1=H'FFFFFFFF SUBC R2,R0 ;実行前 T=1,R0=H'00000000,R2=H'00000000 ;実行後 T=1,R0=H'FFFFFFFF
【０１３８】 ＳＵＢＶ SUBtract with (Vflag)underflow check 算術演算命令 書式 ＳＵＢＶ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍを減算し、結果をＲｎに格納する。 アンダーフローが発生すると、Ｔビットをセットする。 動作 SUBV(long m, long n) /* SUBV Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]-=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if (src==1) { if (ans==1) T=1; else T=0; } else T=0; PC+=2; } 使用例 SUBV R0,R1 ;実行前 R0=H'00000002,R1=H'80000001 ;実行後 R1=H'7FFFFFFF,T=1 SUBV R2,R3 ;実行前 R2=H'FFFFFFFE,R3=H'7FFFFFFE ;実行後 R3=H'80000000,T=1
【０１３９】 ＳＷＡＰ SWAP register halves データ転送命令 書式 ＳＷＡＰ.Ｂ Ｒｍ，Ｒｎ ＳＷＡＰ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の上位と下位を交換して、結果をＲｎに格納 する。バイト指定のとき、Ｒｍのビット０からビット７の８ビットと 、ビット８からビット１５の８ビットを交換する。Ｒｎの上位１６ビ ットにはＲｍの上位１６ビットをそのまま転送する。ワード指定のと き、Ｒｍのビット０からビット１５の１６ビットと、ビット１６から ビット３１の１６ビットを交換する。 動作 SWAPB(long m, long n) /* SWAP.B Rm,Rn */ { unsigned long temp0,temp1; temp0=R[m]&0xffff0000; temp1=(R[m]&0x000000ff)<<8; R[n]=(R[m]&0x0000ff00)>>8; R[n]=R[n]|temp1|temp0; PC+=2; } SWAPW(long m, long n) /* SWAP.W Rm,Rn */ { unsigned long temp; temp=(R[m]>>16)&0x0000FFFF; R[n]=R[m]<<16; R[n]|=temp; PC+=2; } 使用例 SWAP.B R0,R1 ;実行前 R0=H'12345678 ;実行後 R1=H'12347856 SWAP.W R0,R1 ;実行前 R0=H'12345678 ;実行後 R1=H'56781234
【０１４０】 ＴＡＳ Test And Set 論理演算命令 書式 ＴＡＳ.Ｂ ＠Ｒｎ 説明 汎用レジスタＲｎの内容をアドレスとし、そのアドレスの示すバイト ・データを読み込み、そのデータがゼロのときＴ＝１、否ゼロのとき Ｔ＝０とする。その後、ビット７を１にセットして同じアドレスへ書 き込みる。この間、バス権は解放しない。 動作 TAS(long n) /* TAS.B @Rn */ { long temp; temp=(long)Read_Byte(R[n]); /* Bus Lock enable */ if (temp==0) T=1; else T=0; temp|=0x00000080; Write_Byte(R[n],temp); /* Bus Lock disable */ PC+=2; } 使用例 _LOOP TAS.B @R7 ;R7=1000 BF _LOOP ;1000番地がゼロになるまでループする。
【０１４１】 ＴＳＴ TeST logical 論理演算命令 書式 ＴＳＴ Ｒｍ，Ｒｎ ＴＳＴ ＃ｉｍｍ，Ｒ０ ＴＳＴ.Ｂ ＃ｉｍｍ，＠（Ｒ０,ＧＢＲ） 説明 汎用レジスタＲｎの内容とＲｍの論理積をとり、結果がゼロのときＴ ビットをセットする。結 果が否ゼロのときＴビットをクリア する。Ｒｎの内容は変更しない。特殊形として汎用レジスタＲ０とゼ ロ拡張した８ビット・イミディエイト・データとの論理積、もしくは ＧＢＲ相対で８ビット・メモリと８ビット・イミディエイト・データ との論理積が可能である。Ｒ０、もしくはメモリの内容は変更しない。 動作 TST(long m, long n) /* TST Rm,Rn */ { if ((R[n]&R[m])==0) T=1; else T=0; PC+=2; } TSTI(long i) /* TST #imm,R0 */ { long temp; temp=R[0]&(0x000000FF & (long)i); if (temp==0) T=1; else T=0; PC+=2; } TSTM(long i) /* TST.B #imm,@(R0,GBR) */ { long temp; temp=(long)Read_Byte(GBR+R[0]); temp&=(0x000000FF & (long)i); if (temp==0) T=1; else T=0; PC+=2; } 使用例 TST R0,R0 ;実行前 R0=H'00000000 ;実行後 T=1 TST #H'80,R0 ;実行前 R0=H'FFFFFF7F ;実行後 T=1 TST.B #H'A5,@(R0,GBR) ;実行前 @(R0,GBR)=H'A5 ;実行後 T=0
【０１４２】 ＴＲＡＰＡ TRAP Always システム制御命令 書式 ＴＲＡＰＡ ＃ｉｍｍ 説明 トラップ例外処理を開始する。すなわちＰＣとＳＲをスタックに退避 し、指定ベクタの内容で表わされるアドレスへ分岐する。ベクタは８ ビットイミディエイトデータをゼロ拡張後４倍したメモリアドレスそ のものである。ＰＣは次命令の先頭アドレスである。ＲＴＥと組み合 わせて、システム・コールに使用する。 動作 TRAPA(long i) /* TRAPA #imm */ { long imm; imm=(0x000000FF & i); R[15]-=4; Write_Long(R[15],SR); R[15]-=4; Write_Long(R[15],PC-2); PC=Read_Long(VBR+(imm<<2))+4; } 使用例 アト゛レス VBR+H'80 .data.l 10000000 ; ・・・・・・・ TRAPA #H'20 ;VBR+H'80番地の内容のアドレスに分岐す る TST #0,R0 ;←トラップルーチンからの戻り先 ・・・・・・・ （スタックしたＰＣの内容）である。 ・・・・・・・ 10000000 XOR R0,R0 ;←トラップルーチンの入り口 10000002 RTE ;上記ＴＳＴ命令に戻る。 10000004 NOP ;ＲＴＥに先立ち実行する
【０１４３】 ＸＯＲ eXclusive OR logical 論理演算命令 書式 ＸＯＲ Ｒｍ，Ｒｎ ＸＯＲ ＃ｉｍｍ，Ｒ０ ＸＯＲ.Ｂ ＃ｉｍｍ，＠（Ｒ０,ＧＢＲ） 説明 汎用レジスタＲｎの内容とＲｍの排他的論理和をとり、結果をＲｎに 格納する。特殊形として汎用レジスタＲ０とゼロ拡張した８ビット・ イミディエイト・データとの排他的論理和、もしくはＧＢＲ相対で８ ビット・メモリと８ビット・イミディエイト・データとの排他的論理 和が可能である。 動作 XOR(long m, long n) /* XOR Rm,Rn */ { R[n]^=R[m]; PC+=2; } XORI(long i) /* XOR #imm,R0 */ { R[0]^=(0x000000FF & (long)i); PC+=2; } XORM(long i) /* XOR.B #imm,@(R0,GBR) */ { long temp; temp=(long)Read_Byte(GBR+R[0]); temp^=(0x000000FF & (long)i); Write_Byte(GBR+R[0],temp); PC+=2; } 使用例 XOR R0,R1 ;実行前 R0=H'AAAAAAAA,R1=H'55555555 ;実行後 R1=H'FFFFFFFF XOR #H'F0,R0 ;実行前 R0=H'FFFFFFFF ;実行後 R0=H'FFFFFF0F XOR.B #H'A5,@(R0,GBR) ;実行前 @(R0,GBR)=H'A5 ;実行後 @(R0,GBR)=H'00
【０１４４】 ＸＴＲＣＴ eXTRaCT データ転送命令 書式 ＸＴＲＣＴ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍとＲｎとを連結した６４ビットの内容から中央の３ ２ビットを切り出し、結果 をＲｎに格納する。 動作 XTRCT(long m, long n) /* XTRCT Rm,Rn */ { unsigned long temp; temp=(R[m]<<16)&0xFFFF0000; R[n]=(R[n]>>16)&0x0000FFFF; R[n]|=temp; PC+=2; } 使用例 XTRCT R0,R1 ;実行前 R0=H'01234567,R1=H'89ABCDEF ;実行後 R1=H'456789AB
【０１４５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばＣ
ＡＳ＊のデューティーは３５％に代えて４０％以下であ
ってもよい。
【０１４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１４７】（１）ダイナミックＲＡＭのためのインタ
フェースと、スタティックＲＡＭなどのメモリ並びにそ
の他の周辺回路のためのインタフェースをマイクロコン
ピュータに採用することにより、所要のシステム構築に
柔軟に対応できる。 （２）ＣＢＲリフレッシュモードに代えて選択的にセル
フ・リフレッシュモードを指定できることにより、バッ
テリーバックアップモードのようなシステムの低消費電
力のための動作モードに最適なダイナミックＲＡＭリフ
レッシュ動作をサポートできる。 （３）カラム・アドレス・ストローブ信号のデューティ
ー比を３５％のような４０％以下の値にすることによ
り、アクセス時間４５ｎｓの高速ページモードをサポー
トするようなダイナミックＲＡＭを、例えば動作周波数
１６ＭＨｚの１クロックサイクル単位でアクセスでき
る。 （４）ダイナミックＲＡＭのパリティーチェックができ
る機能を内蔵することにより、ハード・ディスク・ドラ
イブなどに高信頼度が要求されるようなシステムへの対
応を容易化することができる。 （５）リニアアドレス空間を個々にチップセレクト信号
を割当て複数のエリアに分割し、所定のエリアに対応さ
れるチップセレクト信号を、前記ダイナミックＲＡＭの
ためのストローブ信号とマルチプレクスして出力するこ
と、ノン・マルチプレクス或は必要に応じてマルチプレ
クスされたアドレス信号を出力可能なアドレス信号出力
端子を採用すること、並びに、選択的にアドレス信号を
出力可能なデータの入出力端子を採用することにより、
外部端子数の増大を極力抑えてマイクロコンピュータの
上記高機能化を実現できる。 （７）前記エリア内におけるアクセス単位ビット数（例
えば８ビット単位のアクセスか１６ビット単位のアクセ
スか）を、アクセス対象アドレス信号に含まれる所定ビ
ットで選択的に切り替えるようにすることは、一つのエ
リア中に任意数の８ビット／１６ビットのメモリを混在
させて利用可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るマイクロコンピュータ
の上半分を示すブロック図である。
【図２】本発明の一実施例に係るマイクロコンピュータ
の下半分を示すブロック図である。
【図３】本実施例マイクロコンピュータのチップをパッ
ケージした状態における上半分の端子の配列構成例を示
す説明図である。
【図４】本実施例マイクロコンピュータのチップをパッ
ケージした状態における下半分の端子の配列構成例を示
す説明図である。
【図５】本実施例マイクロコンピュータにおける主な内
蔵回路モジュールのレイアウト図である。
【図６】本実施例マイクロコンピュータにおけるバスス
テートコントローラを中心としたブロック図である。
【図７】外部アクセスバスステートマシンを中心とした
バスステートコントローラの更に詳細な一例ブロック図
である。
【図８】エリア分割されたエリア０のアドレスマップ図
である。
【図９】エリア分割されたエリア１のアドレスマップ図
である。
【図１０】エリア分割されたエリア２のアドレスマップ
図である。
【図１１】エリア分割されたエリア４のアドレスマップ
図である。
【図１２】エリア分割されたエリア５のアドレスマップ
図である。
【図１３】エリア分割されたエリア６のアドレスマップ
図である。
【図１４】エリア分割されたエリア７のアドレスマップ
図である。
【図１５】エリア分割されたエリア０の別のアドレスマ
ップ図である。
【図１６】エリア分割されたエリア１の別のアドレスマ
ップ図である。
【図１７】エリア分割されたエリア２の別のアドレスマ
ップ図である。
【図１８】エリア分割されたエリア４の別のアドレスマ
ップ図である。
【図１９】エリア分割されたエリア５の別のアドレスマ
ップ図である。
【図２０】エリア分割されたエリア６の別のアドレスマ
ップ図である。
【図２１】エリア分割されたエリア７の別のアドレスマ
ップ図である。
【図２２】Ｉ／Ｏリクエストコマンドの割り付け例を示
す説明図である。
【図２３】内部アクセスバスステートマシンの状態遷移
図である。
【図２４】アクセス状態コード、次アクセス状態コード
並びにそれに対応する処理を示す説明図である。
【図２５】アクセス状態コード、次アクセス状態コード
並びにそれに対応する処理を示す別の説明図である。
【図２６】アクセス状態コード、次アクセス状態コード
並びにそれに対応する処理を示す更に別の説明図であ
る。
【図２７】アクセス状態コード、次アクセス状態コード
並びにそれに対応する処理を示す他の説明図である。
【図２８】ＤＲＡＭステートマシンの状態遷移図であ
る。
【図２９】バスサイズアービトレーションステートマシ
ンの状態遷移図である。
【図３０】外部ウェイト生成ステートマシンの状態遷移
図である。
【図３１】通常空間アクセスステートマシンの状態遷移
図である。
【図３２】通常空間サブステートフラッグの状態遷移図
である。
【図３３】Ｉ／ＯＭＵＸアクセスステートマシンの状態
遷移図である。
【図３４】本実施例マイクロコンピュータを適用した一
例システム構成図である。
【図３５】ショートピッチの高速ページモードによる一
例リード動作タイミングチャートである。
【図３６】ショートピッチの高速ページモードによる一
例ライト動作タイミングチャートである。
【図３７】ロングピッチの高速ページモードによる一例
リード動作タイミングチャートである。
【図３８】ＣＢＲリフレッシュのためのストローブ信号
の一例タイミングチャートである。
【図３９】セルフリフレッシュのためのストローブ信号
の一例タイミングチャートである。
【図４０】スタティックカラムモードによるロングピッ
チアクセスの一例タイミングチャートである。
【図４１】ＤＲＡＭに対するノーウェイトステートでの
フルアクセスのタイミングチャートである。
【図４２】ＤＲＡＭに対する１ウェイトステートでのフ
ルアクセスのタイミングチャートである。
【図４３】ＤＲＡＭに対する２プリチャージサイクルで
のノーウェイトステートのフルアクセスのタイミングチ
ャートである。
【図４４】１ステートでの基本バスサイクルを示したタ
イミングチャートである。
【図４５】２ステートでの基本バスサイクルのタイミン
グチャートである。
【図４６】２ステートでの基本バスサイクルにウェイト
ステートを挿入したアクセスタイミングチャートであ
る。
【図４７】３ステートでの基本バスサイクルのタイミン
グチャートである。
【図４８】３ステートでの基本バスサイクルにウェイト
ステートを挿入したアクセスタイミングチャートであ
る。
【図４９】デューティー補正回路の原理説明図である。
【図５０】図４９のデューティー補正回路の一例動作タ
イミング波形図である。
【図５１】本実施例マイクロコンピュータのクロック発
生回路に適用した５０％のデューティー補正回路部分の
回路図である。
【図５２】本実施例マイクロコンピュータのクロック発
生回路に適用した３５％のデューティー補正回路部分の
回路図である。
【図５３】３５％のデューティー補正回路部分に含まれ
る遅延量制御回路の一例を示すと共に、デューティー５
０％のＣＫＭとデューティー３５％のＣＫ３５の波形を
示した説明図である。
【図５４】デューティー５０％，３５％のクロックを利
用してＣＡＳ＊を生成するストローブ生成論理の一例論
理構成説明図である。
【図５５】３５％デューティーのＣＡＳ＊、ＲＡＳ＊、
ノンオーバーラップ２相クロック信号φ１，φ２と、デ
ューティー５０％並びに３５％のクロック信号との相関
の一例を示す波形図である。
【図５６】マイクロコンピュータに含まれる汎用レジス
タとコントロールレジスタの構成説明図である。
【図５７】マイクロコンピュータに含まれるシステムレ
ジスタ構成とレジスタのデータ構成並びにメモリ上のデ
ータ構成説明図である。
【図５８】マイクロコンピュータによるアドレッシング
モードと実効アドレス計算手法の第１の説明図である。
【図５９】マイクロコンピュータによるアドレッシング
モードと実効アドレス計算手法の第２の説明図である。
【図６０】マイクロコンピュータによるアドレッシング
モードと実効アドレス計算手法の第３の説明図である。
【図６１】命令説明形式の凡例を示す説明図である。
【図６２】データ転送命令群の第１の説明図である。
【図６３】データ転送命令群の第２の説明図である。
【図６４】算術演算命令群の第１の説明図である。
【図６５】算術演算命令群の第２の説明図である。
【図６６】論理演算命令群の説明図である。
【図６７】シフト命令群の説明図である。
【図６８】分岐命令群の説明図である。
【図６９】システム制御命令群の第１の説明図である。
【図７０】システム制御命令群の第２の説明図である。
【図７１】システム制御命令群の第３の説明図である。
【符号の説明】
ＭＣＵ マイクロコンピュータ １ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ ＤＭＡＣ ５ 割込みコントローラ ６ バスステートコントローラ １０ Ａ／Ｄコンバータ １８ クロック発生回路 φ３５ デューティー３５％クロック信号 φ デューティー５０％クロック信号 ２０ リフレッシュカウンタ ３０ ストローブ生成論理 ３２ ロー／カラムアドレスセレクタ ６０１ ローアドレスコンパレータ ６０２ 外部アクセスバスステートマシン ６０３ 内部アクセスバスステートマシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河崎 俊平 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 深田 馨 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 渡部 満 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪一丁目480番地 株式会社日立製作所中央研究所内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 望月 勇 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 増村 茂樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 赤尾 泰 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 榊原 栄二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置を含んで１チップの半導体
    集積回路化されたマイクロコンピュータであって、 ダイナッミックＲＡＭのためのストローブ信号出力端子
    と、 前記ストローブ信号出力端子からの出力に並行してチッ
    プセレクト信号を出力可能なチップセレクト信号出力端
    子と、 ノン・マルチプレクス或は必要に応じてマルチプレクス
    されたアドレス信号を出力可能なアドレス信号出力端子
    と、 選択的にアドレス信号を出力可能なデータの入出力端子
    と、 を備えて成るものであることを特徴とするマイクロコン
    ピュータ。
  2. 【請求項２】 ダイナミックＲＡＭに対するリフレッシ
    ュモードとして、カス・ビフォア・ラス・リフレッシュ
    モードとセルフ・リフレッシュモードとの何れを選択す
    るかが指定される制御レジスタを有して成るものである
    ことを特徴とする請求項１記載のマイクロコンピュー
    タ。
  3. 【請求項３】 前記ストローブ信号出力端子から出力さ
    れるストローブ信号としてのカラム・アドレス・ストロ
    ーブ信号は、４０％以下のデューティー比を有するもの
    であることを特徴とする請求項１又は２記載のマイクロ
    コンピュータ。
  4. 【請求項４】 前記ストローブ信号出力端子から出力さ
    れるストローブ信号としてのカラム・アドレス・ストロ
    ーブ信号のデューティー比を、４０％以下と５０％の何
    にするかを指定する制御レジスタを備えて成るものであ
    ることを特徴とする請求項１乃至３の何れか１項記載の
    マイクロコンピュータ。
  5. 【請求項５】 出力すべきデータに対して内蔵パリティ
    ー生成回路で生成されたパリティーデータの出力端子
    と、外部から与えられるパリティーデータを内蔵パリテ
    ィーチェック回路に供給するためのパリティーデータ入
    力端子とを備えて成るものであることを特徴とする請求
    項１乃至４の何れか１項記載のマイクロコンピュータ。
  6. 【請求項６】 管理可能なリニアアドレス空間はエリア
    毎にチップセレクト信号を割当て可能な複数のエリアに
    分割され、所定のエリアに対応されるチップセレクト信
    号を、前記ダイナミックＲＡＭのためのストローブ信号
    とマルチプレクスして出力するストローブ信号出力端子
    を備えて成るものであることを特徴とする請求項１乃至
    ５の何れか１項記載のマイクロコンピュータ。
  7. 【請求項７】 前記エリア内におけるアクセス単位ビッ
    ト数を、アクセス対象アドレス信号に含まれる所定ビッ
    トで選択的に切り替えるバスステートコントローラを備
    えて成るものであることを特徴とする請求項６記載のマ
    イクロコンピュータ。
  8. 【請求項８】 請求項１乃至７の何れか１項に記載のマ
    イクロコンピュータと、 そのマイクロコンピュータの前記アドレス出力端子にア
    ドレス入力端子が接続され且つ該マイクロコンピュータ
    の前記データ入出力端子にデータ入出力端子が結合され
    たダイナミックＲＡＭ及びスタティックＲＡＭと、 前記データ入出力端子に共通接続された周辺回路と、を
    備えて成るものであることを特徴とするマイクロコンピ
    ュータシステム。
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