JPH0792792B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPH0792792B2 JPH0792792B2 JP60184207A JP18420785A JPH0792792B2 JP H0792792 B2 JPH0792792 B2 JP H0792792B2 JP 60184207 A JP60184207 A JP 60184207A JP 18420785 A JP18420785 A JP 18420785A JP H0792792 B2 JPH0792792 B2 JP H0792792B2
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- external
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- signal
- chip
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにはマイクロコンピュ
ータに適用して特に有効な技術に関し、例えば同期信号
を有するシングルチップ・マイクロコンピュータにおけ
る外部同期信号の出力方式に利用して有効な技術に関す
る。
ータに適用して特に有効な技術に関し、例えば同期信号
を有するシングルチップ・マイクロコンピュータにおけ
る外部同期信号の出力方式に利用して有効な技術に関す
る。
［背景技術］ 従来、［株］日立製作所製HD6301Vのようなシングルチ
ップ・マイクロコンピュータ（以下シングルチップマイ
コンと称する）においては、周辺装置に対し、Ｅクロッ
クと称する外部同期信号を出力するための専用のピンが
設けられている。また、シングルチップマイコンHD6301
Vは、内部にプログラム格納用ROM（リード・オンリ・メ
モリ）やワーキングRAM（ランダム・アクセス・メモ
リ）を有しており、それ自身でつまりチップ内部でマイ
クロコンピュータ・システムが構成され動作するシング
ルチップモードの他に、アドレス空間を拡張すべく外部
に接続されたROMやRAMなどの周辺装置（LSI）と一体と
なってマイクロコンピュータ・システムを構成し動作す
る外部拡張モードを有している。
ップ・マイクロコンピュータ（以下シングルチップマイ
コンと称する）においては、周辺装置に対し、Ｅクロッ
クと称する外部同期信号を出力するための専用のピンが
設けられている。また、シングルチップマイコンHD6301
Vは、内部にプログラム格納用ROM（リード・オンリ・メ
モリ）やワーキングRAM（ランダム・アクセス・メモ
リ）を有しており、それ自身でつまりチップ内部でマイ
クロコンピュータ・システムが構成され動作するシング
ルチップモードの他に、アドレス空間を拡張すべく外部
に接続されたROMやRAMなどの周辺装置（LSI）と一体と
なってマイクロコンピュータ・システムを構成し動作す
る外部拡張モードを有している。
この外部拡張モードにおいて、シングルチップマイコン
と周辺装置との間で信号のやりとりを行なう際の同期信
号として上記Ｅクロックが、シングルチップマイコンか
ら外部へ出力されるようにされていた。従って、周辺装
置が接続されないシングルチップモードでは、外部同期
信号と必要しない。
と周辺装置との間で信号のやりとりを行なう際の同期信
号として上記Ｅクロックが、シングルチップマイコンか
ら外部へ出力されるようにされていた。従って、周辺装
置が接続されないシングルチップモードでは、外部同期
信号と必要しない。
しかるに、外部同期信号を有する従来のシングルチップ
マイコンにあっては、外部拡張モードにおいてはもちろ
んシングルチップモードにおいても外部同期信号を、た
れ流し式に出力ピンに出力するようになっていた。
マイコンにあっては、外部拡張モードにおいてはもちろ
んシングルチップモードにおいても外部同期信号を、た
れ流し式に出力ピンに出力するようになっていた。
この場合、外部端子（ピン）間の不所望なカップリング
容量を通して、クロック出力ピンに隣接する端子の信号
にノイズがのってしまうという不都合が生ずる。特にHD
6301Vのようなシングルチップマイコンでは、Ｅクロッ
クの出力ピンの隣のピンは、シングルチップモードにお
いて入力ストローブ信号が入力されるようになってい
る。そのため、カップリング容量を通してこの入力スト
ロープ信号にノイズがのってしまい、誤ったデータをラ
ッチするおそれがあった。
容量を通して、クロック出力ピンに隣接する端子の信号
にノイズがのってしまうという不都合が生ずる。特にHD
6301Vのようなシングルチップマイコンでは、Ｅクロッ
クの出力ピンの隣のピンは、シングルチップモードにお
いて入力ストローブ信号が入力されるようになってい
る。そのため、カップリング容量を通してこの入力スト
ロープ信号にノイズがのってしまい、誤ったデータをラ
ッチするおそれがあった。
さらに、外部同期信号たるＥクロックを出力するバッフ
ァは、大きい駆動力が必要とされる結果として他の素子
に比べて大きい寸法の回路素子によってそれが構成され
ることになるので、消費電流も大きい。
ァは、大きい駆動力が必要とされる結果として他の素子
に比べて大きい寸法の回路素子によってそれが構成され
ることになるので、消費電流も大きい。
なお、外部同期信号たるＥクロックを有するシングルチ
ップマイコンHD6301Vについては、［株］日立製作所が1
985年２月に発行した日立マイクロコンピュータデータ
・データブック８ビットシングルチップ（HITACHI MICR
OCOMPUTER DATA BOOK8-BITSINGLE-CHIP）の第279頁〜第
31855に記載されている。
ップマイコンHD6301Vについては、［株］日立製作所が1
985年２月に発行した日立マイクロコンピュータデータ
・データブック８ビットシングルチップ（HITACHI MICR
OCOMPUTER DATA BOOK8-BITSINGLE-CHIP）の第279頁〜第
31855に記載されている。
［発明の目的］ この発明の目的は、外部同期信号を有するシングルチッ
プマイコンにおける誤動作を防止することにある。
プマイコンにおける誤動作を防止することにある。
この発明の他の目的は、外部同期信号を有するシングル
チップマイコンにおける消費電流を低減することにあ
る。
チップマイコンにおける消費電流を低減することにあ
る。
この発明の更に他の目的は、外部同期信号を有するシン
グルチップマイコンにおける出力ピンからの電波の漏れ
をなくして電波障害を防止することにある。
グルチップマイコンにおける出力ピンからの電波の漏れ
をなくして電波障害を防止することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、内部のクロック発生回路で形成された外部同
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないように制御することによって、シングルチ
ップモードでは外部同期信号の出力ピンへの出力を禁止
し、これによって外部端子（ピン）間のカップリング容
量を通して隣接するピンに入力されている信号にノイズ
がのらないようにして回路の誤動作を防止する。また、
外部同期信号が不要なシングルチップモードでは、、消
費電流の低減を図るという上記目的を達成するものであ
る。
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないように制御することによって、シングルチ
ップモードでは外部同期信号の出力ピンへの出力を禁止
し、これによって外部端子（ピン）間のカップリング容
量を通して隣接するピンに入力されている信号にノイズ
がのらないようにして回路の誤動作を防止する。また、
外部同期信号が不要なシングルチップモードでは、、消
費電流の低減を図るという上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
［実施例］ 第１図は、本発明をシングルチップマイコンに適用した
場合の一実施例を示すもので、同図に示されている各回
路部分は、単結晶シリコンのような一個の半導体基板上
に形成される。
場合の一実施例を示すもので、同図に示されている各回
路部分は、単結晶シリコンのような一個の半導体基板上
に形成される。
特に制限されないが、図示のシングルチップマイコン
は、前記カタログに示されているHD6301VCGと実質的に
同じパッケージ構造および端子配列を持つようにされ
る。
は、前記カタログに示されているHD6301VCGと実質的に
同じパッケージ構造および端子配列を持つようにされ
る。
この実施例のシングルチップマイコンは、特に制限され
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ部（CPU）１と、このマイク
ロプロセッサ部１の動作プログラム等が格納されたプロ
グラムROM2、主にマイクロプロセッサ部１の作業領域を
提供するRAM（ランダム・アクセス・メモリ）３、シリ
アル・コミュニケーション・インタフェース回路４、タ
イマ回路５および４つの入出力ポート6a〜6d等から構成
され、これらの回路は内部アドレスバス7aおよび内部デ
ータバス7bを介して互いに接続されている。
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ部（CPU）１と、このマイク
ロプロセッサ部１の動作プログラム等が格納されたプロ
グラムROM2、主にマイクロプロセッサ部１の作業領域を
提供するRAM（ランダム・アクセス・メモリ）３、シリ
アル・コミュニケーション・インタフェース回路４、タ
イマ回路５および４つの入出力ポート6a〜6d等から構成
され、これらの回路は内部アドレスバス7aおよび内部デ
ータバス7bを介して互いに接続されている。
上記入出力ポート6a〜6dのうち、ポート6aおよび6dには
アドレスバス7aとデータバス7bが接続され、ポート6cに
はマルチプレクサ８を介してアドレスバス7aとデータバ
ス7bが接続可能にされている。また、適当な外部端子31
〜33を所定の状態に設定することにより、マイコンのリ
セット後の動作モードを決定するモード切換回路９が設
けられており、このモード切換回路９からの制御信号に
よって、上記入出力ポート6aおよび6dは、データ入出力
機能もしくはアドレス出力機能を持つように動作され、
また、ポート6cは同様に、モード切換回路９による制御
によってデータ入出力機能もしくはデータバスとアドレ
スバスをマルチプレックスする機能を持つように動作さ
れる。
アドレスバス7aとデータバス7bが接続され、ポート6cに
はマルチプレクサ８を介してアドレスバス7aとデータバ
ス7bが接続可能にされている。また、適当な外部端子31
〜33を所定の状態に設定することにより、マイコンのリ
セット後の動作モードを決定するモード切換回路９が設
けられており、このモード切換回路９からの制御信号に
よって、上記入出力ポート6aおよび6dは、データ入出力
機能もしくはアドレス出力機能を持つように動作され、
また、ポート6cは同様に、モード切換回路９による制御
によってデータ入出力機能もしくはデータバスとアドレ
スバスをマルチプレックスする機能を持つように動作さ
れる。
これによって、この実施例のシングルチップマイコン
は、そのアドレス空間が拡張可能にされている。
は、そのアドレス空間が拡張可能にされている。
上記モード切換回路９はリセット時の外部端子31〜33の
状態を取込んで保持するようになっいおり、その後、外
部端子31〜33の状態が変わっても一度決定されたモード
は変更されない。
状態を取込んで保持するようになっいおり、その後、外
部端子31〜33の状態が変わっても一度決定されたモード
は変更されない。
上記マイクロプロセッサ部１は、その詳細を図示してい
ないが、例えば演算論理ユニットとプログラム・カウン
タやスタック・ポインタ、ステータス・レジスタのよう
な専用レジスタとからなる実行ユニットEXECと、ワーク
エリアとして使用される汎用レジスタ群REGと、上記プ
ログラムROM2や外部のメモリから読み出されたマクロプ
ログラムの命令が順次に入力される命令レジスタと各マ
クロ命令に対応したマイクロ命令が格納されたROM（マ
イクロプログラムROM）等からなる制御部CONTとによっ
て構成されている。
ないが、例えば演算論理ユニットとプログラム・カウン
タやスタック・ポインタ、ステータス・レジスタのよう
な専用レジスタとからなる実行ユニットEXECと、ワーク
エリアとして使用される汎用レジスタ群REGと、上記プ
ログラムROM2や外部のメモリから読み出されたマクロプ
ログラムの命令が順次に入力される命令レジスタと各マ
クロ命令に対応したマイクロ命令が格納されたROM（マ
イクロプログラムROM）等からなる制御部CONTとによっ
て構成されている。
実行ユニットEXECは、制御部CONTから出力される制御信
号によって、適当な順序をもって動作される。これによ
り、所望のデータ処理が実行される。
号によって、適当な順序をもって動作される。これによ
り、所望のデータ処理が実行される。
マイクロプロセッサ部１の動作タイミングの制御のため
に、発振回路10とクロック発生回路11とが設けられてい
る。発振回路10は、外部端子21と22との間に結合される
水晶振動子もしくはセラミック振動子のような回路素子
によってその発振周波数が決定される。クロック発生回
路11は、発振回路10の発振出力を受け、それを適当に分
周することによって、システムクロックφ1，φ2および
Ｅを形成する。
に、発振回路10とクロック発生回路11とが設けられてい
る。発振回路10は、外部端子21と22との間に結合される
水晶振動子もしくはセラミック振動子のような回路素子
によってその発振周波数が決定される。クロック発生回
路11は、発振回路10の発振出力を受け、それを適当に分
周することによって、システムクロックφ1，φ2および
Ｅを形成する。
このうち、クロックＥは外部同期信号として、例えばAN
Dゲートからなるコントロールゲート12を介して出力バ
ッファ13にも供給され、出力バッファ13によって外部端
子23よりチップ外部へ出力可能にされている。
Dゲートからなるコントロールゲート12を介して出力バ
ッファ13にも供給され、出力バッファ13によって外部端
子23よりチップ外部へ出力可能にされている。
また、この実施例では、クロック制御用のレジスタ15が
設けられており、このレジスタ15内うち１つのビットを
クロックＥの出力指定フラグとして使用するようになっ
ている。出力指定フラグの内容は、クロックＥの供給さ
れた上記コントロールゲート12の他方の入力端子に供給
されている。
設けられており、このレジスタ15内うち１つのビットを
クロックＥの出力指定フラグとして使用するようになっ
ている。出力指定フラグの内容は、クロックＥの供給さ
れた上記コントロールゲート12の他方の入力端子に供給
されている。
上記クロック制御用レジスタ15は、内部レジスタの一つ
として設けられ、アドレスバス7aおよびデータバス7bを
介してマイクロプロセッサ部１に接続されており、プロ
グラムによって上記レジスタ15に書込みを行なうことに
より、出力指定フラグに“1"を立てたり“0"にクリアし
たりすることができるようにされている。
として設けられ、アドレスバス7aおよびデータバス7bを
介してマイクロプロセッサ部１に接続されており、プロ
グラムによって上記レジスタ15に書込みを行なうことに
より、出力指定フラグに“1"を立てたり“0"にクリアし
たりすることができるようにされている。
特に制限されないが、その実施例では上記出力指定フラ
グに“1"が立てられると、コントロールゲート12に供給
される制御信号Ｃがハイレベルにされる。これによっ
て、コントロールゲート12はクロック発生回路11から出
力されたクロックＥを出力バッファ13に供給するように
なる。これを受けて出力バッファ13が駆動されて、外部
端子23からクロックＥが外部同期信号として出力され
る。
グに“1"が立てられると、コントロールゲート12に供給
される制御信号Ｃがハイレベルにされる。これによっ
て、コントロールゲート12はクロック発生回路11から出
力されたクロックＥを出力バッファ13に供給するように
なる。これを受けて出力バッファ13が駆動されて、外部
端子23からクロックＥが外部同期信号として出力され
る。
一方、上記クロック制御用レジスタ15内の出力指定フラ
グが「０」にクリアされていると、制御信号Ｃがロウレ
ベルにされ、コントロールゲート12が閉じられてクロッ
ク発生回路11で形成されたクロックＥは出力バッファ13
に供給されなくなる。その結果、無負荷状態で出力バッ
ファ13が駆動されることにより生ずる出力立上がり時の
高調波の漏れがなくなるとともに、出力バッファ13にお
ける消費電流が低減される。また、外部端子23にクロッ
クＥが出力されなくなるので、外部端子23に隣接する端
子との間のカップリング容量を通してその端子の入力信
号にノイズがのるおそれもない。
グが「０」にクリアされていると、制御信号Ｃがロウレ
ベルにされ、コントロールゲート12が閉じられてクロッ
ク発生回路11で形成されたクロックＥは出力バッファ13
に供給されなくなる。その結果、無負荷状態で出力バッ
ファ13が駆動されることにより生ずる出力立上がり時の
高調波の漏れがなくなるとともに、出力バッファ13にお
ける消費電流が低減される。また、外部端子23にクロッ
クＥが出力されなくなるので、外部端子23に隣接する端
子との間のカップリング容量を通してその端子の入力信
号にノイズがのるおそれもない。
上記のように構成されたシングルチップマイコンは、シ
ングルチップモードとの外部拡張モードの２種類の動作
モードを持つようにされている。ただし、この実施例で
は、外部拡張モードが更にアドレス，データのマルチプ
レックスモードと、ノンマルチプレックスの２つのモー
ドを有するようにされている。
ングルチップモードとの外部拡張モードの２種類の動作
モードを持つようにされている。ただし、この実施例で
は、外部拡張モードが更にアドレス，データのマルチプ
レックスモードと、ノンマルチプレックスの２つのモー
ドを有するようにされている。
外部端子31〜33の状態に応じてモード切換回路９がシン
グルチップモードに設定されたと判定すると、そこから
の制御信号によって各入出力ポート6a〜6dの機能が決定
され、アドレスバス7aおよびデータバス7b上の信号を外
部へ出力しないようになる。これによって、シングルチ
ップマイコンは、内部回路のみでマイクロコンピュータ
システムを構成する。このとき、チップの外部端子に
は、LEDやモータのドライバ、各種センサ、キーボード
スキャン装置などの機器が接続される。そして、キーボ
ードやセンサ等から入力された信号に基づいて、チップ
内でマイクロプロセッサ部１がROM2内のプログラムに従
って所定のデータ処理を行なってチップに接続れさてい
るLEDやモータ等の各種機器に対する制御信号を形成
し、出力する。
グルチップモードに設定されたと判定すると、そこから
の制御信号によって各入出力ポート6a〜6dの機能が決定
され、アドレスバス7aおよびデータバス7b上の信号を外
部へ出力しないようになる。これによって、シングルチ
ップマイコンは、内部回路のみでマイクロコンピュータ
システムを構成する。このとき、チップの外部端子に
は、LEDやモータのドライバ、各種センサ、キーボード
スキャン装置などの機器が接続される。そして、キーボ
ードやセンサ等から入力された信号に基づいて、チップ
内でマイクロプロセッサ部１がROM2内のプログラムに従
って所定のデータ処理を行なってチップに接続れさてい
るLEDやモータ等の各種機器に対する制御信号を形成
し、出力する。
これに対し、モード切換回路９が外部端子31〜33の状態
から外部拡張モードに設定されたと判定すると、そこか
らの制御信号によって入出力ポート6a〜6bの機能が変更
され、内部のアドレスバス7aおよびデータバス7b上のア
ドレス信号やデータ信号が外部バス上に出力可能にされ
る。また、外部のデータバス上の信号が内部データバス
7b上に取込み可能になる。外部拡張モードでは、外部バ
スにROMあるいはRAM、PIA（ペリフェイラル・インタフ
ェース・アダプタ）のような周辺装置（LSI）が接続さ
れ、これらの周辺装置とシングルチップマイコンとによ
ってマイクロコンピュータ・システムが構成される。
から外部拡張モードに設定されたと判定すると、そこか
らの制御信号によって入出力ポート6a〜6bの機能が変更
され、内部のアドレスバス7aおよびデータバス7b上のア
ドレス信号やデータ信号が外部バス上に出力可能にされ
る。また、外部のデータバス上の信号が内部データバス
7b上に取込み可能になる。外部拡張モードでは、外部バ
スにROMあるいはRAM、PIA（ペリフェイラル・インタフ
ェース・アダプタ）のような周辺装置（LSI）が接続さ
れ、これらの周辺装置とシングルチップマイコンとによ
ってマイクロコンピュータ・システムが構成される。
なお、上記実施例では、新たにクロック制御レジスタ15
を設け、その中の出力指定フラグを「１」にするか
「０」にするかで、動作モードに応じてコントロールゲ
ート12を介して出力バッファ13へクロックＥを供給した
り遮断したりするようにしている。しかしながら、上記
実施例のようにモード切換回路９を有するシングルチッ
プ・マイコンにおいては。現在の状態がシングルチップ
モードなのか外部拡張モードなのかを示す信号がモード
切換回路９内にある。従って、上記クロック制御レジス
タ15を設ける代わりに、モード切換回路９内からシング
ルチップモードであるか否かを示す信号を引き出して、
これを上記コントロールゲート12の一方の入力端子に入
れてやることにより、シングルチップモードのときに
は、クロック発生回路11から出力されるクロックＥを出
力バッファ13へ供給させないようにしてもよい。これに
よって、シングルチップモード時においては、出力バッ
ファ13が駆動されず外部端子23へ外部同期信号が出力さ
れなくなり、前述したのと同じような効果が得られる。
を設け、その中の出力指定フラグを「１」にするか
「０」にするかで、動作モードに応じてコントロールゲ
ート12を介して出力バッファ13へクロックＥを供給した
り遮断したりするようにしている。しかしながら、上記
実施例のようにモード切換回路９を有するシングルチッ
プ・マイコンにおいては。現在の状態がシングルチップ
モードなのか外部拡張モードなのかを示す信号がモード
切換回路９内にある。従って、上記クロック制御レジス
タ15を設ける代わりに、モード切換回路９内からシング
ルチップモードであるか否かを示す信号を引き出して、
これを上記コントロールゲート12の一方の入力端子に入
れてやることにより、シングルチップモードのときに
は、クロック発生回路11から出力されるクロックＥを出
力バッファ13へ供給させないようにしてもよい。これに
よって、シングルチップモード時においては、出力バッ
ファ13が駆動されず外部端子23へ外部同期信号が出力さ
れなくなり、前述したのと同じような効果が得られる。
また、上記実施例では、コントロールゲート12としてAN
Dゲートを使用し、シングルチップモードではこのコン
トロールゲート12を閉じてクロック発生回路11からのク
ロックＥを出力バッファ13に供給させないようにしてい
るが、出力バッファ13をプッシュプル型に構成し、かつ
コントロールゲート12を、シングルチップモードでは出
力指定フラグからの信号に基づいて上記出力バッファ13
をトライステート状態にさせる制御信号を形成するよう
な論理回路に構成してやるようにしてもよい。
Dゲートを使用し、シングルチップモードではこのコン
トロールゲート12を閉じてクロック発生回路11からのク
ロックＥを出力バッファ13に供給させないようにしてい
るが、出力バッファ13をプッシュプル型に構成し、かつ
コントロールゲート12を、シングルチップモードでは出
力指定フラグからの信号に基づいて上記出力バッファ13
をトライステート状態にさせる制御信号を形成するよう
な論理回路に構成してやるようにしてもよい。
さらに、上記実施例では、本発明をシングルチップモー
ドと外部拡張モードを有するようにされたシングルチッ
プマイコンに適用したものについて説明したが、この発
明はそのようなシングルチップマイコンに限定されるも
のではない。例えば、外部拡張モードを有しないHD6805
のようなシングルチップマイコンでは、外部接続を行な
わないで接地電位に固定して使うNUMピンと称する外部
端子がある。このUNMピンは、テスティングの際にVccレ
ベルに接続してやることにより、テスティングに必要な
同期信号が外部へ出力されるようになっている。この場
合にも、従来はNUMピンに接続された最終出力段まで、
常に同期信号が入って来るように構成されていた。従っ
て、このようなピンに対応する出力回路についても本発
明を適用した上述したような効果を得ることが可能であ
る。
ドと外部拡張モードを有するようにされたシングルチッ
プマイコンに適用したものについて説明したが、この発
明はそのようなシングルチップマイコンに限定されるも
のではない。例えば、外部拡張モードを有しないHD6805
のようなシングルチップマイコンでは、外部接続を行な
わないで接地電位に固定して使うNUMピンと称する外部
端子がある。このUNMピンは、テスティングの際にVccレ
ベルに接続してやることにより、テスティングに必要な
同期信号が外部へ出力されるようになっている。この場
合にも、従来はNUMピンに接続された最終出力段まで、
常に同期信号が入って来るように構成されていた。従っ
て、このようなピンに対応する出力回路についても本発
明を適用した上述したような効果を得ることが可能であ
る。
［効果］ （１） 外部同期信号を有するシングルチップマイコン
において、内部のクロック発生回路で形成された外部同
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないようにしたので、シングルチップモードで
は外部同期信号の出力ピンへの出力が禁止されるという
作用により、外部端子（ピン）間のカップリング容量を
通して隣接するピンに入力されている信号にノイズがの
らないようになり、回路の誤動作が防止される。
において、内部のクロック発生回路で形成された外部同
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないようにしたので、シングルチップモードで
は外部同期信号の出力ピンへの出力が禁止されるという
作用により、外部端子（ピン）間のカップリング容量を
通して隣接するピンに入力されている信号にノイズがの
らないようになり、回路の誤動作が防止される。
（２） 外部同期信号を有するシングルチップマイコン
において、内部のクロック発生回路で形成された外部同
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないようにしたので、シングルチップモードで
は出力バッファ自身が動作しないようにされるという作
用により、同期信号の立上がり時の高調波による出力ピ
ンからの電波の漏れがなくなり、電波障害が防止される
とともに、従来は非常に消費電流の大きかったクロック
出力用のバッファにおける消費電流がなくなり、これに
よってチップ全体の消費電流が大幅に低減されるという
効果がある。
において、内部のクロック発生回路で形成された外部同
期用の信号をコントロールゲートを介して出力バッファ
に供給させるようにするとともに、上記コントロールゲ
ートの制御端子には適当な制御信号を入力して、シング
ルチップモードの際には外部同期信号を出力バッファに
供給させないようにしたので、シングルチップモードで
は出力バッファ自身が動作しないようにされるという作
用により、同期信号の立上がり時の高調波による出力ピ
ンからの電波の漏れがなくなり、電波障害が防止される
とともに、従来は非常に消費電流の大きかったクロック
出力用のバッファにおける消費電流がなくなり、これに
よってチップ全体の消費電流が大幅に低減されるという
効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例に従
うと、シングルチップモードでは外部端子23が全く使用
されない空きピンとなるので、このピンを利用して他の
信号の入出力を行なうように構成することも可能であ
る。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例に従
うと、シングルチップモードでは外部端子23が全く使用
されない空きピンとなるので、このピンを利用して他の
信号の入出力を行なうように構成することも可能であ
る。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに適用したものについて説明したが、この発明はそ
れに限定されるものでなく、内部にクロック発生回路を
有する論理LSIではテスティングの際にそのクロックを
外部へ出力させるようにすることが多いので、そのよう
な論理LSIに利用することができる。
をその背景となった利用分野であるシングルチップマイ
コンに適用したものについて説明したが、この発明はそ
れに限定されるものでなく、内部にクロック発生回路を
有する論理LSIではテスティングの際にそのクロックを
外部へ出力させるようにすることが多いので、そのよう
な論理LSIに利用することができる。
第１図は、本発明をシングルチップマイコンに適用した
場合の一実施例を示すブロック図である。 １……マイクロプロセッサ部、２……プログラムROM、
３……ワーキングRAM、４……シリアル・コミュニケー
ション・インタフェース回路、7a……アドレスバス、7b
……データバス、９……モード切換回路、10……発振回
路、11……クロック発生回路、12……ゲート手段（コン
トロールゲート）、13……出力バッファ、15……クロッ
ク制御用レジスタ、21〜23,31〜33……外部端子（ピ
ン）、CONT……制御部、EXEC……実行ユニット、REG…
…汎用レジスタ群。
場合の一実施例を示すブロック図である。 １……マイクロプロセッサ部、２……プログラムROM、
３……ワーキングRAM、４……シリアル・コミュニケー
ション・インタフェース回路、7a……アドレスバス、7b
……データバス、９……モード切換回路、10……発振回
路、11……クロック発生回路、12……ゲート手段（コン
トロールゲート）、13……出力バッファ、15……クロッ
ク制御用レジスタ、21〜23,31〜33……外部端子（ピ
ン）、CONT……制御部、EXEC……実行ユニット、REG…
…汎用レジスタ群。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長崎 信孝 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (56)参考文献 特開 昭55−135960（ＪＰ，Ａ)
Claims (3)
- 【請求項１】シングルチップモード動作と外部拡張モー
ド動作とを実行可能にされ、内部に同期信号形成回路を
備え該同期信号形成回路において形成された同期信号と
してのクロック信号を外部同期信号として所定の外部端
子に出力するように構成されているデータ処理装置にお
いて、上記同期信号形成回路から出力された同期信号が
ゲート手段を介して上記外部端子に出力可能にされ、上
記ゲート手段はチップ内部で形成された制御信号によっ
て制御されて、外部拡張モードにおいてのみ上記同期信
号形成回路から出力された同期信号を外部端子に供給す
るように構成されてなることを特徴とするデータ処理装
置。 - 【請求項２】シングルチップモードまたは外部拡張モー
ドを指定するためのモード切換回路を備え、外部拡張モ
ードにおいてのみ上記モード切換回路内のモード指定信
号により上記ゲート手段が制御され、上記同期信号形成
回路から出力された同期信号を外部端子に供給するよう
に構成されてなることを特徴とする特許請求の範囲第１
項記載のデータ処理装置。 - 【請求項３】データ処理装置がシングルチップモードと
外部拡張モードを有するようにされたシングルチップ・
マイクロコンピュータから成り、シングルチップモード
に設定された場合に、上記ゲート手段が上記レジスタ内
の所定のビットからの信号によって制御されて、上記同
期信号形成回路で形成された同期信号を上記出力バッフ
ァに供給しないように制御されてなることを特徴とする
特許請求の範囲第１項記載のデータ処理装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184207A JPH0792792B2 (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理装置 |
| KR1019860006392A KR940007829B1 (ko) | 1985-08-23 | 1986-08-02 | 싱글칩 마이크로 컴퓨터를 구비한 데이터 처리 장치 |
| DE8686111597T DE3682460D1 (de) | 1985-08-23 | 1986-08-21 | Datenprozessor. |
| EP86111597A EP0212640B1 (en) | 1985-08-23 | 1986-08-21 | Data processor |
| US07/230,047 US4967352A (en) | 1985-08-23 | 1988-08-09 | Data processor in which external sync signal may be selectively inhibited |
| US07/577,123 US5179694A (en) | 1985-08-23 | 1990-09-04 | Data processor in which external sync signal may be selectively inhibited |
| HK1411/93A HK141193A (en) | 1985-08-23 | 1993-12-23 | Data processor |
| US08/301,740 US5497482A (en) | 1985-08-23 | 1994-09-07 | Data processor in which external sync signal may be selectively inhibited |
| US08/434,292 US5493686A (en) | 1985-08-23 | 1995-05-03 | Data processor in which external sync signal may be selectively inhibited |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184207A JPH0792792B2 (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242801A Division JP2739573B2 (ja) | 1996-09-13 | 1996-09-13 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246361A JPS6246361A (ja) | 1987-02-28 |
| JPH0792792B2 true JPH0792792B2 (ja) | 1995-10-09 |
Family
ID=16149231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184207A Expired - Lifetime JPH0792792B2 (ja) | 1985-08-23 | 1985-08-23 | デ−タ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4967352A (ja) |
| EP (1) | EP0212640B1 (ja) |
| JP (1) | JPH0792792B2 (ja) |
| KR (1) | KR940007829B1 (ja) |
| DE (1) | DE3682460D1 (ja) |
| HK (1) | HK141193A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5509019A (en) * | 1990-09-20 | 1996-04-16 | Fujitsu Limited | Semiconductor integrated circuit device having test control circuit in input/output area |
| JPH06150023A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | マイクロコンピュータ及びマイクロコンピュータシステム |
| US7103188B1 (en) | 1993-06-23 | 2006-09-05 | Owen Jones | Variable gain active noise cancelling system with improved residual noise sensing |
| JP3141146B2 (ja) * | 1993-07-27 | 2001-03-05 | 三菱電機株式会社 | ワンチップマイクロコンピュータ |
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| US6735683B2 (en) * | 1994-09-14 | 2004-05-11 | Hitachi, Ltd. | Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962683A (en) * | 1971-08-31 | 1976-06-08 | Max Brown | CPU programmable control system |
| GB1540923A (en) * | 1975-12-01 | 1979-02-21 | Intel Corp | Programmable single chip mos computer |
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| JPS5537649A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Microcomputer |
| JPS55135960A (en) * | 1979-04-10 | 1980-10-23 | Sharp Corp | Micro-computer |
| JPS55150028A (en) * | 1979-05-11 | 1980-11-21 | Nissan Motor Co Ltd | Clock circuit for digital operation processor |
| JPS575164A (en) * | 1980-06-11 | 1982-01-11 | Mitsubishi Electric Corp | Test input circuit of microcomputer |
| US4462072A (en) * | 1981-04-03 | 1984-07-24 | Honeywell Information Systems Inc. | Clock system having a stall capability to enable processing of errors |
| US4503490A (en) * | 1981-06-10 | 1985-03-05 | At&T Bell Laboratories | Distributed timing system |
| JPS5840643A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | １チツプマイクロコンピユ−タの発振制御方式 |
| JPS58151622A (ja) * | 1982-03-05 | 1983-09-08 | Fujitsu Ltd | マイクロプロセツサ |
| JPS5988738U (ja) * | 1982-11-30 | 1984-06-15 | ソニー株式会社 | マイクロコンピユ−タのクロツク信号発生回路 |
| JPS6045828A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | シングルチツプマイコン |
-
1985
- 1985-08-23 JP JP60184207A patent/JPH0792792B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-02 KR KR1019860006392A patent/KR940007829B1/ko not_active Expired - Fee Related
- 1986-08-21 EP EP86111597A patent/EP0212640B1/en not_active Expired - Lifetime
- 1986-08-21 DE DE8686111597T patent/DE3682460D1/de not_active Expired - Lifetime
-
1988
- 1988-08-09 US US07/230,047 patent/US4967352A/en not_active Expired - Lifetime
-
1993
- 1993-12-23 HK HK1411/93A patent/HK141193A/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0212640B1 (en) | 1991-11-13 |
| KR870002522A (ko) | 1987-03-31 |
| DE3682460D1 (de) | 1991-12-19 |
| HK141193A (en) | 1993-12-31 |
| JPS6246361A (ja) | 1987-02-28 |
| EP0212640A2 (en) | 1987-03-04 |
| US4967352A (en) | 1990-10-30 |
| KR940007829B1 (ko) | 1994-08-25 |
| EP0212640A3 (en) | 1987-10-14 |
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