JPH06150697A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06150697A JPH06150697A JP4302001A JP30200192A JPH06150697A JP H06150697 A JPH06150697 A JP H06150697A JP 4302001 A JP4302001 A JP 4302001A JP 30200192 A JP30200192 A JP 30200192A JP H06150697 A JPH06150697 A JP H06150697A
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Abstract
(57)【要約】
【目的】 フェイルビットアドレス判定試験時にワード
線の短絡を確実に検出する。 【構成】 チップ内部で昇圧電源を発生する昇圧電源発
生回路２と、昇圧電源と同等の電圧を供給する第１の外
部電源７と、第１の外部電源７が接続可能な昇圧電源プ
ローブ検査用パッド１とを有し、昇圧電源プローブ検査
用パッド１を、昇圧電源用配線６に電圧降下用の抵抗８
を介して接続したことを特徴とする半導体集積回路であ
る。 【効果】 フェイルビットアドレス判定試験時に、短絡
したワード線電位を回路が検出可能な電位まで低下さ
せ、短絡したワード線を確実に検出する。
線の短絡を確実に検出する。 【構成】 チップ内部で昇圧電源を発生する昇圧電源発
生回路２と、昇圧電源と同等の電圧を供給する第１の外
部電源７と、第１の外部電源７が接続可能な昇圧電源プ
ローブ検査用パッド１とを有し、昇圧電源プローブ検査
用パッド１を、昇圧電源用配線６に電圧降下用の抵抗８
を介して接続したことを特徴とする半導体集積回路であ
る。 【効果】 フェイルビットアドレス判定試験時に、短絡
したワード線電位を回路が検出可能な電位まで低下さ
せ、短絡したワード線を確実に検出する。
Description
【０００１】
【産業上の利用分野】本発明は負荷を高速に充電するた
めの昇圧電源発生回路を有する半導体集積回路に関し、
特にメモリー用半導体集積回路において不良メモリーセ
ルの冗長救済のためのフェイルビットアドレス判定試験
を確実に実施することを可能にする半導体集積回路に関
する。
めの昇圧電源発生回路を有する半導体集積回路に関し、
特にメモリー用半導体集積回路において不良メモリーセ
ルの冗長救済のためのフェイルビットアドレス判定試験
を確実に実施することを可能にする半導体集積回路に関
する。
【０００２】
【従来の技術】メモリー用半導体集積回路では歩留り向
上のために、微細化に伴うメモリーセル欠陥部を正常な
セルで置き換えて救済する冗長救済の手法が一般的に使
用され、救済すべきメモリーセルのアドレス特定のため
にフェイルビットアドレス判定試験が行われている。
上のために、微細化に伴うメモリーセル欠陥部を正常な
セルで置き換えて救済する冗長救済の手法が一般的に使
用され、救済すべきメモリーセルのアドレス特定のため
にフェイルビットアドレス判定試験が行われている。
【０００３】以下図面を参照しながら、従来の半導体集
積回路の一例について説明する。図６に従来の半導体集
積回路の昇圧電源プローブ検査用パッドの接続図の一例
を示す。図６において、ワード線駆動回路３は、図示さ
れていないが、アドレスをデコードすることにより決定
されるワード線ドライバーを用いてワード線を昇圧電位
まで充電し、選択されたメモリーセルのトランスファー
ゲートをオンにする。昇圧電源プローブ検査用パッド１
はワード線駆動回路３に昇圧電圧を供給する昇圧電源発
生回路２とワード線駆動回路３の間の昇圧電源配線６に
接続されている。
積回路の一例について説明する。図６に従来の半導体集
積回路の昇圧電源プローブ検査用パッドの接続図の一例
を示す。図６において、ワード線駆動回路３は、図示さ
れていないが、アドレスをデコードすることにより決定
されるワード線ドライバーを用いてワード線を昇圧電位
まで充電し、選択されたメモリーセルのトランスファー
ゲートをオンにする。昇圧電源プローブ検査用パッド１
はワード線駆動回路３に昇圧電圧を供給する昇圧電源発
生回路２とワード線駆動回路３の間の昇圧電源配線６に
接続されている。
【０００４】以上のように構成された従来の半導体集積
回路について、以下、開発初期段階におけるその使用方
法と動作について説明する。
回路について、以下、開発初期段階におけるその使用方
法と動作について説明する。
【０００５】まずプロービング検査時に昇圧電源発生回
路２が設計通りの能力を実現しているかどうかを、昇圧
電源プローブ検査用パッド１に針５をおとし、昇圧電圧
（ＶＰＰ）及び昇圧電源発生回路２の消費電流を測定す
ることが可能である。また、昇圧電源発生回路２は本来
チップ内部のワード線等で消費された電荷を補充する為
の回路であり電流供給能力が低いため、選択されたワー
ド線が他電源と短絡している場合には、電流が前記昇圧
電源発生回路２の能力以上に流れる。
路２が設計通りの能力を実現しているかどうかを、昇圧
電源プローブ検査用パッド１に針５をおとし、昇圧電圧
（ＶＰＰ）及び昇圧電源発生回路２の消費電流を測定す
ることが可能である。また、昇圧電源発生回路２は本来
チップ内部のワード線等で消費された電荷を補充する為
の回路であり電流供給能力が低いため、選択されたワー
ド線が他電源と短絡している場合には、電流が前記昇圧
電源発生回路２の能力以上に流れる。
【０００６】従って、選択されたワード線が短絡してい
る時、昇圧電圧（ＶＰＰ）の電位が降下し、次に正常な
ワード線が選択された時に昇圧電圧が完全な電位に回復
していないために誤動作が起こることがあった。昇圧電
源プローブ検査用パッド１に電流供給能力のある昇圧電
源電圧と同等の電圧の第１の外部電源７を接続すること
により、上記誤動作を防止することができた。フェイル
ビットアドレス判定試験後の冗長救済を行ったチップで
は、昇圧電源発生回路２の電流供給能力で充分である。
る時、昇圧電圧（ＶＰＰ）の電位が降下し、次に正常な
ワード線が選択された時に昇圧電圧が完全な電位に回復
していないために誤動作が起こることがあった。昇圧電
源プローブ検査用パッド１に電流供給能力のある昇圧電
源電圧と同等の電圧の第１の外部電源７を接続すること
により、上記誤動作を防止することができた。フェイル
ビットアドレス判定試験後の冗長救済を行ったチップで
は、昇圧電源発生回路２の電流供給能力で充分である。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、以下に説明するように、フェイルビット
アドレス判定試験時にワード線の短絡を見逃してしまう
ことがあった。
来の構成では、以下に説明するように、フェイルビット
アドレス判定試験時にワード線の短絡を見逃してしまう
ことがあった。
【０００８】図７は選択されたワード線と非選択ワード
線が短絡している想定図で、図３に図７中の回路の１部
分の拡大図を示す。
線が短絡している想定図で、図３に図７中の回路の１部
分の拡大図を示す。
【０００９】図７、図３において選択ワード線３４が非
選択ワード線３５と短絡している場合、昇圧電源発生回
路２とワード線駆動回路３間の抵抗１７の抵抗値Ｒ２、
ワード線駆動回路３と接地電源パッド（以下ＶＳＳパッ
ド）４間の抵抗１８の抵抗値Ｒ３、ショート箇所１４の
抵抗３３の抵抗値Ｒ４、選択されたワード線３４の抵抗
１５の抵抗値Ｒ５、選択されたワード線３４と短絡して
いる非選択ワード線３５の抵抗１６の抵抗値Ｒ６、ワー
ド線ドライブ信号ドライブ用トランジスター３０のオン
抵抗Ｒｔｒ１、ワード線充電用トランジスター３１のオ
ン抵抗Ｒｔｒ２、ワード線接地用トランジスター３２の
オン抵抗Ｒｔｒ３の抵抗の比により昇圧電圧（ＶＰＰ）
が分配され、フェイルビットアドレス判定試験時におい
て、短絡によるワード線電位の低下（数１）は、パッド
の配置、ショート箇所の位置に依存するため、場合によ
っては上記ワード線の電位低下を回路が感知できず、短
絡している救済すべきワード線を、正常なワード線と見
なしてしまう恐れがあるという課題を有していた。
選択ワード線３５と短絡している場合、昇圧電源発生回
路２とワード線駆動回路３間の抵抗１７の抵抗値Ｒ２、
ワード線駆動回路３と接地電源パッド（以下ＶＳＳパッ
ド）４間の抵抗１８の抵抗値Ｒ３、ショート箇所１４の
抵抗３３の抵抗値Ｒ４、選択されたワード線３４の抵抗
１５の抵抗値Ｒ５、選択されたワード線３４と短絡して
いる非選択ワード線３５の抵抗１６の抵抗値Ｒ６、ワー
ド線ドライブ信号ドライブ用トランジスター３０のオン
抵抗Ｒｔｒ１、ワード線充電用トランジスター３１のオ
ン抵抗Ｒｔｒ２、ワード線接地用トランジスター３２の
オン抵抗Ｒｔｒ３の抵抗の比により昇圧電圧（ＶＰＰ）
が分配され、フェイルビットアドレス判定試験時におい
て、短絡によるワード線電位の低下（数１）は、パッド
の配置、ショート箇所の位置に依存するため、場合によ
っては上記ワード線の電位低下を回路が感知できず、短
絡している救済すべきワード線を、正常なワード線と見
なしてしまう恐れがあるという課題を有していた。
【００１０】
【数１】
【００１１】本発明は上記従来の課題を解決するもの
で、フェイルビットアドレス判定試験時において、ワー
ド線短絡によるワード線電位の低下をパッドの配置、シ
ョート箇所の位置によらず確実に回路が感知できる電位
に制御することが可能な半導体集積回路を提供すること
を目的とする。
で、フェイルビットアドレス判定試験時において、ワー
ド線短絡によるワード線電位の低下をパッドの配置、シ
ョート箇所の位置によらず確実に回路が感知できる電位
に制御することが可能な半導体集積回路を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路は、昇圧電源と同等の電圧を
供給する第１の外部電源が接続可能な昇圧電源プローブ
検査用パッドを、電圧降下用の抵抗を介して昇圧電源用
配線に接続した構成、もしくは、昇圧電源の電圧より低
い最適化された電圧を供給する第２の外部電源が接続可
能な昇圧電源プローブ検査用パッドを、昇圧電源用配線
に接続した構成を有している。
に本発明の半導体集積回路は、昇圧電源と同等の電圧を
供給する第１の外部電源が接続可能な昇圧電源プローブ
検査用パッドを、電圧降下用の抵抗を介して昇圧電源用
配線に接続した構成、もしくは、昇圧電源の電圧より低
い最適化された電圧を供給する第２の外部電源が接続可
能な昇圧電源プローブ検査用パッドを、昇圧電源用配線
に接続した構成を有している。
【００１３】
【作用】本発明は上記した構成により、チップ開発段階
のフェイルビットアドレス判定試験時に、選択ワード線
と他電源の短絡による昇圧電圧の降下を原因として生じ
る誤動作を昇圧電源プローブ検査用パッドに昇圧電源と
同等の電圧の第１の電源を接続することにより防止す
る。更に、ワード線短絡時のワード線電位の降下を昇圧
電源発生回路と昇圧電源プローブ検査用パッド間に挿入
された最適な抵抗値を持つ抵抗によって制御、もしくは
抵抗を挿入する代わりに昇圧電源プローブ検査用パッド
に昇圧電位より低い最適化された第２の外部電源によっ
て制御し、チップの冗長救済アドレスを確実に把握する
ことを可能にする。
のフェイルビットアドレス判定試験時に、選択ワード線
と他電源の短絡による昇圧電圧の降下を原因として生じ
る誤動作を昇圧電源プローブ検査用パッドに昇圧電源と
同等の電圧の第１の電源を接続することにより防止す
る。更に、ワード線短絡時のワード線電位の降下を昇圧
電源発生回路と昇圧電源プローブ検査用パッド間に挿入
された最適な抵抗値を持つ抵抗によって制御、もしくは
抵抗を挿入する代わりに昇圧電源プローブ検査用パッド
に昇圧電位より低い最適化された第２の外部電源によっ
て制御し、チップの冗長救済アドレスを確実に把握する
ことを可能にする。
【００１４】
（実施例１）以下本発明の一実施例の半導体集積回路に
ついて、図面を参照しながら説明する。図１は本発明の
実施例における半導体集積回路の構成を示すものであ
る。
ついて、図面を参照しながら説明する。図１は本発明の
実施例における半導体集積回路の構成を示すものであ
る。
【００１５】図１において、昇圧電源発生回路２は、図
１には示されていないが、ワード線駆動回路３内のワー
ド線ドライバーのゲートとソースに電圧を供給し、ワー
ド線駆動回路３はロウアドレスのデコード信号によりワ
ード線を選択し、ワード線を高速に充電しメモリーセル
内のトランスファーゲートをオンにする。昇圧電源プロ
ーブ検査用パッド１はワード線駆動回路３と昇圧電源発
生回路２間の昇圧電源用配線６に、パッドの配置とワー
ストケースのワード線ショート箇所の位置から計算され
た抵抗８を介して接続されている。
１には示されていないが、ワード線駆動回路３内のワー
ド線ドライバーのゲートとソースに電圧を供給し、ワー
ド線駆動回路３はロウアドレスのデコード信号によりワ
ード線を選択し、ワード線を高速に充電しメモリーセル
内のトランスファーゲートをオンにする。昇圧電源プロ
ーブ検査用パッド１はワード線駆動回路３と昇圧電源発
生回路２間の昇圧電源用配線６に、パッドの配置とワー
ストケースのワード線ショート箇所の位置から計算され
た抵抗８を介して接続されている。
【００１６】以上のように構成された半導体集積回路に
ついて、フェイルビットアドレス判定試験時において、
選択ワード線と非選択ワード線が短絡している場合の動
作を説明する。図２は選択されたワード線と非選択ワー
ド線が短絡しているときの想定図で、図３は図２中の回
路の１部を拡大したものである。
ついて、フェイルビットアドレス判定試験時において、
選択ワード線と非選択ワード線が短絡している場合の動
作を説明する。図２は選択されたワード線と非選択ワー
ド線が短絡しているときの想定図で、図３は図２中の回
路の１部を拡大したものである。
【００１７】図２、図３において、フェイルビットアド
レス判定試験時、１本の選択ワード線３４と１本の非選
択ワード線３５がショートしているとする。ショートし
ている非選択ワード線の数を１本としたのは、その場合
が最もワード線電位が高いからである。このとき、昇圧
電源発生回路２と昇圧電源プローブ検査用パッド１間に
挿入された抵抗８の抵抗値をＲ１、昇圧電源発生回路２
とワード線駆動回路３間の配線抵抗１７の抵抗値をＲ
２、ワード線駆動回路３とＶＳＳパッド４間の配線抵抗
１８の抵抗値をＲ３、選択ワード線３４の配線抵抗１５
の抵抗値をＲ５、非選択ワード線３５の配線抵抗１６の
抵抗値をＲ６とし、ショート箇所抵抗３３の抵抗値をＲ
４、ワード線ドライブ信号ドライブ用トランジスター３
０のオン抵抗をＲｔｒ１、ワード線充電用トランジスタ
ー３１のオン抵抗をＲｔｒ２、ワード線接地用トランジ
スター３２のオン抵抗をＲｔｒ３とする。このとき昇圧
電源の電位をＶＰＰとすると、選択されたワード線３４
の電位は（数２）となり、昇圧電源プローブ検査用パッ
ド１と昇圧電源発生回路２間の抵抗８の抵抗値Ｒ１を最
適化することにより、選択ワード線の電位を確実に低下
させることができるため、ワード線の短絡を確実に検出
することが可能である。
レス判定試験時、１本の選択ワード線３４と１本の非選
択ワード線３５がショートしているとする。ショートし
ている非選択ワード線の数を１本としたのは、その場合
が最もワード線電位が高いからである。このとき、昇圧
電源発生回路２と昇圧電源プローブ検査用パッド１間に
挿入された抵抗８の抵抗値をＲ１、昇圧電源発生回路２
とワード線駆動回路３間の配線抵抗１７の抵抗値をＲ
２、ワード線駆動回路３とＶＳＳパッド４間の配線抵抗
１８の抵抗値をＲ３、選択ワード線３４の配線抵抗１５
の抵抗値をＲ５、非選択ワード線３５の配線抵抗１６の
抵抗値をＲ６とし、ショート箇所抵抗３３の抵抗値をＲ
４、ワード線ドライブ信号ドライブ用トランジスター３
０のオン抵抗をＲｔｒ１、ワード線充電用トランジスタ
ー３１のオン抵抗をＲｔｒ２、ワード線接地用トランジ
スター３２のオン抵抗をＲｔｒ３とする。このとき昇圧
電源の電位をＶＰＰとすると、選択されたワード線３４
の電位は（数２）となり、昇圧電源プローブ検査用パッ
ド１と昇圧電源発生回路２間の抵抗８の抵抗値Ｒ１を最
適化することにより、選択ワード線の電位を確実に低下
させることができるため、ワード線の短絡を確実に検出
することが可能である。
【００１８】
【数２】
【００１９】次に、図２、３のようなパッド配置を例に
とり、昇圧電源発生回路２と昇圧電源プローブ検査用パ
ッド１間に付加する抵抗８の抵抗値Ｒ１の最適値を実際
に求めてみる。最適値の条件として、（１）選択された
ワード線が非選択ワード線とショートしている時、選択
されたワード線の電位が十分に落ちること、（２）アド
レスを変化させて選択ワード線をショートしているワー
ド線からショートしていないワード線に変更したとき、
ワード線ドライブ信号の電位が昇圧電位まで回復する時
間がアドレス変化後の正常なワード線が立ち上がるまで
の時間に比べ短いことを課す。
とり、昇圧電源発生回路２と昇圧電源プローブ検査用パ
ッド１間に付加する抵抗８の抵抗値Ｒ１の最適値を実際
に求めてみる。最適値の条件として、（１）選択された
ワード線が非選択ワード線とショートしている時、選択
されたワード線の電位が十分に落ちること、（２）アド
レスを変化させて選択ワード線をショートしているワー
ド線からショートしていないワード線に変更したとき、
ワード線ドライブ信号の電位が昇圧電位まで回復する時
間がアドレス変化後の正常なワード線が立ち上がるまで
の時間に比べ短いことを課す。
【００２０】初めに最適値の（１）の条件を課し、付加
する抵抗の抵抗値の下限について考える。このようなパ
ッド配置の時、ショートしたワード線の電位が１番高く
なるのは、パッドに１番近いワード線がショートした時
である。ワード線ドライブ信号ドライブ用ｐチャンネル
トランジスタ３０のオン抵抗Ｒｔｒ１を２００Ω、ワー
ド線ドライブ用のｎチャンネルトランジスタ３１のオン
抵抗Ｒｔｒ２を２００Ω、ワード線プリチャージ用のｎ
チャンネルトランジスタ３２のオン抵抗Ｒｔｒ３を４５
０Ωとし、選択ワード線３４の配線抵抗値Ｒ５と非選択
ワード線の配線抵抗値Ｒ６が等しいとしＲ５＝Ｒ６＝２
ＫΩとする。１層アルミのシート抵抗を５５ｍΩ、２層
アルミのシート抵抗を３５ｍΩ、昇圧電源用配線の配線
幅を１０μｍ、配線長を４ｍｍ、ＶＳＳ電源用配線の配
線幅を５０μｍ、配線長を４ｍｍとしチップ長辺方向の
配線は２層アルミ、チップ短辺方向の配線は１層アルミ
とすると、昇圧電源用配線抵抗１７の抵抗値Ｒ２は２２
Ω、ＶＳＳ電源用配線抵抗１８の抵抗値Ｒ３は４Ωとな
り、ワード線ショート箇所抵抗３３の抵抗値Ｒ４を６８
Ωとし、昇圧電源の電位をＶＰＰとすると付加抵抗８を
挿入しない時、短絡したワード線電位Ｖｗｌは０．５１
ＶＰＰとなる。
する抵抗の抵抗値の下限について考える。このようなパ
ッド配置の時、ショートしたワード線の電位が１番高く
なるのは、パッドに１番近いワード線がショートした時
である。ワード線ドライブ信号ドライブ用ｐチャンネル
トランジスタ３０のオン抵抗Ｒｔｒ１を２００Ω、ワー
ド線ドライブ用のｎチャンネルトランジスタ３１のオン
抵抗Ｒｔｒ２を２００Ω、ワード線プリチャージ用のｎ
チャンネルトランジスタ３２のオン抵抗Ｒｔｒ３を４５
０Ωとし、選択ワード線３４の配線抵抗値Ｒ５と非選択
ワード線の配線抵抗値Ｒ６が等しいとしＲ５＝Ｒ６＝２
ＫΩとする。１層アルミのシート抵抗を５５ｍΩ、２層
アルミのシート抵抗を３５ｍΩ、昇圧電源用配線の配線
幅を１０μｍ、配線長を４ｍｍ、ＶＳＳ電源用配線の配
線幅を５０μｍ、配線長を４ｍｍとしチップ長辺方向の
配線は２層アルミ、チップ短辺方向の配線は１層アルミ
とすると、昇圧電源用配線抵抗１７の抵抗値Ｒ２は２２
Ω、ＶＳＳ電源用配線抵抗１８の抵抗値Ｒ３は４Ωとな
り、ワード線ショート箇所抵抗３３の抵抗値Ｒ４を６８
Ωとし、昇圧電源の電位をＶＰＰとすると付加抵抗８を
挿入しない時、短絡したワード線電位Ｖｗｌは０．５１
ＶＰＰとなる。
【００２１】フェイルビット判定試験でワード線電位が
１番必要になる時は図４においてメモリーセル４０にＨ
（ＶＤＤ）を書き込み、引き続きＨを読み出す場合で、
ビット線４６、４７のプリチャージ電位を１．５Ｖ、メ
モリーセル内トランスファーゲート４２のしきい値電圧
を１Ｖとすると、センスアンプ４１の感度を考慮にいれ
なくてもワード線の電位は単純に２．５Ｖ以上、昇圧電
源の昇圧電圧ＶＰＰを５Ｖとすると０．５ＶＰＰ以上は
必要となってくる。センスアンプの感度を考慮にいれれ
ばさらに高いワード線電位が必要になる。そこでショー
トしたワード線電位を０．５ＶＰＰ以下にするためには
付加抵抗８の抵抗値Ｒ１を１００Ω以上にしなければな
らないということになる。
１番必要になる時は図４においてメモリーセル４０にＨ
（ＶＤＤ）を書き込み、引き続きＨを読み出す場合で、
ビット線４６、４７のプリチャージ電位を１．５Ｖ、メ
モリーセル内トランスファーゲート４２のしきい値電圧
を１Ｖとすると、センスアンプ４１の感度を考慮にいれ
なくてもワード線の電位は単純に２．５Ｖ以上、昇圧電
源の昇圧電圧ＶＰＰを５Ｖとすると０．５ＶＰＰ以上は
必要となってくる。センスアンプの感度を考慮にいれれ
ばさらに高いワード線電位が必要になる。そこでショー
トしたワード線電位を０．５ＶＰＰ以下にするためには
付加抵抗８の抵抗値Ｒ１を１００Ω以上にしなければな
らないということになる。
【００２２】次に最適値の（２）の条件を課し付加する
抵抗の抵抗値の上限について考える。フェイルビットア
ドレス判定試験においてチップのプリチャージ期間を
１．５μＳ確保することにする。本来の評価においては
１チップ当りの判定時間は数十ｎＳであるが、より確実
にフェイルビットを判定する為には高い抵抗値の方が望
ましい。抵抗が高い場合には、（２）の条件を満たすの
が厳しくなる。付加抵抗はフェイルビットアドレス判定
試験時のみ使用するので、前記試験時はサイクルタイム
を長くして試験を行う。実デバイスに適用した場合、上
記の試験を行うことによる試験時間の増加も、トータル
の試験時間から見ればわずかなものである。１．５μＳ
の間に０．５ＶＰＰの電位からＶＰＰの電位まで回復す
る必要があり、昇圧電源発生回路のワード線駆動回路ま
での寄生容量を３００ｐＦとすると、付加抵抗８の抵抗
値Ｒ１の値は５ＫΩ以下でなければならないことにな
る。
抵抗の抵抗値の上限について考える。フェイルビットア
ドレス判定試験においてチップのプリチャージ期間を
１．５μＳ確保することにする。本来の評価においては
１チップ当りの判定時間は数十ｎＳであるが、より確実
にフェイルビットを判定する為には高い抵抗値の方が望
ましい。抵抗が高い場合には、（２）の条件を満たすの
が厳しくなる。付加抵抗はフェイルビットアドレス判定
試験時のみ使用するので、前記試験時はサイクルタイム
を長くして試験を行う。実デバイスに適用した場合、上
記の試験を行うことによる試験時間の増加も、トータル
の試験時間から見ればわずかなものである。１．５μＳ
の間に０．５ＶＰＰの電位からＶＰＰの電位まで回復す
る必要があり、昇圧電源発生回路のワード線駆動回路ま
での寄生容量を３００ｐＦとすると、付加抵抗８の抵抗
値Ｒ１の値は５ＫΩ以下でなければならないことにな
る。
【００２３】以上の条件（１）、（２）を課した考察か
ら付加抵抗８の抵抗値Ｒ１は１００Ωから５ＫΩの範囲
であればよいことがわかる。評価時間を短くしたい場合
は付加する抵抗の値を小さめに数百Ωにすれば良く、シ
ョートの抵抗のばらつきを考慮して確実に判定する場合
には大きめの抵抗を付加すれば良い。
ら付加抵抗８の抵抗値Ｒ１は１００Ωから５ＫΩの範囲
であればよいことがわかる。評価時間を短くしたい場合
は付加する抵抗の値を小さめに数百Ωにすれば良く、シ
ョートの抵抗のばらつきを考慮して確実に判定する場合
には大きめの抵抗を付加すれば良い。
【００２４】（実施例２）図５は第２の実施例における
半導体集積回路の構成図である。図１と比較して図５に
示す様に、昇圧電源発生回路２と昇圧電源プローブ検査
用パッド１間に最適化された抵抗を挿入する代わりに、
昇圧電源プローブ検査用パッド１に昇圧電源の電圧以下
の最適化された第２の外部電源８を接続可能な構成を持
っている。
半導体集積回路の構成図である。図１と比較して図５に
示す様に、昇圧電源発生回路２と昇圧電源プローブ検査
用パッド１間に最適化された抵抗を挿入する代わりに、
昇圧電源プローブ検査用パッド１に昇圧電源の電圧以下
の最適化された第２の外部電源８を接続可能な構成を持
っている。
【００２５】以下、フェイルビットアドレス判定試験時
のその動作を、上記と同じ例を用いて考える。選択され
たワード線が非選択ワード線短絡している時に、十分に
ワード線の電位が低下する条件から考える。先の例の結
果より、Ｒ１＝０のとき、ショートしたワード線の電位
が０．５１ＶＰＰであったことより、第２の外部電源の
電圧をＶ２とするとショートしたワード線の電位は０．
５１Ｖ２となる。
のその動作を、上記と同じ例を用いて考える。選択され
たワード線が非選択ワード線短絡している時に、十分に
ワード線の電位が低下する条件から考える。先の例の結
果より、Ｒ１＝０のとき、ショートしたワード線の電位
が０．５１ＶＰＰであったことより、第２の外部電源の
電圧をＶ２とするとショートしたワード線の電位は０．
５１Ｖ２となる。
【００２６】よって、ワード線の短絡を確実に把握する
ためには、第２の外部電源の電圧Ｖ２の値をＶ２＜０．
５ＶＰＰ／０．５１とすればよいことがわかる。今の場
合では、抵抗成分が２０Ω程度で遅延時間が約１０ｎＳ
になることより、短絡した選択ワード線から正常なワー
ド線へアドレスを切り替えて後、測定を開始するまでに
昇圧電源の電位が回復する条件は満足されている。
ためには、第２の外部電源の電圧Ｖ２の値をＶ２＜０．
５ＶＰＰ／０．５１とすればよいことがわかる。今の場
合では、抵抗成分が２０Ω程度で遅延時間が約１０ｎＳ
になることより、短絡した選択ワード線から正常なワー
ド線へアドレスを切り替えて後、測定を開始するまでに
昇圧電源の電位が回復する条件は満足されている。
【００２７】
【発明の効果】以上のように本発明は、最適化した付加
抵抗を介して昇圧電源プローブ検査用パッドを昇圧電源
配線に接続すること、または、昇圧電源より低い電圧の
第２の外部電源が接続可能な昇圧電源プローブ検査用パ
ッドを昇圧電源配線に接続することにより、ワード線短
絡時のワード線電位を十分降下させ、フェイルビットア
ドレス判定試験時においてワード線の短絡を確実に検出
することが可能になる。
抵抗を介して昇圧電源プローブ検査用パッドを昇圧電源
配線に接続すること、または、昇圧電源より低い電圧の
第２の外部電源が接続可能な昇圧電源プローブ検査用パ
ッドを昇圧電源配線に接続することにより、ワード線短
絡時のワード線電位を十分降下させ、フェイルビットア
ドレス判定試験時においてワード線の短絡を確実に検出
することが可能になる。
【００２８】更に、昇圧電源発生回路の電流供給能力を
昇圧電源と他の電源の短絡を考慮にいれて特に大きく設
計する必要がないため、昇圧電源発生回路の消費電力を
押さえる事を可能にし、複雑な制御を必要とする昇圧電
源を設計する必要がなくなり設計期間を短縮することが
できる。
昇圧電源と他の電源の短絡を考慮にいれて特に大きく設
計する必要がないため、昇圧電源発生回路の消費電力を
押さえる事を可能にし、複雑な制御を必要とする昇圧電
源を設計する必要がなくなり設計期間を短縮することが
できる。
【図１】本発明の実施例１における昇圧電源プローブ検
査用パッドの構成図
査用パッドの構成図
【図２】ワード線短絡の想定図
【図３】ワード線短絡の想定図の部分拡大図
【図４】ＤＲＡＭのメモリーセル構成図
【図５】本発明の実施例２における昇圧電源プローブ検
査用パッドの構成図
査用パッドの構成図
【図６】従来のチップの昇圧電源プローブ検査用パッド
の構成図
の構成図
【図７】従来のチップにおけるワード線短絡の想定図
１ 昇圧電源プローブ検査用パッド ２ 昇圧電源発生回路 ３ ワード線駆動回路 ４ 接地電源（ＶＳＳ）パッド ７ 第１の外部電源 ８ 最適化された付加抵抗 ９ 最適化された第２の電源 １４,３３ ショート箇所 １５ 選択されたワード線の抵抗 １６ 非選択ワード線の抵抗 １７ 昇圧電源発生回路、ワード線駆動回路間の配線抵
抗 １８ ワード線駆動回路、ＶＳＳパッド間の配線抵抗 １９ 昇圧電源発生回路からワード線駆動回路間の対Ｖ
ＳＳ容量 ３４ 選択されたワード線 ３５ 非選択ワード線
抗 １８ ワード線駆動回路、ＶＳＳパッド間の配線抵抗 １９ 昇圧電源発生回路からワード線駆動回路間の対Ｖ
ＳＳ容量 ３４ 選択されたワード線 ３５ 非選択ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (4)
- 【請求項１】チップ内部で昇圧電源を発生する昇圧電源
発生回路と、 前記昇圧電源と同等の電圧を供給する第１の外部電源
と、 前記第１の外部電源が接続可能な昇圧電源プローブ検査
用パッドとを有し、 前記昇圧電源プローブ検査用パッドを、昇圧電源用配線
に電圧降下用の抵抗を介して接続したことを特徴とする
半導体集積回路。 - 【請求項２】請求項１記載の抵抗は、フェイルビットア
ドレス判定試験時に、非選択のワード線と短絡した選択
ワード線の電位が十分に低下し、かつ、短絡したワード
線から正常なワード線を選択するアドレスに切り換えた
時、正常なワード線が立ち上がるまでに昇圧電源の電位
が所望の値まで回復する抵抗値を有することを特徴とす
る半導体集積回路。 - 【請求項３】請求項１記載の抵抗の値が１００Ωから５
ＫΩの抵抗値であることを特徴とする半導体集積回路。 - 【請求項４】チップ内部で昇圧電源を発生する昇圧電源
発生回路と、 前記昇圧電源の電圧より低い電圧を供給する第２の外部
電源と、 前記第２の外部電源が接続可能な昇圧電源プローブ検査
用パッドとを有し、 前記昇圧電源プローブ検査用パッドを、昇圧電源用配線
に接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302001A JPH06150697A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302001A JPH06150697A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150697A true JPH06150697A (ja) | 1994-05-31 |
Family
ID=17903692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302001A Pending JPH06150697A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150697A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0968558A (ja) * | 1995-08-30 | 1997-03-11 | Nec Ic Microcomput Syst Ltd | 半導体装置及びその検査方法 |
| US5657284A (en) * | 1995-09-19 | 1997-08-12 | Micron Technology, Inc. | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices |
| US5885846A (en) * | 1995-09-19 | 1999-03-23 | Micron Technology, Inc. | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| KR100394574B1 (ko) * | 2001-04-10 | 2003-08-14 | 삼성전자주식회사 | 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치 |
-
1992
- 1992-11-12 JP JP4302001A patent/JPH06150697A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0968558A (ja) * | 1995-08-30 | 1997-03-11 | Nec Ic Microcomput Syst Ltd | 半導体装置及びその検査方法 |
| US5657284A (en) * | 1995-09-19 | 1997-08-12 | Micron Technology, Inc. | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices |
| US5885846A (en) * | 1995-09-19 | 1999-03-23 | Micron Technology, Inc. | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| US5965902A (en) * | 1995-09-19 | 1999-10-12 | Micron Technology | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| US6181154B1 (en) * | 1995-09-19 | 2001-01-30 | Micron Technology, Inc. | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| US6625073B1 (en) | 1995-09-19 | 2003-09-23 | Micron Technology, Inc. | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices |
| KR100394574B1 (ko) * | 2001-04-10 | 2003-08-14 | 삼성전자주식회사 | 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치 |
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