JPH06150698A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06150698A JPH06150698A JP4303346A JP30334692A JPH06150698A JP H06150698 A JPH06150698 A JP H06150698A JP 4303346 A JP4303346 A JP 4303346A JP 30334692 A JP30334692 A JP 30334692A JP H06150698 A JPH06150698 A JP H06150698A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- same
- test
- memory
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩチップ内部に、同型のメモリ回路が複
数搭載されている場合に、メモリ回路のテスト容易化を
達成する。 【構成】 同型のメモリ回路を同時に動作させ、それら
の回路の出力結果を比較して、不一致の場合に不良と判
定する。
数搭載されている場合に、メモリ回路のテスト容易化を
達成する。 【構成】 同型のメモリ回路を同時に動作させ、それら
の回路の出力結果を比較して、不一致の場合に不良と判
定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ＬＳＩチップ内部に同型のメモリを複数搭載
した場合のメモリ回路のテストが、従来より短時間に、
容易に行えるようにした、半導体集積回路に関するもの
である。
り、特に、ＬＳＩチップ内部に同型のメモリを複数搭載
した場合のメモリ回路のテストが、従来より短時間に、
容易に行えるようにした、半導体集積回路に関するもの
である。
【０００２】
【従来の技術】ＬＳＩチップ内部には、メモリ回路とし
て、事前にメモリ回路単体として設計されたエンベッド
型メモリ回路、あるいはワード数、ビット数、面積や形
状（アスペクト比）等に関するユーザの要望に応じて、
ジェネレータによって生成されたメモリ回路が搭載され
る。このとき搭載される回路の制約上、同型のメモリ回
路を複数個搭載することがよく行われる。
て、事前にメモリ回路単体として設計されたエンベッド
型メモリ回路、あるいはワード数、ビット数、面積や形
状（アスペクト比）等に関するユーザの要望に応じて、
ジェネレータによって生成されたメモリ回路が搭載され
る。このとき搭載される回路の制約上、同型のメモリ回
路を複数個搭載することがよく行われる。
【０００３】このように、ＬＳＩチップ内部に複数個メ
モリ回路が搭載されている場合の回路テストの方法とし
ては、従来、チップ外部からテストパターンを入力し
て、１回路ずつテストをするか、あるいは、チップ内部
にテスト用回路を設け、やはり１回路ずつテストをす
る、という方法がとられていた。
モリ回路が搭載されている場合の回路テストの方法とし
ては、従来、チップ外部からテストパターンを入力し
て、１回路ずつテストをするか、あるいは、チップ内部
にテスト用回路を設け、やはり１回路ずつテストをす
る、という方法がとられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
テスト方法では、１回路ずつテストが行われるため、テ
ストのための時間が長くかかるという問題があった。本
来、テストを厳密に行うためには多数のパターンが必要
であるが、そのためには非常に多大の時間を必要とし、
非現実的であるため、代表的なパターンのみについてテ
ストを行っているのではあるが、それでも時間がかかり
すぎるという問題があった。
テスト方法では、１回路ずつテストが行われるため、テ
ストのための時間が長くかかるという問題があった。本
来、テストを厳密に行うためには多数のパターンが必要
であるが、そのためには非常に多大の時間を必要とし、
非現実的であるため、代表的なパターンのみについてテ
ストを行っているのではあるが、それでも時間がかかり
すぎるという問題があった。
【０００５】更に、同型のメモリが複数個搭載されてい
る場合でも、１回路ずつ同様のテストが行われるため、
同型のメモリであっても、回路の個数分のテスト時間と
手間がかかるという問題点があった。
る場合でも、１回路ずつ同様のテストが行われるため、
同型のメモリであっても、回路の個数分のテスト時間と
手間がかかるという問題点があった。
【０００６】本発明は、前記従来の問題点を解消するべ
く成されたもので、ＬＳＩチップ内部に同型のメモリ回
路を複数個搭載した場合に、該メモリ回路のテストを、
より短時間に、より効果的に行えるような回路構成を実
現した半導体集積回路を提供することを目的とする。
く成されたもので、ＬＳＩチップ内部に同型のメモリ回
路を複数個搭載した場合に、該メモリ回路のテストを、
より短時間に、より効果的に行えるような回路構成を実
現した半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＬＳＩチップ
内部に、ワード及びビット構成が同じ同型のメモリが複
数搭載されている半導体集積回路において、複数のメモ
リの同じアドレスに、同じ入力を同じタイミングで与え
るための、入力データ生成回路及びアドレス生成用カウ
ンタ回路と、出力の一致を検出する出力データ比較回路
とを備え、出力が不一致の場合に不良と判定することに
より、メモリ回路のテストが容易に行えるようにして、
前記目的を達成したものである。
内部に、ワード及びビット構成が同じ同型のメモリが複
数搭載されている半導体集積回路において、複数のメモ
リの同じアドレスに、同じ入力を同じタイミングで与え
るための、入力データ生成回路及びアドレス生成用カウ
ンタ回路と、出力の一致を検出する出力データ比較回路
とを備え、出力が不一致の場合に不良と判定することに
より、メモリ回路のテストが容易に行えるようにして、
前記目的を達成したものである。
【０００８】
【作用】本発明によれば、ＬＳＩチップ内部にある複数
の同型のメモリ回路のテストを行うとき、図１に示すよ
うに、同型のメモリ回路同士を同時に用いてテストが行
われる。即ち、複数の同型のメモリの同じアドレスに、
同じ入力が同じタイミングで、入力データ生成回路とア
ドレス生成用カウンタ回路により入力され、該複数のメ
モリ回路の同じアドレスから前記同じデータを出力し、
出力結果を比較回路で相互に比較し、一致すれば良好と
判定し、不一致のときは不良と判定する。
の同型のメモリ回路のテストを行うとき、図１に示すよ
うに、同型のメモリ回路同士を同時に用いてテストが行
われる。即ち、複数の同型のメモリの同じアドレスに、
同じ入力が同じタイミングで、入力データ生成回路とア
ドレス生成用カウンタ回路により入力され、該複数のメ
モリ回路の同じアドレスから前記同じデータを出力し、
出力結果を比較回路で相互に比較し、一致すれば良好と
判定し、不一致のときは不良と判定する。
【０００９】従って、単純な構成により、短時間で効率
的、効果的なテストを行うことができる。
的、効果的なテストを行うことができる。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１１】図２は、同型のメモリ回路が２個搭載され
ている場合に対する本発明の実施例の概要を示すブロッ
ク線図である。図２において、１０は入力データ生成回
路、１２はアドレス生成用カウンタ回路、１４−１、１
４−２は同型（即ちワード及びビット構成が同じ）メモ
リ回路、１６は出力データ比較回路である。
ている場合に対する本発明の実施例の概要を示すブロッ
ク線図である。図２において、１０は入力データ生成回
路、１２はアドレス生成用カウンタ回路、１４−１、１
４−２は同型（即ちワード及びビット構成が同じ）メモ
リ回路、１６は出力データ比較回路である。
【００１２】端子a 、c よりテスト用データ及びアドレ
スを、それぞれチップ内部の入力データ生成回路１０及
びアドレス生成用カウンタ回路１２に入力する。該テス
ト用入力データを、該アドレス生成用カウンタ回路１２
によって指定された、同型のメモリ回路１４−１、１４
−２の同じアドレスへ入力し、該アドレスから該データ
を出力し、出力データ比較回路１６によって比較する。
比較の結果、一致すればよいとし、他のデータでテスト
を行う。一致しない場合は、その時点でテストを終了と
する。
スを、それぞれチップ内部の入力データ生成回路１０及
びアドレス生成用カウンタ回路１２に入力する。該テス
ト用入力データを、該アドレス生成用カウンタ回路１２
によって指定された、同型のメモリ回路１４−１、１４
−２の同じアドレスへ入力し、該アドレスから該データ
を出力し、出力データ比較回路１６によって比較する。
比較の結果、一致すればよいとし、他のデータでテスト
を行う。一致しない場合は、その時点でテストを終了と
する。
【００１３】本実施例においては、不一致となった時点
で、直ちにテストを終了しているので、テスト時間が特
に短い。なお、不一致出力の有無に拘らず、最後のアド
レスまでテストを継続し、最終的に不一致出力の有無を
判定してもよい。
で、直ちにテストを終了しているので、テスト時間が特
に短い。なお、不一致出力の有無に拘らず、最後のアド
レスまでテストを継続し、最終的に不一致出力の有無を
判定してもよい。
【００１４】又、図２において、アドレス生成用カウン
タ回路１２への入力端子c については、該アドレス生成
用カウンタ回路１２が、信号を入力データ生成回路１０
からもらうことにすれば、端子c は省略することができ
るので、テスト用の端子数も更に削減できる。
タ回路１２への入力端子c については、該アドレス生成
用カウンタ回路１２が、信号を入力データ生成回路１０
からもらうことにすれば、端子c は省略することができ
るので、テスト用の端子数も更に削減できる。
【００１５】なお、本実施例は、同型のメモリ回路が２
個接続されている場合であったが、メモリ回路の個数は
２個に限定されるものではなく、２個以上の複数個であ
れば同様に容易にテストを行うことができることは明ら
かである。又、ワード数とビット数が同じであれば、物
理的な形状（サイズやアスペクト比）は異なっていても
よい。
個接続されている場合であったが、メモリ回路の個数は
２個に限定されるものではなく、２個以上の複数個であ
れば同様に容易にテストを行うことができることは明ら
かである。又、ワード数とビット数が同じであれば、物
理的な形状（サイズやアスペクト比）は異なっていても
よい。
【００１６】
【発明の効果】以上説明した通り、本発明によれば、複
数の同型のメモリ回路同士を同時に用いて動作させ、そ
れらの回路の出力結果を相互に比較することによりテス
トが実行されるため、単純な構成で、より短時間に、効
率的、効果的なテストを行うことができ、テストの容易
化が達成される。
数の同型のメモリ回路同士を同時に用いて動作させ、そ
れらの回路の出力結果を相互に比較することによりテス
トが実行されるため、単純な構成で、より短時間に、効
率的、効果的なテストを行うことができ、テストの容易
化が達成される。
【００１７】更に時間の短縮の結果、テストパターンを
増やしてテストの精度を高めることもできるという優れ
た効果を有する。
増やしてテストの精度を高めることもできるという優れ
た効果を有する。
【図１】本発明によるメモリ回路テストの概要を示すブ
ロック線図
ロック線図
【図２】本発明の実施例の概要を示すブロック線図
１０…入力データ生成回路 １２…アドレス生成用カウンタ回路 １４−１、１４−２…同型メモリ回路 １６…出力データ比較回路
Claims (1)
- 【請求項１】ＬＳＩチップ内部に、ワード及びビット構
成が同じ同型のメモリが複数搭載されている半導体集積
回路において、 複数のメモリの同じアドレスに、同じ入力を、同じタイ
ミングで与えるための、入力データ生成回路及びアドレ
ス生成用カウンタ回路と、 各メモリからの出力の一致を検出する出力データ比較回
路とを備え、 出力が不一致の場合に不良と判定することにより、メモ
リ回路のテストが容易に行えるようにしたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303346A JPH06150698A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303346A JPH06150698A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150698A true JPH06150698A (ja) | 1994-05-31 |
Family
ID=17919872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4303346A Pending JPH06150698A (ja) | 1992-11-13 | 1992-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150698A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884680A1 (en) * | 1997-06-13 | 1998-12-16 | Nec Corporation | ROM testing circuit |
| US6430096B1 (en) * | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| US7318175B2 (en) * | 2002-11-29 | 2008-01-08 | Via Technologies, Inc. | Memory modeling circuit with fault toleration |
-
1992
- 1992-11-13 JP JP4303346A patent/JPH06150698A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884680A1 (en) * | 1997-06-13 | 1998-12-16 | Nec Corporation | ROM testing circuit |
| US6065142A (en) * | 1997-06-13 | 2000-05-16 | Nec Corporation | ROM testing circuit |
| US6430096B1 (en) * | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| US7318175B2 (en) * | 2002-11-29 | 2008-01-08 | Via Technologies, Inc. | Memory modeling circuit with fault toleration |
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