JPH06152253A - 周波数逓倍器 - Google Patents
周波数逓倍器Info
- Publication number
- JPH06152253A JPH06152253A JP29900092A JP29900092A JPH06152253A JP H06152253 A JPH06152253 A JP H06152253A JP 29900092 A JP29900092 A JP 29900092A JP 29900092 A JP29900092 A JP 29900092A JP H06152253 A JPH06152253 A JP H06152253A
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- JP
- Japan
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- signal
- voltage
- level
- input signal
- bias voltage
- Prior art date
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Abstract
(57)【要約】
【目的】 例えば、無線通信システムに使用する周波数
逓倍器に関し、逓倍効率を損なうことなく、FET の長期
的な信頼性の確保が可能となる様にすることを目的とす
る。 【構成】 バイアス電圧が印加された電界効果トランジ
スタ12を用いて、入力信号を逓倍して所望周波数の信号
を出力信号として取り出す周波数逓倍器において、入力
信号のレベルがしきい値以上の時、入力信号のレベルと
しきい値との差に対応する所定極性の検波電圧を出力す
るが、入力信号のレベルがしきい値以下の時、検波電圧
を出力しない検波部分２と、印加する所定極性の外部バ
イアス電圧と検波電圧とを重畳して、バイアス電圧とし
て送出する重畳部分３とを設けるように構成する。
逓倍器に関し、逓倍効率を損なうことなく、FET の長期
的な信頼性の確保が可能となる様にすることを目的とす
る。 【構成】 バイアス電圧が印加された電界効果トランジ
スタ12を用いて、入力信号を逓倍して所望周波数の信号
を出力信号として取り出す周波数逓倍器において、入力
信号のレベルがしきい値以上の時、入力信号のレベルと
しきい値との差に対応する所定極性の検波電圧を出力す
るが、入力信号のレベルがしきい値以下の時、検波電圧
を出力しない検波部分２と、印加する所定極性の外部バ
イアス電圧と検波電圧とを重畳して、バイアス電圧とし
て送出する重畳部分３とを設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、無線通信シス
テムに使用する周波数逓倍器に関するものである。
テムに使用する周波数逓倍器に関するものである。
【０００２】一般に、安定度が高く、しかも周波数の高
い信号が必要な時は、周波数は低いが安定度の高い発振
器の出力を周波数逓倍器で逓倍して所望の周波数の信号
を得ている。逓倍素子としては、従来から用いられてい
るバラクタダイオードやステップリカバリダイオードな
どの２端子素子の他に、GaAs FETやHEMTなどの３端子素
子も用いられている。
い信号が必要な時は、周波数は低いが安定度の高い発振
器の出力を周波数逓倍器で逓倍して所望の周波数の信号
を得ている。逓倍素子としては、従来から用いられてい
るバラクタダイオードやステップリカバリダイオードな
どの２端子素子の他に、GaAs FETやHEMTなどの３端子素
子も用いられている。
【０００３】３端子素子は増幅作用があること、入出力
にある程度のアイソレーションがあることなどの２端子
素子にはない特徴を有している為、最近では２端子素子
に代わり、様々な周波数帯で利用されている。
にある程度のアイソレーションがあることなどの２端子
素子にはない特徴を有している為、最近では２端子素子
に代わり、様々な周波数帯で利用されている。
【０００４】この為、３端子素子であるFET としては、
逓倍効率を損なうことなく、長期的な信頼性の確保がで
きる様にすることが必要である。
逓倍効率を損なうことなく、長期的な信頼性の確保がで
きる様にすることが必要である。
【０００５】
【従来の技術】図３は従来例の構成図、図４は図３の動
作説明図で、(a) はFET の VGS-IDS特性図, (b) は入力
レベル対ゲート電流特性図である。
作説明図で、(a) はFET の VGS-IDS特性図, (b) は入力
レベル対ゲート電流特性図である。
【０００６】以下、図４を参照して、図３の動作を説明
するが、逓倍次数は２とする。先ず、FET 12のゲートに
はバイアス電圧( −V1) が抵抗R1, 高周波チョーク c
h1, 入力側整合部分11を介して加えられ、ドレインには
電圧 V2 が高周波チョークch2, 出力側整合部分と２倍
波を抽出するフイルタ部分からなるフイルタ・整合部分
13を介して加えられている。
するが、逓倍次数は２とする。先ず、FET 12のゲートに
はバイアス電圧( −V1) が抵抗R1, 高周波チョーク c
h1, 入力側整合部分11を介して加えられ、ドレインには
電圧 V2 が高周波チョークch2, 出力側整合部分と２倍
波を抽出するフイルタ部分からなるフイルタ・整合部分
13を介して加えられている。
【０００７】さて、例えば 10GHzの信号が端子IN, コン
デンサC1, 入力側整合部分11を介してFET のゲートに加
えられると、図４(a) に示す VGS-IDSの非線形特性によ
り、歪信号がドレイン側に現れる。そして、フイルタ部
分で歪信号から 20GHz成分を抽出した後、出力側整合部
分，コンデンサ C2 を介して端子OUT から取り出す。
デンサC1, 入力側整合部分11を介してFET のゲートに加
えられると、図４(a) に示す VGS-IDSの非線形特性によ
り、歪信号がドレイン側に現れる。そして、フイルタ部
分で歪信号から 20GHz成分を抽出した後、出力側整合部
分，コンデンサ C2 を介して端子OUT から取り出す。
【０００８】ここで、周波数逓倍を効率よく行う為に
は、FET でより大きな歪信号を発生させる必要があるの
で、FET のゲートバイアス電圧は通常０V またはピンチ
オフ電圧(IDSが０の点の VGS) 付近に設定される。
は、FET でより大きな歪信号を発生させる必要があるの
で、FET のゲートバイアス電圧は通常０V またはピンチ
オフ電圧(IDSが０の点の VGS) 付近に設定される。
【０００９】
【発明が解決しようとする課題】さて、図４(a) はFET
のゲート電圧対ドレイン電流の静特性を示すが、FET の
ゲート・ソース間には、外部から供給されるゲートバイ
アス電圧( −V1) に端子INから入力される高周波信号に
よる電圧が重畳されて加わる。
のゲート電圧対ドレイン電流の静特性を示すが、FET の
ゲート・ソース間には、外部から供給されるゲートバイ
アス電圧( −V1) に端子INから入力される高周波信号に
よる電圧が重畳されて加わる。
【００１０】今、ゲートバイアス電圧が０の近くの−V1
に設定された時、入力レベルが小さい時はゲート電圧の
ピーク値が０V を越えず、特に問題はないが、入力レベ
ルが大きくなってそのピーク値が０V を越えると( 図４
(a) の斜線部分) 、ゲートに印加する電圧がソースに対
して正となり、ゲートからソースにゲート電流が流れ
る。
に設定された時、入力レベルが小さい時はゲート電圧の
ピーク値が０V を越えず、特に問題はないが、入力レベ
ルが大きくなってそのピーク値が０V を越えると( 図４
(a) の斜線部分) 、ゲートに印加する電圧がソースに対
して正となり、ゲートからソースにゲート電流が流れ
る。
【００１１】このゲート電流はゲート・ソース間をダイ
オードとみなした時、順方向電流であり、一旦ゲート電
流が流れると、僅かな入力レベルの増加によってゲート
電流が急増する。これにり、FET が劣化するので、この
ゲート電流を抑える必要があるが、この方法の一つに図
３に示すようゲートバイアス回路に抵抗R1を挿入するこ
とであり、図４(b) に示す様に、抵抗値を大きくするこ
とによってゲート電流の増加が抑圧されるが完全に抑え
るこはとはできない。
オードとみなした時、順方向電流であり、一旦ゲート電
流が流れると、僅かな入力レベルの増加によってゲート
電流が急増する。これにり、FET が劣化するので、この
ゲート電流を抑える必要があるが、この方法の一つに図
３に示すようゲートバイアス回路に抵抗R1を挿入するこ
とであり、図４(b) に示す様に、抵抗値を大きくするこ
とによってゲート電流の増加が抑圧されるが完全に抑え
るこはとはできない。
【００１２】即ち、ゲート電流の完全な抑圧が不可能な
為、FET の長期的な信頼性の確保が困難である云う問題
がある。本発明は、FET の長期的な信頼性の確保が可能
となる様にすることを目的とする。
為、FET の長期的な信頼性の確保が困難である云う問題
がある。本発明は、FET の長期的な信頼性の確保が可能
となる様にすることを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、２は入力信号のレベルがしきい値以上
の時、該入力信号のレベルとしきい値との差に対応する
所定極性の検波電圧を出力するが、入力信号のレベルが
しきい値以下の時、検波電圧を出力しない検波部分、３
は印加する該所定極性の外部バイアス電圧と該検波電圧
とを重畳して、該バイアス電圧として送出する重畳部
分、12は電界効果トランジスタである。
図である。図中、２は入力信号のレベルがしきい値以上
の時、該入力信号のレベルとしきい値との差に対応する
所定極性の検波電圧を出力するが、入力信号のレベルが
しきい値以下の時、検波電圧を出力しない検波部分、３
は印加する該所定極性の外部バイアス電圧と該検波電圧
とを重畳して、該バイアス電圧として送出する重畳部
分、12は電界効果トランジスタである。
【００１４】
【作用】本発明は検波部分で入力信号のレベルがしきい
値以上の時、（入力信号のレベル−しきい値）に対応す
る所定極性の検波電圧を生成して重畳部分に送出する。
重畳部分には外部からのゲートバイアス電圧も印加して
いるので、ゲートバイアス電圧に同一極性の検波電圧を
重畳した電圧がバイアス電圧としてFET のゲートに印加
する。
値以上の時、（入力信号のレベル−しきい値）に対応す
る所定極性の検波電圧を生成して重畳部分に送出する。
重畳部分には外部からのゲートバイアス電圧も印加して
いるので、ゲートバイアス電圧に同一極性の検波電圧を
重畳した電圧がバイアス電圧としてFET のゲートに印加
する。
【００１５】これにより、入力信号のレベルがしきい値
以上の時でも、即ち、入力信号が過大レベルであっても
ゲート電流が流れることなくFET の長期的な信頼生が確
保される。
以上の時でも、即ち、入力信号が過大レベルであっても
ゲート電流が流れることなくFET の長期的な信頼生が確
保される。
【００１６】
【実施例】図２は本発明の実施例の構成図である。ここ
で、結合器21, ダイオードD1, コンデンサC3, C4, 抵抗
R2, 高周波チョークch3 は検波部分２の構成部分、抵抗
R3, R4は重畳部分３の構成部分である。なお、全図を通
じて同一符号は同一対象物を示す。以下、図２の動作説
明をするが、上記で詳細説明した部分に対しては概略説
明し、本発明の部分について詳細説明する。
で、結合器21, ダイオードD1, コンデンサC3, C4, 抵抗
R2, 高周波チョークch3 は検波部分２の構成部分、抵抗
R3, R4は重畳部分３の構成部分である。なお、全図を通
じて同一符号は同一対象物を示す。以下、図２の動作説
明をするが、上記で詳細説明した部分に対しては概略説
明し、本発明の部分について詳細説明する。
【００１７】図において、端子INを介して入力した周波
数f0の信号は結合器で一部分が検波器D1に、残りの部分
がコンデンサC1, 入力側整合部分11を通ってFET 12のゲ
ートにそれぞれ加えられる。検波器D1は印加した信号の
電圧としきい値 (−V3) との差分に対応する検波電圧
(−v ) を抵抗 R2 の両端に出力する。
数f0の信号は結合器で一部分が検波器D1に、残りの部分
がコンデンサC1, 入力側整合部分11を通ってFET 12のゲ
ートにそれぞれ加えられる。検波器D1は印加した信号の
電圧としきい値 (−V3) との差分に対応する検波電圧
(−v ) を抵抗 R2 の両端に出力する。
【００１８】また、外部バイアス電圧として (−V4) が
印加しているので、抵抗R4, 抵抗R3を介して外部バイア
ス電圧( −V4) に検波電圧( −v)が重畳され、外部バイ
アス電圧（−V4) よりも, より負側にシフトしたバイア
ス電圧−(v＋V4) がチョークch1,入力側整合部分11を介
してFET 12に加えられる。
印加しているので、抵抗R4, 抵抗R3を介して外部バイア
ス電圧( −V4) に検波電圧( −v)が重畳され、外部バイ
アス電圧（−V4) よりも, より負側にシフトしたバイア
ス電圧−(v＋V4) がチョークch1,入力側整合部分11を介
してFET 12に加えられる。
【００１９】そこで、検波電圧が重畳しなければ、図４
(a) の斜線部分の様にゲート電流が流れる様な状態にな
る筈の所が、より負側にシフトするので、ゲート電流が
流れるのが抑圧される。
(a) の斜線部分の様にゲート電流が流れる様な状態にな
る筈の所が、より負側にシフトするので、ゲート電流が
流れるのが抑圧される。
【００２０】即ち、FET に加えられた信号のレベルが何
らかの原因で大きくなったとすると、ゲート電圧が流
れ、逓倍器の出力も大きくなろうとする。しかし、上記
の様に外部バイアス電圧( −V4) に検波電圧( −v)が重
畳して、より負側にシフトするので、ゲート電流が流れ
ず、FET が線形動作する方向に変化して歪発生が小さく
なり、周波数逓倍器として出力する逓倍波のレベル変動
が小さく抑えられる。
らかの原因で大きくなったとすると、ゲート電圧が流
れ、逓倍器の出力も大きくなろうとする。しかし、上記
の様に外部バイアス電圧( −V4) に検波電圧( −v)が重
畳して、より負側にシフトするので、ゲート電流が流れ
ず、FET が線形動作する方向に変化して歪発生が小さく
なり、周波数逓倍器として出力する逓倍波のレベル変動
が小さく抑えられる。
【００２１】上記の様に、入力の高周波信号が過大とな
った時だけ、ゲートバイアス電圧を深くすることがで
き、逓倍効率を損なうことなくFET の信頼生を確保する
ことができる。
った時だけ、ゲートバイアス電圧を深くすることがで
き、逓倍効率を損なうことなくFET の信頼生を確保する
ことができる。
【００２２】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、FET の長期的な信頼性の確保が可能となる様にする
ことができると云う効果がある。
ば、FET の長期的な信頼性の確保が可能となる様にする
ことができると云う効果がある。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】従来例の構成図である。
【図４】図３の動作説明図で、(a) はFET の VGS-IDS特
性図, (b) は入力レベル対ゲート電流特性図である。
性図, (b) は入力レベル対ゲート電流特性図である。
２ 検波部分 ３ 重畳部分 12 電界効果トランジスタ
Claims (1)
- 【請求項１】 バイアス電圧が印加された電界効果トラ
ンジスタ(12)を用いて、入力信号を逓倍して所望周波数
の信号を出力信号として取り出す周波数逓倍器におい
て、 該入力信号のレベルがしきい値以上の時、該入力信号の
レベルとしきい値との差に対応する所定極性の検波電圧
を出力するが、入力信号のレベルがしきい値以下の時、
検波電圧を出力しない検波部分(2) と、印加する該所定
極性の外部バイアス電圧と該検波電圧とを重畳して、該
バイアス電圧として送出する重畳部分(3) とを設けたこ
とを特徴とする周波数逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29900092A JPH06152253A (ja) | 1992-11-10 | 1992-11-10 | 周波数逓倍器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29900092A JPH06152253A (ja) | 1992-11-10 | 1992-11-10 | 周波数逓倍器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152253A true JPH06152253A (ja) | 1994-05-31 |
Family
ID=17866939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29900092A Withdrawn JPH06152253A (ja) | 1992-11-10 | 1992-11-10 | 周波数逓倍器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4913913A (en) * | 1987-02-25 | 1990-04-03 | The Calpis Food Industry Co., Ltd. | Method of preparation of bifidobacteria-containing fermented milk |
| KR101004672B1 (ko) * | 2008-08-28 | 2011-01-03 | 전자부품연구원 | 무선통신용 주파수 체배기 및 이의 구동방법 |
-
1992
- 1992-11-10 JP JP29900092A patent/JPH06152253A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4913913A (en) * | 1987-02-25 | 1990-04-03 | The Calpis Food Industry Co., Ltd. | Method of preparation of bifidobacteria-containing fermented milk |
| KR101004672B1 (ko) * | 2008-08-28 | 2011-01-03 | 전자부품연구원 | 무선통신용 주파수 체배기 및 이의 구동방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |