JPH06152425A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH06152425A JPH06152425A JP4153912A JP15391292A JPH06152425A JP H06152425 A JPH06152425 A JP H06152425A JP 4153912 A JP4153912 A JP 4153912A JP 15391292 A JP15391292 A JP 15391292A JP H06152425 A JPH06152425 A JP H06152425A
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- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
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- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0646—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by analogue redistribution among corresponding nodes of adjacent cells, e.g. using an impedance network connected among all comparator outputs in a flash converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造プロセスの様々な要因によって影響を受
けるリニアリティ精度を向上させたＤ／Ａコンバータを
提供することを目的とする。 【構成】 抵抗１０ａ〜抵抗１７ａの傍らに、図１のよ
うに抵抗１０ｂ〜１７ｂを置き、製造プロセスに起因す
る抵抗偏りを相殺して、良好なリニアリティ精度が得ら
れるＤ／Ａコンバータを実現する。
けるリニアリティ精度を向上させたＤ／Ａコンバータを
提供することを目的とする。 【構成】 抵抗１０ａ〜抵抗１７ａの傍らに、図１のよ
うに抵抗１０ｂ〜１７ｂを置き、製造プロセスに起因す
る抵抗偏りを相殺して、良好なリニアリティ精度が得ら
れるＤ／Ａコンバータを実現する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
て好適な、Ｄ／Ａコンバータに関する。
て好適な、Ｄ／Ａコンバータに関する。
【０００２】
【従来の技術】公知技術として知られているＤ／Ａコン
バータを図３に示す。同図において、３は、Ｄ／Ａコン
バータであり、入力されるデジタル信号をアナログ信号
に変換して出力する。このＤ／Ａコンバータ３は、一般
的には、ＣＭＯＳ型ＩＣにより構成され、抵抗分割型と
いわれている。次に、４はデコーダであり、３端子の入
力端子および８端子の出力端子を有している。このデコ
ーダ４の入力端子は低位ビットから端子Ｉ３０，Ｉ３１
およびＩ３２である。これらの入力端子には、低位ビッ
トから、各々、信号Ｓ３０，Ｓ３１およびＳ３２が供給
される。また、デコーダ４の出力端子は低位ビットから
端子Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３
５，Ｔ３６およびＴ３７である。これらの端子Ｉ３０〜
端子Ｉ３２に供給される値（「１レベル」または「０レ
ベル」）の組み合わせ（以下、信号値ｖａｌ３とす
る。）に応じて端子Ｔ３０〜端子３７のうちのいずれか
の端子が選択される。なお、端子Ｔ３０〜Ｔ３３が選択
された場合には、「１レベル」の信号値を出力し、端子
Ｔ３４〜端子Ｔ３７が選択された場合には、「０レベ
ル」の信号値を出力する。
バータを図３に示す。同図において、３は、Ｄ／Ａコン
バータであり、入力されるデジタル信号をアナログ信号
に変換して出力する。このＤ／Ａコンバータ３は、一般
的には、ＣＭＯＳ型ＩＣにより構成され、抵抗分割型と
いわれている。次に、４はデコーダであり、３端子の入
力端子および８端子の出力端子を有している。このデコ
ーダ４の入力端子は低位ビットから端子Ｉ３０，Ｉ３１
およびＩ３２である。これらの入力端子には、低位ビッ
トから、各々、信号Ｓ３０，Ｓ３１およびＳ３２が供給
される。また、デコーダ４の出力端子は低位ビットから
端子Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３
５，Ｔ３６およびＴ３７である。これらの端子Ｉ３０〜
端子Ｉ３２に供給される値（「１レベル」または「０レ
ベル」）の組み合わせ（以下、信号値ｖａｌ３とす
る。）に応じて端子Ｔ３０〜端子３７のうちのいずれか
の端子が選択される。なお、端子Ｔ３０〜Ｔ３３が選択
された場合には、「１レベル」の信号値を出力し、端子
Ｔ３４〜端子Ｔ３７が選択された場合には、「０レベ
ル」の信号値を出力する。
【０００３】次に、Ｆ３０〜Ｆ３７は、電界効果トラン
ジスタである。これらのうち、トランジスタＦ３０〜ト
ランジスタＦ３３は、ｎ型チャネルを形成する電界効果
トランジスタであり波線部ｐ３で表されるｐ−ｗｅｌｌ
上に構成される。トランジスタＦ３０〜トランジスタＦ
３３のゲートは、通常「０レベル」であり、ゲートが
「１レベル」になるとオン状態になる。一方、トランジ
スタＦ３４〜トランジスタＦ３７は、ｐ型チャネルを形
成する電界効果トランジスタであり、波線部ｎ３で表さ
れるｎ−ｗｅｌｌ上に構成される。トランジスタＦ３４
〜トランジスタＦ３７のゲートは、通常「１レベル」で
あり、「０レベル」になるとオン状態になる。なお、ト
ランジスタＦ３０〜トランジスタＦ３３およびトランジ
スタＦ３４〜トランジスタＦ３７の構造の一例を、各
々、図４の波線部４ａおよび波線部４ｂに示す。
ジスタである。これらのうち、トランジスタＦ３０〜ト
ランジスタＦ３３は、ｎ型チャネルを形成する電界効果
トランジスタであり波線部ｐ３で表されるｐ−ｗｅｌｌ
上に構成される。トランジスタＦ３０〜トランジスタＦ
３３のゲートは、通常「０レベル」であり、ゲートが
「１レベル」になるとオン状態になる。一方、トランジ
スタＦ３４〜トランジスタＦ３７は、ｐ型チャネルを形
成する電界効果トランジスタであり、波線部ｎ３で表さ
れるｎ−ｗｅｌｌ上に構成される。トランジスタＦ３４
〜トランジスタＦ３７のゲートは、通常「１レベル」で
あり、「０レベル」になるとオン状態になる。なお、ト
ランジスタＦ３０〜トランジスタＦ３３およびトランジ
スタＦ３４〜トランジスタＦ３７の構造の一例を、各
々、図４の波線部４ａおよび波線部４ｂに示す。
【０００４】次に、３０〜３７は抵抗である。また、Ｅ
３は電源電圧端子であり、ＧＮＤ３は、接地端子であ
る。抵抗３０〜抵抗３７はそれぞれ上述したトランジス
タＦ３０〜トランジスタＦ３７に対応するように配置さ
れている。通常、端子Ｅ３には＋５Ｖの電圧が印加され
る。従って、図３中、ポイントＰＴ３における電位は、
理想的には、＋２．５Ｖの値になる。また、ｏｕｔ３
は、Ｄ／Ａコンバータ３の出力信号である。
３は電源電圧端子であり、ＧＮＤ３は、接地端子であ
る。抵抗３０〜抵抗３７はそれぞれ上述したトランジス
タＦ３０〜トランジスタＦ３７に対応するように配置さ
れている。通常、端子Ｅ３には＋５Ｖの電圧が印加され
る。従って、図３中、ポイントＰＴ３における電位は、
理想的には、＋２．５Ｖの値になる。また、ｏｕｔ３
は、Ｄ／Ａコンバータ３の出力信号である。
【０００５】上述した構成において、供給される信号値
ｖａｌ３が「０００（ｂ）」の場合には、デコーダ４の
端子Ｔ３０が「１レベル」になりトランジスタＦ３０が
選択され、オン状態になる。このとき、信号ｏｕｔ３に
は、ＧＮＤ３の電圧値が設定される。一方、供給される
信号値ｖａｌ３が「１００（ｂ）」の場合には、デコー
ダ４の端子Ｔ３４が「０レベル」になりトランジスタＦ
３４がオン状態になる。抵抗３０〜３７は、端子Ｅ３と
ＧＮＤ３との間の電位差（通常５Ｖ）を８等分している
ので、信号ｏｕｔ３には、理想的には、２．５Ｖが設定
される。
ｖａｌ３が「０００（ｂ）」の場合には、デコーダ４の
端子Ｔ３０が「１レベル」になりトランジスタＦ３０が
選択され、オン状態になる。このとき、信号ｏｕｔ３に
は、ＧＮＤ３の電圧値が設定される。一方、供給される
信号値ｖａｌ３が「１００（ｂ）」の場合には、デコー
ダ４の端子Ｔ３４が「０レベル」になりトランジスタＦ
３４がオン状態になる。抵抗３０〜３７は、端子Ｅ３と
ＧＮＤ３との間の電位差（通常５Ｖ）を８等分している
ので、信号ｏｕｔ３には、理想的には、２．５Ｖが設定
される。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のＤ／Ａコンバータ３では、抵抗３０〜抵抗３３およ
び抵抗３４〜抵抗３７が、各々、ｐ−ｗｅｌｌ上とｎ−
ｗｅｌｌ上に置かれている。ｐ−ｗｅｌｌと、ｎ−ｗｅ
ｌｌの間には、段差があり、高さが違っている（図４参
照）。そのため、レクチル上でのパターン幅が同じでも
製造プロセス中のフォトリソグラフィの際に膜内多重反
射効果によって抵抗パターンの幅が微妙に異なってく
る。したがって、ｐ−ｗｅｌｌ上の抵抗のほうがｎ−ｗ
ｅｌｌ上の抵抗よりも高い（または低い）という偏りが
発生し、この偏りがひどい場合には正確なアナログ信号
出力を得ることができず、十分なリニアリティ精度が得
られないという問題点があった。
来のＤ／Ａコンバータ３では、抵抗３０〜抵抗３３およ
び抵抗３４〜抵抗３７が、各々、ｐ−ｗｅｌｌ上とｎ−
ｗｅｌｌ上に置かれている。ｐ−ｗｅｌｌと、ｎ−ｗｅ
ｌｌの間には、段差があり、高さが違っている（図４参
照）。そのため、レクチル上でのパターン幅が同じでも
製造プロセス中のフォトリソグラフィの際に膜内多重反
射効果によって抵抗パターンの幅が微妙に異なってく
る。したがって、ｐ−ｗｅｌｌ上の抵抗のほうがｎ−ｗ
ｅｌｌ上の抵抗よりも高い（または低い）という偏りが
発生し、この偏りがひどい場合には正確なアナログ信号
出力を得ることができず、十分なリニアリティ精度が得
られないという問題点があった。
【０００７】また、抵抗パターンの抵抗値は、ウエハ面
内である分布を持っている。その例を、図２に示す。こ
れは、製造プロセスに起因して、抵抗パターンの薄膜の
膜厚がウエハ面内での場所によって微妙に異なること等
による。そのため、同図に示すＤ／Ａコンバータ３の抵
抗値が、例えば、左から右に向かう方向に除々に下がっ
ていく分布を取る場合には、抵抗３０が最も抵抗値が高
く、抵抗３１，３２と除々に低くなり、抵抗３７の抵抗
値が最も低くなる。そして、この偏りがひどい場合に
は、正確な信号値を信号ｏｕｔ３に設定することができ
ず、十分なリニアリティ精度が得られないという問題点
があった。本発明はこのような事情に鑑みてなされたも
のであり、製造プロセスの様々な要因によって影響を受
けるリニアリティ精度を向上させたＤ／Ａコンバータを
提供することを目的とする。
内である分布を持っている。その例を、図２に示す。こ
れは、製造プロセスに起因して、抵抗パターンの薄膜の
膜厚がウエハ面内での場所によって微妙に異なること等
による。そのため、同図に示すＤ／Ａコンバータ３の抵
抗値が、例えば、左から右に向かう方向に除々に下がっ
ていく分布を取る場合には、抵抗３０が最も抵抗値が高
く、抵抗３１，３２と除々に低くなり、抵抗３７の抵抗
値が最も低くなる。そして、この偏りがひどい場合に
は、正確な信号値を信号ｏｕｔ３に設定することができ
ず、十分なリニアリティ精度が得られないという問題点
があった。本発明はこのような事情に鑑みてなされたも
のであり、製造プロセスの様々な要因によって影響を受
けるリニアリティ精度を向上させたＤ／Ａコンバータを
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明にあっては、入力されたデジ
タル信号に応じてアナログ信号を出力するＤ／Ａコンバ
ータにおいて、直列接続された複数の抵抗の片側半分が
ｐ−ｗｅｌｌ上に形成され、反対側半分がｎ−ｗｅｌｌ
上に形成されている第１、第２の抵抗群と、前記第１お
よび第２の抵抗群の個々の抵抗を抵抗毎に分割して設け
られる複数のトランジスタと、前記複数のトランジスタ
のうち前記デジタル信号に応じたトランジスタのみをオ
ン状態にする信号を出力する指示信号出力手段と、前記
ｐ−ｗｅｌｌ上の抵抗パターンの幅と前記ｎ−ｗｅｌｌ
上の抵抗パターンの幅との違いに起因する前記第１およ
び第２の抵抗群の片側半分の抵抗値と反対側半分の抵抗
値との違いを相殺する相殺手段とを具備し前記第１およ
び第２の抵抗群の中点同士を連結したことを特徴とす
る。請求項２に記載の発明にあっては、前記抵抗パター
ンのウエハ面内での抵抗値の分布を相殺する相殺手段を
具備することを特徴とする。
に、請求項１に記載の発明にあっては、入力されたデジ
タル信号に応じてアナログ信号を出力するＤ／Ａコンバ
ータにおいて、直列接続された複数の抵抗の片側半分が
ｐ−ｗｅｌｌ上に形成され、反対側半分がｎ−ｗｅｌｌ
上に形成されている第１、第２の抵抗群と、前記第１お
よび第２の抵抗群の個々の抵抗を抵抗毎に分割して設け
られる複数のトランジスタと、前記複数のトランジスタ
のうち前記デジタル信号に応じたトランジスタのみをオ
ン状態にする信号を出力する指示信号出力手段と、前記
ｐ−ｗｅｌｌ上の抵抗パターンの幅と前記ｎ−ｗｅｌｌ
上の抵抗パターンの幅との違いに起因する前記第１およ
び第２の抵抗群の片側半分の抵抗値と反対側半分の抵抗
値との違いを相殺する相殺手段とを具備し前記第１およ
び第２の抵抗群の中点同士を連結したことを特徴とす
る。請求項２に記載の発明にあっては、前記抵抗パター
ンのウエハ面内での抵抗値の分布を相殺する相殺手段を
具備することを特徴とする。
【０００９】
【作用】ｐ−ｗｅｌｌ上の抵抗パターンの幅とｎ−ｗｅ
ｌｌ上の抵抗パターンの幅とが異なる場合には、相殺手
段が前記第１および第２の抵抗群の片側半分の抵抗値と
反対側半分の抵抗値との抵抗値の偏りを相殺する。第１
および第２の抵抗群の抵抗値がウエハ面内である分布を
持っている場合には、相殺手段が前記第１および第２の
抵抗群の抵抗値の偏りを相殺する。
ｌｌ上の抵抗パターンの幅とが異なる場合には、相殺手
段が前記第１および第２の抵抗群の片側半分の抵抗値と
反対側半分の抵抗値との抵抗値の偏りを相殺する。第１
および第２の抵抗群の抵抗値がウエハ面内である分布を
持っている場合には、相殺手段が前記第１および第２の
抵抗群の抵抗値の偏りを相殺する。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。
いて説明する。
【００１１】§１．実施例の構成 本発明におけるＤ／Ａコンバータの構成は図１に示す。
同図において、１は、Ｄ／Ａコンバータであり、一般的
にはＣＭＯＳ型ＩＣに使用され、抵抗分割型のＤ／Ａコ
ンバータに分類される。そして、このＤ／Ａコンバータ
１は、入力されるデジタル信号をアナログ信号に変換し
て出力する。次に、２はデコーダであり、３端子の入力
端子および８端子の出力端子を有している。このデコー
ダ２の入力端子は低位ビットから端子Ｉ１０，Ｉ１１お
よびＩ１２であり、各々、信号Ｓ１０，Ｓ１１およびＳ
１２が供給される。
同図において、１は、Ｄ／Ａコンバータであり、一般的
にはＣＭＯＳ型ＩＣに使用され、抵抗分割型のＤ／Ａコ
ンバータに分類される。そして、このＤ／Ａコンバータ
１は、入力されるデジタル信号をアナログ信号に変換し
て出力する。次に、２はデコーダであり、３端子の入力
端子および８端子の出力端子を有している。このデコー
ダ２の入力端子は低位ビットから端子Ｉ１０，Ｉ１１お
よびＩ１２であり、各々、信号Ｓ１０，Ｓ１１およびＳ
１２が供給される。
【００１２】また、デコーダ２の出力端子は低位ビット
から端子Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ
１５，Ｔ１６およびＴ１７である。そして、これら端子
Ｔ１０〜Ｔ１７で表される出力端子のうちいずれかが、
上述した端子Ｉ１０〜端子Ｉ１２に供給される値（「１
レベル」または「０レベル」）の組み合わせ（以下、信
号値ｖａｌ１とする。）に応じて選択されるようになっ
ている。なお、端子Ｔ１０〜Ｔ１３がオン状態の場合に
は「１レベル」の信号値を出力し、端子Ｔ１４〜端子Ｔ
１７がオン状態の場合には「０レベル」の信号値を出力
する。
から端子Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ
１５，Ｔ１６およびＴ１７である。そして、これら端子
Ｔ１０〜Ｔ１７で表される出力端子のうちいずれかが、
上述した端子Ｉ１０〜端子Ｉ１２に供給される値（「１
レベル」または「０レベル」）の組み合わせ（以下、信
号値ｖａｌ１とする。）に応じて選択されるようになっ
ている。なお、端子Ｔ１０〜Ｔ１３がオン状態の場合に
は「１レベル」の信号値を出力し、端子Ｔ１４〜端子Ｔ
１７がオン状態の場合には「０レベル」の信号値を出力
する。
【００１３】次に、トランジスタＦ１０〜トランジスタ
Ｆ１７は、電界効果トランジスタである。これらのう
ち、トランジスタＦ１０〜トランジスタＦ１３は、ｎ型
チャネルを形成する電界効果トランジスタであり波線部
ｐ１で表されるｐ−ｗｅｌｌ上に構成される。トランジ
スタＦ１０〜トランジスタＦ１３のゲートは、通常「０
レベル」であり、ゲートが「１レベル」になるとオン状
態になる。一方、トランジスタＦ１４〜トランジスタＦ
１７は、ｐ型チャネルを形成する電界効果トランジスタ
であり、波線部ｎ１で表されるｎ−ｗｅｌｌ上に構成さ
れる。トランジスタＦ１４〜トランジスタＦ１７のゲー
トは、通常「１レベル」であり、「０レベル」になると
オン状態になる。なお、トランジスタＦ１０〜トランジ
スタＦ１３およびトランジスタＦ１４〜トランジスタＦ
１７の構造を、各々、図４の波線部４ａおよび波線部４
ｂに示す。
Ｆ１７は、電界効果トランジスタである。これらのう
ち、トランジスタＦ１０〜トランジスタＦ１３は、ｎ型
チャネルを形成する電界効果トランジスタであり波線部
ｐ１で表されるｐ−ｗｅｌｌ上に構成される。トランジ
スタＦ１０〜トランジスタＦ１３のゲートは、通常「０
レベル」であり、ゲートが「１レベル」になるとオン状
態になる。一方、トランジスタＦ１４〜トランジスタＦ
１７は、ｐ型チャネルを形成する電界効果トランジスタ
であり、波線部ｎ１で表されるｎ−ｗｅｌｌ上に構成さ
れる。トランジスタＦ１４〜トランジスタＦ１７のゲー
トは、通常「１レベル」であり、「０レベル」になると
オン状態になる。なお、トランジスタＦ１０〜トランジ
スタＦ１３およびトランジスタＦ１４〜トランジスタＦ
１７の構造を、各々、図４の波線部４ａおよび波線部４
ｂに示す。
【００１４】次に、端子Ｅ１は、＋５．０Ｖの電源電圧
端子であり、ＧＮＤ１は接地端子である。１０ａ〜１７
ａおよび１０ｂ〜１７ｂは抵抗である。そして、同図に
示すように、抵抗１３ａと抵抗１４ａとの中点ＰＴ１お
よび抵抗１３ｂと抵抗１４ｂとの中点ＰＴ２が連結され
ている。また、抵抗１０ａ〜抵抗１３ａおよび抵抗１４
ｂ〜抵抗１７ｂはいずれもｐ−ｗｅｌｌ上（図４参照）
に配置され、抵抗１４ａ〜抵抗１７ａおよび抵抗１０ｂ
〜抵抗１３ｂはいずれもｎ−ｗｅｌｌ上（図４参照）に
配置されている。そして同図に示すように、抵抗１０ａ
〜抵抗１７ａは、各々、トランジスタＦ１０〜トランジ
スタＦ１７に対応している。
端子であり、ＧＮＤ１は接地端子である。１０ａ〜１７
ａおよび１０ｂ〜１７ｂは抵抗である。そして、同図に
示すように、抵抗１３ａと抵抗１４ａとの中点ＰＴ１お
よび抵抗１３ｂと抵抗１４ｂとの中点ＰＴ２が連結され
ている。また、抵抗１０ａ〜抵抗１３ａおよび抵抗１４
ｂ〜抵抗１７ｂはいずれもｐ−ｗｅｌｌ上（図４参照）
に配置され、抵抗１４ａ〜抵抗１７ａおよび抵抗１０ｂ
〜抵抗１３ｂはいずれもｎ−ｗｅｌｌ上（図４参照）に
配置されている。そして同図に示すように、抵抗１０ａ
〜抵抗１７ａは、各々、トランジスタＦ１０〜トランジ
スタＦ１７に対応している。
【００１５】抵抗１０ａ〜抵抗１３ａと抵抗１４ａ〜抵
抗１７ａとは、各々、ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ上
とに置かれているので両者の間には、抵抗偏りが生じ
る。しかし、それぞれ異なるｗｅｌｌ上にあり、かつ、
反対の位置にある抵抗と並列抵抗になっている（抵抗１
０ａ〜抵抗１３ａは抵抗１０ｂ〜抵抗１３ｂと、抵抗１
４ａ〜抵抗１７ａは抵抗１４ｂ〜抵抗１７ｂと、それぞ
れ並列抵抗になっている）ので、抵抗偏りは、相殺され
る。
抗１７ａとは、各々、ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ上
とに置かれているので両者の間には、抵抗偏りが生じ
る。しかし、それぞれ異なるｗｅｌｌ上にあり、かつ、
反対の位置にある抵抗と並列抵抗になっている（抵抗１
０ａ〜抵抗１３ａは抵抗１０ｂ〜抵抗１３ｂと、抵抗１
４ａ〜抵抗１７ａは抵抗１４ｂ〜抵抗１７ｂと、それぞ
れ並列抵抗になっている）ので、抵抗偏りは、相殺され
る。
【００１６】§２．実施例の動作 上述した構成において、端子Ｅ１に電源電圧が印加され
ると、供給されるデジタル信号をアナログ信号に変換し
て出力する動作を開始する。ｐ−ｗｅｌｌ上の抵抗パタ
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合には、抵抗１０ａ〜抵抗１３ａおよび抵抗１４ｂ
〜抵抗１７ｂが一方の抵抗パターンを有し、抵抗１４ａ
〜抵抗１７ａおよび抵抗１０ｂ〜抵抗１３ｂが他方の抵
抗パターンを有する。しかしながら、中点ＰＴ１および
中点ＰＴ２が連結されると、この中点ＰＴ１と中点ＰＴ
２との電位は等電位になる。さらに、抵抗１０ａ〜抵抗
１７ａ、抵抗１０ｂ〜抵抗１７ｂを同図に示すようにレ
イアウトしたことにより、中点ＰＴ１と中点ＰＴ２の電
位は、＋２．５Ｖになる。したがって、抵抗１０ｂ〜抵
抗１７ｂを設けない場合に比してリニアリティ精度が向
上する。
ると、供給されるデジタル信号をアナログ信号に変換し
て出力する動作を開始する。ｐ−ｗｅｌｌ上の抵抗パタ
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合には、抵抗１０ａ〜抵抗１３ａおよび抵抗１４ｂ
〜抵抗１７ｂが一方の抵抗パターンを有し、抵抗１４ａ
〜抵抗１７ａおよび抵抗１０ｂ〜抵抗１３ｂが他方の抵
抗パターンを有する。しかしながら、中点ＰＴ１および
中点ＰＴ２が連結されると、この中点ＰＴ１と中点ＰＴ
２との電位は等電位になる。さらに、抵抗１０ａ〜抵抗
１７ａ、抵抗１０ｂ〜抵抗１７ｂを同図に示すようにレ
イアウトしたことにより、中点ＰＴ１と中点ＰＴ２の電
位は、＋２．５Ｖになる。したがって、抵抗１０ｂ〜抵
抗１７ｂを設けない場合に比してリニアリティ精度が向
上する。
【００１７】例えば、「０００（ｂ）」の信号値を有す
る信号ｖａｌ１が供給されると、デコーダ２の端子Ｔ１
０が「１レベル」になりトランジスタＦ１０がオン状態
になる。このとき、信号ｏｕｔ１には、ＧＮＤ１の電圧
値「０Ｖ」が設定される。一方、供給される信号値ｖａ
ｌ１が、例えば、「１００（ｂ）」の場合には、デコー
ダ２の端子Ｔ１４ａが「０レベル」になりトランジスタ
Ｆ１４がオン状態になる。ｐ−ｗｅｌｌ上とｎ−ｗｅｌ
ｌ上の抵抗パターンの違いが相殺されているため、信号
ｏｕｔ１には、電圧値として、「＋２．５Ｖ」の信号値
が設定され、出力される。
る信号ｖａｌ１が供給されると、デコーダ２の端子Ｔ１
０が「１レベル」になりトランジスタＦ１０がオン状態
になる。このとき、信号ｏｕｔ１には、ＧＮＤ１の電圧
値「０Ｖ」が設定される。一方、供給される信号値ｖａ
ｌ１が、例えば、「１００（ｂ）」の場合には、デコー
ダ２の端子Ｔ１４ａが「０レベル」になりトランジスタ
Ｆ１４がオン状態になる。ｐ−ｗｅｌｌ上とｎ−ｗｅｌ
ｌ上の抵抗パターンの違いが相殺されているため、信号
ｏｕｔ１には、電圧値として、「＋２．５Ｖ」の信号値
が設定され、出力される。
【００１８】次に、抵抗パターンの抵抗値がウエハ面内
である分布を持っている場合について説明する。例え
ば、図１において、左から右の方向に抵抗値が除々に下
がっていく分布、すなわち、「抵抗１０ａ＝抵抗１７ｂ
＞抵抗１１ａ＝抵抗１６ｂ＞………抵抗１６ａ＝抵抗１
１ｂ＞抵抗１７ａ＝抵抗１０ｂ」という関係を持ってい
るとする。この場合、中点ＰＴ１と中点ＰＴ２を連結し
たことによって、中点ＰＴ１と中点ＰＴ２の電位が等し
くなる。さらに、抵抗１０ａ〜抵抗１７ａおよび抵抗１
０ｂ〜抵抗１７ｂを図１のようにレイアウトしたことに
よって、中点ＰＴ１と中点ＰＴ２の電位は、「＋２．５
Ｖ」になる。そのため、抵抗１０ａ〜抵抗１７ａの個々
の抵抗分割ポイント点毎の電位には多少の誤差は生じる
が、抵抗１０ｂ〜抵抗１７ｂがない場合に比して、リニ
アリティ精度が向上する。
である分布を持っている場合について説明する。例え
ば、図１において、左から右の方向に抵抗値が除々に下
がっていく分布、すなわち、「抵抗１０ａ＝抵抗１７ｂ
＞抵抗１１ａ＝抵抗１６ｂ＞………抵抗１６ａ＝抵抗１
１ｂ＞抵抗１７ａ＝抵抗１０ｂ」という関係を持ってい
るとする。この場合、中点ＰＴ１と中点ＰＴ２を連結し
たことによって、中点ＰＴ１と中点ＰＴ２の電位が等し
くなる。さらに、抵抗１０ａ〜抵抗１７ａおよび抵抗１
０ｂ〜抵抗１７ｂを図１のようにレイアウトしたことに
よって、中点ＰＴ１と中点ＰＴ２の電位は、「＋２．５
Ｖ」になる。そのため、抵抗１０ａ〜抵抗１７ａの個々
の抵抗分割ポイント点毎の電位には多少の誤差は生じる
が、抵抗１０ｂ〜抵抗１７ｂがない場合に比して、リニ
アリティ精度が向上する。
【００１９】§３．他の変形例 なお、上述した実施例においては、ＣＭＯＳ型ＩＣにこ
の配置を利用した場合について説明したが、他の種類、
例えば、ＮＭＯＳ型ＩＣやＰＭＯＳ型ＩＣにこのパター
ンレイアウトを使用した場合にも、リニアリティ精度の
向上の効果がある。
の配置を利用した場合について説明したが、他の種類、
例えば、ＮＭＯＳ型ＩＣやＰＭＯＳ型ＩＣにこのパター
ンレイアウトを使用した場合にも、リニアリティ精度の
向上の効果がある。
【００２０】
【発明の効果】ｐ−ｗｅｌｌ上の抵抗パターンの幅とｎ
−ｗｅｌｌ上の抵抗パターンの幅とが異なる場合および
抵抗パターンがウエハ面内である分布を持っている場合
に、相殺手段は、抵抗値の偏りを相殺する。したがっ
て、精度の高いリニアリティ特性が得られるという効果
がある。
−ｗｅｌｌ上の抵抗パターンの幅とが異なる場合および
抵抗パターンがウエハ面内である分布を持っている場合
に、相殺手段は、抵抗値の偏りを相殺する。したがっ
て、精度の高いリニアリティ特性が得られるという効果
がある。
【図１】 本発明の一実施例におけるＤ／Ａコンバータ
の構成を示す図である。
の構成を示す図である。
【図２】 ウエハ面内の一方向の抵抗値の分布を示す図
である。
である。
【図３】 従来の技術におけるＤ／Ａコンバータの構成
を示す図である。
を示す図である。
１，３……Ｄ／Ａコンバータ、２，４……デコーダ、Ｅ
１，Ｅ３……端子、ＧＮＤ１，ＧＮＤ３……グランド、
ＰＴ１，ＰＴ２，ＰＴ３……中点、ｏｕｔ１，ｏｕｔ３
……端子、ｐ１，ｐ３，Ｎ１，Ｎ３……波線部、Ｆ１０
〜Ｆ１７，Ｆ３０〜Ｆ３７……トランジスタ、１０ａ〜
１７ａ，１０ｂ〜１７ｂ，３０〜３７……抵抗。
１，Ｅ３……端子、ＧＮＤ１，ＧＮＤ３……グランド、
ＰＴ１，ＰＴ２，ＰＴ３……中点、ｏｕｔ１，ｏｕｔ３
……端子、ｐ１，ｐ３，Ｎ１，Ｎ３……波線部、Ｆ１０
〜Ｆ１７，Ｆ３０〜Ｆ３７……トランジスタ、１０ａ〜
１７ａ，１０ｂ〜１７ｂ，３０〜３７……抵抗。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】追加
【補正内容】
【図４】 一般的な電界効果トランジスタの構造を示す
断面図である。
断面図である。
Claims (2)
- 【請求項１】 入力されたデジタル信号に応じてアナロ
グ信号を出力するＤ／Ａコンバータにおいて、 直列接続された複数の抵抗の片側半分がｐ−ｗｅｌｌ上
に形成され、反対側半分がｎ−ｗｅｌｌ上に形成されて
いる第１、第２の抵抗群と、 前記第１および第２の抵抗群の個々の抵抗を抵抗毎に分
割して設けられる複数のトランジスタと、 前記複数のトランジスタのうち前記デジタル信号に応じ
たトランジスタのみをオン状態にする信号を出力する指
示信号出力手段と、 前記ｐ−ｗｅｌｌ上の抵抗パターンの幅と前記ｎ−ｗｅ
ｌｌ上の抵抗パターンの幅との違いに起因する前記第１
および第２の抵抗群の片側半分の抵抗値と反対側半分の
抵抗値との違いを相殺する相殺手段とを具備し、 前記第１および第２の抵抗群の中点同士を連結したこと
を特徴とするＤ／Ａコンバータ。 - 【請求項２】 前記抵抗パターンのウエハ面内での抵抗
値の分布を相殺する相殺手段を具備することを特徴とす
る請求項１記載のＤ／Ａコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153912A JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
| US08/075,141 US5402127A (en) | 1992-06-12 | 1993-06-10 | Digital-to-analog converter |
| TW082104658A TW241388B (ja) | 1992-06-12 | 1993-06-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153912A JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152425A true JPH06152425A (ja) | 1994-05-31 |
| JP2864877B2 JP2864877B2 (ja) | 1999-03-08 |
Family
ID=15572823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153912A Expired - Fee Related JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5402127A (ja) |
| JP (1) | JP2864877B2 (ja) |
| TW (1) | TW241388B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961014B2 (en) | 2003-05-28 | 2005-11-01 | Yamaha Corporation | D/A converter |
| JP2016134737A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
| WO2018123201A1 (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343411B1 (ko) * | 1999-05-26 | 2002-07-11 | 가네꼬 히사시 | 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 |
| US7385545B2 (en) * | 2006-08-31 | 2008-06-10 | Ati Technologies Inc. | Reduced component digital to analog decoder and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126330A (ja) * | 1984-07-16 | 1986-02-05 | Toshiba Corp | 抵抗分圧回路 |
| JPS63164621A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | 基準電圧発生装置 |
| JPH04137915A (ja) * | 1990-09-28 | 1992-05-12 | Yamaha Corp | ディジタル・アナログ変換回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338591A (en) * | 1981-06-09 | 1982-07-06 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
| US4591826A (en) * | 1984-06-14 | 1986-05-27 | Harris Corporation | Gray code DAC ladder |
| US4983973A (en) * | 1989-05-22 | 1991-01-08 | Brooktree Corporation | Non-linear analog-to-digital converter |
| US5111205A (en) * | 1990-12-18 | 1992-05-05 | Vlsi Technology, Inc. | Digital-to-analog and analog-to-digital converters |
-
1992
- 1992-06-12 JP JP4153912A patent/JP2864877B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-10 US US08/075,141 patent/US5402127A/en not_active Expired - Lifetime
- 1993-06-11 TW TW082104658A patent/TW241388B/zh not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6126330A (ja) * | 1984-07-16 | 1986-02-05 | Toshiba Corp | 抵抗分圧回路 |
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| WO2018123201A1 (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW241388B (ja) | 1995-02-21 |
| US5402127A (en) | 1995-03-28 |
| JP2864877B2 (ja) | 1999-03-08 |
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