JPH03212021A - 入力バッファ回路 - Google Patents

入力バッファ回路

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JPH03212021A
JPH03212021A JP2007435A JP743590A JPH03212021A JP H03212021 A JPH03212021 A JP H03212021A JP 2007435 A JP2007435 A JP 2007435A JP 743590 A JP743590 A JP 743590A JP H03212021 A JPH03212021 A JP H03212021A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力バッファ回路に関するものである。
従来の技術 最近、半導体集積回路装置の発展は目覚ましく、その集
積回路装置の入力バッファ回路は、外部からの入力信号
のスイッチングレベルなどの特性を決める重要な回路部
である。
第２図（１）及び（Ｉｆ）は、従来の入力バッファ回路
を示す図で、Ａは外部からの入力信号、Ｂは入力バッフ
ァ回路からの出力信号、Ｑｐ＋ないしＱ、１１４はＰチ
ャンネル型ＭＯＳトランジスタ（ＰＭＯＳＴ）、Ｑ　ｎ
　＋ないしＱ。４はＮチャンネル型ＭＯＳトランジスタ
（ＮＭＯＳＴ）　、Ｒ１１及びＲ１２は回路のレイアウ
ト上半じる寄生抵抗、ＶＣＣは電源電圧、ＶＳＳは接地
電圧である。これは、相補型ＭＯＳトランジスタを用い
た否定回路を４段つないだものであり、第２図（１）で
は、入力バッファ回路が電源電圧ＶＣＣの印加されるパ
ッドの近くに配置されており、電源電圧ＶＣＣとＰＭＯ
ＳＴとの間に寄生抵抗はなく、接地電圧ＶＳＳとＮＭＯ
ＳＴとの間には回路のレイアウト上半じる配線による寄
生抵抗Ｒ１１を有している。
第２図（ｎ）では、入力バッファ回路が接地電圧ＶＳＳ
の印加されるパッドの近（に配置されており、接地電圧
ＶＳＳとＮ　Ｍ　ＯＳ　Ｔとの間に寄生抵抗はなく、電
源電圧ＶＣＣとＰ　Ｍ　ＯＳ　Ｔとの間には回路のレイ
アウト上半じる配線による寄生抵抗Ｒ１２を有したもの
である。
発明が解決しようとする課題 前記従来のような、相補型ＭＯＳトランジスタのみを用
いた否定回路の合成で構成された回路では、入力信号の
論理電圧が“Ｈ″さ“°Ｌ”の中間レベルであるとき、
この入力信号が、入力されるＰＭＯＳＴ。
ＮＭＯＳＴが共にオン状態となり、電源電圧ＶＣＣと接
地電圧ＶＳＳとの間に大きな電流が流れることになり、
これは、消費電力を増やすき共に、接地電圧ＶＳＳとＮ
　Ｍ　ＯＳ　Ｔとの間には回路のレイアウト上半じる配
線による寄生抵抗Ｒ１１と電源電圧ＶＣＣとＰ　Ｍ　Ｏ
Ｓ　Ｔとの間には回路のレイアウト上半じる配線による
寄生抵抗Ｒ１２のアンバランスのため入力信号のスイッ
チングレベルが目標値からずれるという問題があった。
これについて以下に説明する。
Ｎチャンネル型ＭＯ８トランジスタの飽和領域の電流は
、 Ｉ　Ｎ＝　７Ｎ　（ＶＧ　　ＶＳＮ　−ＶＴＮ）　”で
、ここで、 ＶＧ　：ゲート電圧 ＶＳＮ：ソース電圧 ＶＴＮ：Ｌ／きい値電圧、正の値 γＮ　：定数 Ｐチャンネル型ＭＯＳトランジスタの場合は、ＩＰ−γ
ｐ（Ｖｓｐ　　ＶＧ　　ＶＴＰ）’で、ここで、 ＶＳＰニソース電圧 Ｖ７ｐ：Ｌ、きい値電圧、負の値 ｒＰ　：定数 である。
否定回路のスイッチング電圧ＶＴＲは、ＩＮ＝　ｒＰと
なるゲート電圧であり、 ７Ｎ（ＶＧ−ＶＳＮ　　ＶＴＮ）２＝７Ｐ（ＶＳＰ−Ｖ
ａ　　ＶＴＰ）’より、 ＶＴＨ＝（ＶＳＰ＋　ａ　ＶＳＮ十ａ　ＶＴＮ＋　Ｖ７
ｐ）／（α＋　ｌ　）レイアウト上の寄生抵抗のない理
想状態では、ＶＳＮ　＝　Ｖｓｓ　、　Ｖｓｐ　＝　Ｖ
ｃｃより、（１）式は、理想状態のしきい値電圧ＶＴＮ
Ｏは、ＶＴＨＯ＝（ＶＣＣ＋　ａ　ｖｓｓ＋　ａ　ＶＴ
Ｎ　＋　Ｖ７ｐ）／　（ａ　＋１　）・・・・・・ｃ？
） となり、電源電圧ＶＣＣ，ＣＣ型圧ｖＳＳ＋　Ｎチャン
ネル型及びＰチャンネル型ＭＯＳトランジスタのしきい
値電圧と定数αによって入力バッファ回路のスイッチン
グ電圧は決定される。第２図は（１）では、Ｒ１１の電
圧降下により接地電圧ＶＳＳが浮き、ＶＳＮ＝　ＩＯＲ
１１＋ＶＳＳ、　Ｖｓｐ＝ＶｃｃＩＯ１電源電圧ＶＣＣ
と接地電圧ＶＳＳ間に流れる電流となるので、（１）式
は、 Ｖｖｕ＝（α１ｏＲ１１）／（α＋１）＋ＶｒＨ。
・・・・・・（３） 第２図は（Ｉ［）では、Ｒ１２の電圧降下により電源電
圧ＶＣＣが低下し、 ＶＳＮ＝ＶＳＳ、　ＶＳＰ＝ＶＣＣ−１ｏＲ１２となる
ので、（１）式は、 ＶＴＲ−−＜ａ　ＩｏＲ１２）／　（α＋１）　＋ＶＴ
ＨＯ・・・・・・（４） となる。
式（３）、　（４）のように、寄生抵抗によりスイッチ
ング電圧が理想状態よりずれる。
課題を解決するための手段 本発明は、上記の目的をＭＯＳトランジスタと抵抗によ
り構成し、Ｐチャンネル型ＭＯＳトランジスタのドレイ
ンとＮチャンネル型ＭＯＳトランジスタのドレインが接
続され、入力信号が、前記ＰＭＯＳＴとＮＭＯＳＴのゲ
ートに接続され、前記ＰＭＯＳＴのソースと電源電圧と
の間に第１の抵抗を有し、前記ＮＭＯ８Ｔのソースと接
地電圧との間に第２の抵抗を有し、前記ＰＭＯ５Ｔのド
レインを前記入力信号の否定として出力する否定回路の
合成で構成によって達成する。
作用 ＮＭＯＳＴと接地電圧ＶＳＳとの間の抵抗値と、ＰＭＯ
ＳＴと電源電圧ＶＣＣとの間の抵抗値のバランスをとる
ことにより、電源電圧ＶＣＣと接地電圧ＶＳＳとの間に
流れる電流が少な（なり消費電力が抑えられると共に、
接地電圧ＶＳＳの浮きや電源電圧Ｖｃｃの低下がなくな
り、入力信号のスイッチングレベルが目標値からずれる
こともな（なる。
実施例 以下、本発明を実施例によって第１図を用いて説明する
。第１図（Ｉ）ないしくＶＩ）は、本発明の入力バッフ
ァ回路の一実施例を示す図で、Ａは外部からの入力信号
、Ｂは入力バッファ回路からの出力信号、Ｑ、ｌないし
くｂ１４はＰチャンネル型ＭＯＳトランジスタ（ＰＭＯ
ＳＴ）　、Ｑｎ＋ないしＱｎ４はＮチャンネル型ＭＯ８
トランジスタ（ＮＭＯ８Ｔ）　、Ｒ１１ないしＲ１４は
回路のレイアウト上半じる寄生抵抗、Ｒ２１ないしＲ２
８は入力スイッチングレベル補正用の抵抗、ＶＣＣは電
源電圧、ＶＳＳは接地電圧であり、相補型ＭＯＳトラン
ジスタを用いた否定回路を４段つないだものである。
まず、第２図（１）ないしくＩ［［）の場合は、入力バ
ッファ回路の全ＮＭＯ５Ｔと接地電圧ＶＳＳ間または全
ＰＭＯＳＴと電源電圧Ｖｃｃ間に入力スイッチングレベ
ル補正用の抵抗を入れることにより寄生抵抗をキャンセ
ルし入力スイッチングレベルの変動を抑制するものであ
る。
第２図（１）では、ＮＭＯ８Ｔと接地電圧ＶＳＳとの間
にレイアウト上半じる寄生抵抗Ｒ１１を有し、ＰＭＯＳ
Ｔと電源電圧ＶＣＣとの間に入力スイッチングレベル補
正用の抵抗Ｒ２１を入れることにより、（１）式は、 ＶＳＮ　＝　Ｉ　ｏ　Ｒ１１＋　Ｖｓｓｖｓｐ＝ｖｃｃ
−１０Ｒ２１ を代入することにより、 ＶＴＨ＝　Ｉ　ｏ／（ａ　＋　１　）ｘ（α、ＲＩｌ　
−Ｒ２１）＋　ＶＴＨＯとなり、Ｒ２１−αＲ１１とす
ると。
ＶＴ）Ｉ　＝　ｖＴＨ。
となる。
第２図（Ｉｆ）では、第２図（ｒ）と同様に、ＰＭＯＳ
Ｔと電源電圧ＶＣＣとの間にレイアウト上半しる寄生抵
抗Ｒ１２を有し、Ｎ　Ｍ　ＯＳ　Ｔと接地電圧ＶＳＳと
の間に入力スイッチングレベル補正用の抵抗Ｒ２２を入
れることにより、（１）式は、 ＶｓＮ＝　Ｉｏ　Ｒ２２＋Ｖｓｓ Ｖｓｐ＝Ｖｃｃ　−１ｏ　Ｒ１２ を代入することにより、 ＶＴＲ−１ｏ／（α＋　１　’）×（ａ　Ｒ２２−Ｒｌ
２）＋　ＶＴＨＯとなり、Ｒ２２＝Ｒ１２／αとすると
、Ｖ７Ｈ＝Ｖ７ＨＯ となる。
第２図（ＩＩＩ）でハ、Ｎ　Ｍ　ＯＳ　Ｔと接地を圧Ｖ
ｓｓとの間にレイアウト上半じる寄生抵抗Ｒ１１を、Ｐ
ＭＯＳＴと電源電圧ＶＣＣとの間にレイアウト上半じる
寄生抵抗Ｒ１２を有し、ＰＭＯＳＴと電源電圧ＶＣＣと
の間に入力スイッチングレベル補正用の抵抗Ｒ２３を、
ＮＭＯ８Ｔと接地電圧ＶＳＳとの間に入力スイッチング
レベル補正用の抵抗Ｒ２４を入れることにより、（１）
式は、 ＶＳＮ＝　１０　（Ｒ１１＋Ｒ２４）＋ＶＳＳＶｓｐ＝
Ｖｃｃ　−１ｏ　（Ｒ１２＋Ｒ２３）を代入することに
より、 ｖＴｏ−Ｉｏ／（α＋１）Ｘ（α（Ｒ１１＋Ｒ２４）（
Ｒ１２＋Ｒ２３））＋ＶＴＨＯ となり、Ｒ１２＋Ｒ２３−α（Ｒ１１＋Ｒ２４）とする
と、ＶＴＲ”ＶＩＩＯ となる。
第２図（１）ないしくＩＩＩ）のいずれの場合も、否定
回路のスイッチング電圧ＶＴＲは、理想状態のしきい値
電圧ＶＴＮＯとなり、寄生抵抗による入力スイッチング
レベルの変動を抑制できる。
次に、第２図（ＩＶ）ないしくＶｌ）の場合は、第２図
（Ｉ）ないしくＩＩＩ）からの改善であり、初段の否定
回路にのみ、接地電圧ＶＳＳ配線あるいは電源電圧ＶＣ
Ｃ配線あるいは両者とも専用配線にすることにより、初
段の貫通電流の影響をな（し、さらに、この専用配線に
接続されるＮ　Ｍ　ＯＳ　Ｔと接地電圧ＶＳＳ間または
ＰＭＯＳＴと電源電圧Ｖｃｃ間に入力スイッチングレベ
ル補正用の抵抗を入れることにより寄生抵抗をキャンセ
ルし、入力スイッチングレベルの変動をより抑制するも
のである。
第２図（ＩＶ）では、初段のＮＭＯＳＴと接地電圧ＶＳ
Ｓとの間にレイアウト上半じる寄生抵抗Ｒ１３、次段以
後ＮＭＯ８Ｔと接地電圧ＶＳＳとの間にレイアウト上半
じる寄生抵抗Ｒ１１を有し、初段のＰＭＯＳＴと電源電
圧ＶＣＣとの間に入力スイッチングレベル補正用の抵抗
Ｒ２５を入れることにより、第２図（１）と同様に、（
１）式は、 ＶＳＮ＝　１０　Ｒ１３＋Ｖｓｓ Ｖｓｐ＝Ｖｃｃ−ｒｏ　Ｒ２５ を代入することにより、 ｖＴＨ””　Ｉ　Ｏ／′（α＋１）×（αＲ１３−Ｒ２
５）＋ＶＴＨＯとなり、Ｒ２５−αＲ１３とすると、 ＶＴＲ＝ＶＴＨＯ となる。
第２図（Ｖ）では、（ＩＶ）と同様に、初段のＰ　Ｍ　
ＯＳ　Ｔと電源電圧ＶＣＣとの間にレイアウト上半じる
寄生抵抗Ｒ１４、次段以後ＰＭＯ５Ｔと電源電圧ＶＣＣ
との間にレイアウト上半じる寄生抵抗Ｒ１２を有し、初
段のＮＭＯ８Ｔと接地電圧ＶＳＳとの間に入力スイッチ
ングレベル補正用の抵抗Ｒ２６を入れることにより、（
１）式は、 ＶＳＮ＝　Ｉｏ　Ｒ２６＋Ｖｓｓ Ｖｓｐ＝Ｖｃｃ　−ＩｏＲ１４ を代入することにより、 ＶＴＨ＝　Ｉ　ｏ／（ａ　＋　１　）Ｘ（ａ　Ｒ２６−
Ｒ１４）＋　ＶＴＨＯとなり、Ｒ２６＝αＲ１４／αと
すると、ＶＴＲ：ＶＴＨＯ となる。
第２図（Ｖｌ）では、初段のＮ、ＭＯ８Ｔと接地電圧Ｖ
ＳＳとの間にレイアウト上半じる寄生抵抗Ｒ１３、次段
以後ＮＭＯ８Ｔと接地電圧ＶＳＳとの間にレイアウト上
半じる寄生抵抗Ｒ１１を有し、初段のＰＭＯＳＴと電源
電圧ＶＣＣとの間にレイアウト上半じる寄生抵抗Ｒ１４
、次段以後ＰＭＯＳＴと電源電圧ＶＣＣとの間にレイア
ウト上半じる寄生抵抗Ｒ１２を有し、初段のＰＭＯＳＴ
と電源電圧ＶＣＣとの間に入力スイッチングレベル補正
用の抵抗Ｒ２７を、初段のＮ　Ｍ　ＯＳ　Ｔと接地電圧
ＶＳＳとの間に入力スイッチングレベル補正用の抵抗Ｒ
２８を入れることにより、（１）式は、ＶＳＮ−Ｉｏ（
Ｒ１３＋Ｒ２８）　＋ＶｓｓＶｓｐ＝Ｖｃｃ−１ｏ　　
（Ｒ１４＋Ｒ２７）を代入することにより、 ＶＴＨ＝　Ｉｏ／（α−Ｆ　１　）Ｘ（（Ｚ（Ｒ１３＋
　Ｒ２８）（Ｒ１４＋Ｒ２７））＋ＶＴ）１０ となり、Ｒ１４＋Ｒ２７−α（Ｒ１３＋Ｒ２８）とする
と、ＶＴＲ：ＶＴＨＯ となる。
第２図（ＩＶ）ないしくＶＴ）のいずれの場合も、否定
回路のスイッチング電圧ＶＴ）ｌは、理想状態のしきい
値電圧Ｖ　ＴＮＯとなり、寄生抵抗によるスイッチング
レベルの変動を抑制できる。
発明の詳細 な説明したように、本発明の入力バッファ回路によると
、入力信号を正確に回路に入力することができ、電源電
圧間に流れる電流も低減でき、回路全体を安定に動作さ
せるという大きな効果が得られる。
【図面の簡単な説明】
第１図（Ｉ）ないしくＶｌ）は本発明の入力バッファ回
路の実施例を示す回路図、第２図（１）及び（ＩＩ）は
従来の入力バッファ回路を示す図である。 Ａ・・・・・・入力信号、Ｂ・・・・・・出力信号、Ｑ
ｐｌないしＱ９４・・・・・・Ｐチャンネル型ＭＯ３ト
ランジスタ（ＰＭＯＳＴ）、Ｑｏ＋ないしＱ。４・・・
・・・Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯ８Ｔ
）、Ｒ１１ないしＲ１４・・・・・・寄生抵抗、Ｒ２１
ないしＲ２８・・・・・・入力スイッチングレベル補正
用の抵抗、ＶＣＣ・・・・・・電源電圧、ＶＳＳ・・・
・・・接地電圧。

Claims (7)

    【特許請求の範囲】
  1. （１）ＭＯＳトランジスタと抵抗により構成し、Ｐチャ
    ンネル型ＭＯＳトランジスタのドレインとＮチャンネル
    型ＭＯＳトランジスタのドレインが接続され、入力信号
    が、前記ＰＭＯＳＴとＮＭＯＳＴのゲートに接続され、
    前記ＰＭＯＳＴのソースと電源電圧との間に第１の抵抗
    を有し、前記ＮＭＯＳＴのソースと接地電圧との間に第
    ２の抵抗を有し、前記ＰＭＯＳＴのドレインを前記入力
    信号の否定として出力する否定回路の合成で構成されて
    いることを特徴とする入力バッファ回路。
  2. （２）ＮＭＯＳＴのソースと接地電圧との間の第１の抵
    抗が配線による寄生抵抗であり、ＰＭＯＳＴのソースと
    電源電圧との間の第２の抵抗が前記第１の抵抗値に近い
    値であることを特徴とした特許請求の範囲第１項記載の
    入力バッファ回路。
  3. （３）ＰＭＯＳＴのソースと電源電圧との間の第１の抵
    抗が配線による寄生抵抗であり、ＮＭＯＳＴのソースと
    接地電圧との間の第２の抵抗が前記第１の抵抗値に近い
    値であることを特徴とした特許請求の範囲第１項記載の
    入力バッファ回路。
  4. （４）ＰＭＯＳＴのソースと電源電圧との間に直列に存
    在する２つの抵抗のうち第１の抵抗が配線による寄生抵
    抗であり、第２の抵抗が入力スイッチングレベル補正用
    抵抗であり、ＮＭＯＳＴのソースと接地電圧との間に直
    列に存在する２つの抵抗のうち第３の抵抗が配線による
    寄生抵抗であり、第４の抵抗が入力スイッチングレベル
    補正用抵抗であり、前記第１の抵抗値と前記第２の抵抗
    値との和が前記第３の抵抗値と前記第４の抵抗値との和
    に近い値であることを特徴とした特許請求の範囲第１項
    記載の入力バッファ回路。
  5. （５）入力初段のＮＭＯＳＴのソースと接地電圧との間
    の第１の抵抗及び次段以後のＮＭＯＳＴのソースと接地
    電圧との間の第２の抵抗は配線による寄生抵抗であり、
    初段ＰＭＯＳＴのソースと接地電圧との間の第３の抵抗
    が前記第１の抵抗値に近い値であることを特徴とした特
    許請求の範囲第１項記載の入力バッファ回路。
  6. （６）入力初段のＰＭＯＳＴのソースと電源電圧との間
    の第１の抵抗及び次段以後のＰＭＯＳＴのソースと電源
    電圧との間の第２の抵抗は配線による寄生抵抗であり、
    初段ＮＭＯＳＴのソースと接地電圧との間の第３の抵抗
    が前記第１の抵抗値に近い値であることを特徴とした特
    許請求の範囲第１項記載の入力バッファ回路。
  7. （７）入力初段のＮＭＯＳＴのソースと接地電圧との間
    に直列に存在する２つの抵抗のうち第１の抵抗が配線に
    よる寄生抵抗であり、第２の抵抗が入力スイッチングレ
    ベル補正用抵抗であり、次段以後のＮＭＯＳＴのソース
    と接地電圧との間の第３の抵抗は配線による寄生抵抗で
    あり、初段ＰＭＯＳＴのソースと接地電圧との間に直列
    に存在する２つの抵抗のうち第４の抵抗が配線による寄
    生抵抗であり、第５の抵抗が入力スイッチングレベル補
    正用抵抗であり、次段以後のＰＭＯＳＴのソースと接地
    電圧との間の第６の抵抗は配線による寄生抵抗であり、
    前記第１の抵抗値と前記第２の抵抗値との和が前記第４
    の抵抗値と前記第５の抵抗値との和に近い値であること
    を特徴とした特許請求の範囲第１項記載の入力バッファ
    回路。
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