JPH06162773A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 １つのセンスアンプを複数本のビット線で共
有する方式にあって、アクセス速度の高速化をはかり得
る半導体記憶装置を提供すること。 【構成】 複数個のメモリセル１が接続されたビット線
と、メモリセル１のデータを読み出すためのセンスアン
プ４と、ビット線の複数本とセンスアンプ４との間にそ
れぞれ設けられ、複数本のビット線を順次センスアンプ
に接続するトランスファゲート３とを備えた半導体記憶
装置において、トランスファゲート３を駆動する順番を
外部信号によって制御する転送順序制御回路１３を設け
たことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に１つのセンスアンプを複数本のビット線で共有
する半導体記憶装置に関する。

【０００２】

【従来の技術】従来、小さい面積のメモリセルに有効な
ビット線構成として、１つのセンスアンプの両側にビッ
ト線とその相補ビット線を一対配置する解放型ビット線
方式がある。しかしこの方式では、セル面積が小さくな
るに従い、ビット線の間隔が小さくなり、センスアンプ
がビット線間隔にレイアウトできないと言う問題が生じ
ている。

【０００３】この解決方法として、セルの面積を大きく
して、ビット線対をセンスアンプに対して折り返し型に
配置する折り返し型ビット線方式が主に行われている。
この方式は、１つのセルアレイ内でビット線対を構成す
るため、センスアンプピッチを大幅に改善でき、設計ル
ールのきついセンスアンプ部を容易にレイアウトするこ
とができる。しかし、ワード線とビット線の交点の半分
にしかメモリセルを配置できないため、メモリセル部の
面積が大きくなってチップサイズが拡大する問題があ
る。

【０００４】そこで最近、１つのセンスアンプを複数本
のビット線で共有し、複数のビット線のデータを順次セ
ンスアンプで増幅して読み出す方式が提案されている
（1991年 IEEE ISSCC DIGEST OF TECHNICAL PAPERS vo
l.34 p106 TAM6.2 ）。この方式は、セル面積を増加さ
せることなしにセンスアンプのレイアウトが可能となる
ため、今後のビット線構成として注目されている。

【０００５】しかしながら、この種の方式にあっては次
のような問題があった。即ち、１つのセンスアンプを複
数本のビット線で共有するため、複数本のビット線を順
番にセンスアンプに接続する必要がある。このため、１
番目のビット線のデータを読み出す際には問題ないが、
ｓ番目のビット線のデータを読み出すときには、ｓ−１
個のビット線を読み出してから行わなければならず、ア
クセスが遅くなると言う欠点があった。

【０００６】

【発明が解決しようとする課題】このように従来、１つ
のセンスアンプを複数本のビット線で共有する半導体記
憶装置にあっては、例えばｓ番目のビット線のデータを
外部に読み出そうとしても、ｓ−１個のビット線を読み
出す必要があり、アクセスが遅くなると言う問題があっ
た。

【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、１つのセンスアンプを
複数本のビット線で共有する方式にあって、アクセス速
度の高速化をはかり得る半導体記憶装置を提供すること
にある。

【０００８】

【課題を解決するための手段】本発明の骨子は、ビット
線のデータを外部に読み出す際に、ビット線をセンスア
ンプに接続するためのスイッチング素子を順番に開け閉
めを行っていくとき、最初のスイッチング素子の位置を
外部信号に対応して変化させることにある。

【０００９】即ち本発明は、複数個のメモリセルが接続
されたビット線と、メモリセルのデータを読み出すため
のセンスアンプと、ビット線の複数本とセンスアンプと
の間にそれぞれ設けられ、複数本のビット線を順次セン
スアンプに接続するスイッチング素子とを備えた半導体
記憶装置において、スイッチング素子を駆動する順番を
外部信号によって制御する転送順序制御回路を設けるよ
うにしたものである。

【００１０】

【作用】本発明によれば、スイッチング素子を駆動する
順番を外部信号によって制御する転送順序制御回路によ
り、最初に読み出すビット線に対応するスイッチング素
子を任意に設定することができる。従って、従来より例
えばｓ番目のビット線のデータを外部に最初に読み出す
とき、ｓ−１個のビット線を読み出してから行わなけれ
ばならなかったことが、最初にｓ番目のスイッチング素
子を開けてデータを読み出すことができる。これによ
り、従来より速くデータをアクセスすることが可能とな
る。

【００１１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の一実施例に係わる半導体記憶装
置の概略構成を示すブロック図である。

【００１２】図１において、１はダイナミックＲＡＭか
らなるメモリセルアレイ、２はロウデコーダ、３はビッ
ト線選択のためのトランスファゲート（スイッチング素
子）、４はセンスアンプ兼イコライズゲート、５は一時
記憶用レジスタセル、６はトランスファゲート３の制御
信号バッファである。また、１１はアドレスが入力され
るアドレスバッファであり、このアドレスバッファ１１
に保持されたアドレス信号はロウデコーダ２と共に転送
順序信号発生回路１２に供給される。転送順序信号発生
回路１２は、入力したアドレスに応じてトランスファゲ
ート３を駆動する順序を決定するものであり、この回路
１２からの信号ＳＬは転送順序制御回路１３に供給され
る。

【００１３】転送順序制御回路１３は、上記信号ＳＬに
基づいてトランスファゲート制御回路１４からの信号Ｃ
Ｋの順序を制御するものであり、この回路１３からの信
号Ｋは制御信号バッファ６に供給されるものとなってい
る。つまり、転送順序制御回路１３は、トランスファゲ
ート３の制御を行う基本クロックＣＫを、アドレスから
デコードされた信号ＳＬ（転送順序信号発生回路で作ら
れる）によって、トランスファゲート３に振り分けるよ
うに構成されている。

【００１４】図２は、転送順序制御回路１３の具体的構
成を示す回路図である。この回路１３は、同一の制御信
号ＳＬで制御される４つのゲートからなるブロックを４
個配置して構成されている。即ち、第１ブロックの４つ
のゲートはＳＬ0 で制御され、第２ブロックの４つのゲ
ートはＳＬ1 で制御され、第３ブロックの４つのゲート
はＳＬ2 で制御され、第４ブロックの４つのゲートはＳ
Ｌ3 で制御される。基本クロックＣＫは４つのブロック
をそれぞれ並列に介して制御信号バッファ６に接続され
ている。即ち、ＣＫ0 は第１〜４ブロックのそれぞれ１
つのゲートを介してバッファ６に接続され、ＣＫ1 〜Ｃ
Ｋ3 も同様に接続されている。つまり、クロックＣＫ0
〜ＣＫ3 を適宜選択した信号Ｋ0 〜Ｋ3 がバッファ６に
供給されるものとなっている。

【００１５】さらに、待機時にバッファ６の入力を
“Ｌ”にプリチャージするため、大きな抵抗で０Ｖ（接
地）につないでいる。動作時にはクロック入力ＣＫ0 〜
ＣＫ3 の入力信号の駆動能力が、この抵抗による０Ｖへ
のプリチャージよりも十分大きく、従ってバッファ６の
入力信号はＳＬ0 〜ＳＬ3 ，ＣＫ0 〜ＣＫ3 によっての
み決まるようにする。

【００１６】図３及び図４はセルアレイ及びビット線等
の具体的構成を示す回路図である。本実施例では、１つ
のセンスアンプで４本のビット線ＢＬ0 〜ＢＬ3 を共有
しているが、何本のビット線を共有しても本発明は有効
である。

【００１７】ビット線ＢＬ0 〜ＢＬ3 のそれぞれが、ト
ランスファゲート３（３1 ，３2 ）を介してセンスアン
プ４ａのノードＮ1 ，Ｎ2 に接続されている。それぞれ
のトランスファゲート３のゲート端子φｔ0 〜φｔ3
は、ビット線ＢＬ0 〜ＢＬ3 のデータをセンスアンプ４
ａに転送する順序の制御を行う前記転送順序制御回路１
３に接続されている。転送順序制御回路１３は前述した
ように、基本クロックＣＫ0 〜ＣＫ3 をアドレスからデ
コードされた信号ＳＬ0 〜ＳＬ3 によってφｔ0〜φｔ3
に振り分けるように構成されており、これによりアド
レスによって指定されたビット線が最初に選択されて読
み出される。

【００１８】メモリセルアレイ１は、複数のメモリセル
ユニットからなるもので、メモリセルユニットは複数の
メモリセルを直列接続して構成される。ここでは、４個
のメモリセルＭＣを直列接続して一つのメモリセルユニ
ットを構成する例を示している。このメモリセルユニッ
トの構成は、図５（ａ）に示す通りである。なお、本実
施例では、ＤＲＡＭのメモリセルであるが、ＳＲＡＭや
不揮発性メモリセルでも同様のことができ、同様の効果
が得られるので、他のメモリセルでも有効である。

【００１９】このようなメモリセルユニットが複数個配
列されたメモリセルアレイ１₁ 及び１₂ がセンスアンプ
４ａを挟んで配置されている。メモリセルアレイ１₁ ，
１₂の端部にはそれぞれダミーセルアレイ８₁ ，８₂ が
設けられている。メモリセルＭＣ及びダミーセルＤＣ
は、通常のＤＲＡＭに用いられる１トランジスタ／１キ
ャパシタのセルである。

【００２０】センスアンプ４ａは、ｎＭＯＳトランジス
タＱ51，Ｑ52とｐＭＯＳトランジスタＱ53，Ｑ54からな
るＣＭＯＳフリップフロップである。センスアンプ４ａ
には隣接してイコライズ回路４ｂが設けられている。イ
コライズ回路４ｂは、ブリチャージ用ｎＭＯＳトランジ
スタＱ41，Ｑ42とイコライズ用ｎＭＯＳトランジスタＱ
43により構成されている。

【００２１】センスアンプ４ａ及びイコライズ回路４ｂ
とメモリセルアレイ１₁ ，１₂ の間に、再書込み用のレ
ジスタ５が配置されている。この実施例ではレジスタ５
は、メモリセルアレイ１₁ ，１₂ に用いられるメモリセ
ルＭＣと同じものを用いて、図５（ｂ）に示すように構
成されている。ワード線ＷＬ0 〜ＷＬ3 ，／ＷＬ0 〜／
ＷＬ3 で選択される３２個のメモリセルに対応して、レ
ジスタ５も各ビット線毎にレジスタワード線ＲＷＬ0 〜
ＲＷＬ7 ，ＲＷＬ8 〜ＲＷＬ15により選択される１６個
のメモリセルが配置される。

【００２２】一方のメモリセルアレイ１₁ の４本のビッ
ト線ＢＬ0 〜ＢＬ3 はそれぞれ、ｎＭＯＳトランジスタ
Ｑ₁₁〜Ｑ₁₄からなるトランスファゲート３₁ を介して一
つにまとめられて、センスアンプ４ａの一方のデータノ
ードＮ1 に接続されている。他方のメモリセル１₂ の４
本のビット線／ＢＬ0 〜／ＢＬ3 はそれぞれ、ｎＭＯＳ
トランジスタＱ61〜Ｑ64からなるトランスファゲート３
₂ を介して一つにまとめられて、センスアンプ４ａの他
方のデータノードＮ2 に接続されている。

【００２３】センスアンプ４ａのデータノードＮ1 ，Ｎ
2 はそれぞれ、ｎＭＯＳトランジスタＱ31，Ｑ32からな
るトランスファゲート７を介してグローバルビット線Ｇ
ＢＬ，／ＧＢＬに接続されている。グローバルビット線
ＧＢＬ，／ＧＢＬは、メモリセルアレイ１₁ ，１₂ にま
たがって配設され、これが図示しないデータ入出力線に
接続されることになる。

【００２４】図６，図７には本実施例のタイミング図を
示す。図６にはアドレスからＳＬ0が活性化されて、φ
ｔ0 が最初に上がり、ＢＬ0 のデータから読み出される
場合のタイミング図である。まず最初に、全てのビット
線をイコライズ，プリチャージしておく。φｔ0 〜φｔ
3 を下げ、ＷＬ0 を上げ、データを全てのビット線に読
み出す。まず、φｔ0 が上がりＢＬ0 のデータがセンス
アンプ４ａに転送される。φｔ0 を下げた後、センスア
ンプ４ａを動作させ、データを増幅する。

【００２５】次いで、一時記憶用のレジスタセルＲＣ0
へ書き込み、センスアンプ４ａを非活性化し、イコライ
ズ，プリチャージする。以下、同様の操作をφｔ1 〜φ
ｔ3まで行い、その後、全てのφｔｉ（ｉ＝０〜３）を
上げて、全てのビット線をイコライズ，プリチャージ
し、φｔｉ（ｉ＝０〜３）を下げる。ＷＬ1 〜ＷＬ3 の
場合も同様に行って読み出し、一時記憶レジスタセルＲ
Ｃ1 〜ＲＣ15にデータを記憶する。

【００２６】一時記憶レジスタ５からメモリセルＭＣに
書き戻す動作は以下のように行う。全てのφｔｉ（ｉ＝
０〜３）を上げて、イコライズ，プリチャージしてお
き、全てのφｔｉ（ｉ＝０〜３）を下げる。一時記憶レ
ジスタセルＲＣ15より、データを読み出しセンスアンプ
４ａを動作させる。φｔ3 を上げて、ＢＬ3 にデータを
転送し、セルにデータを書き込む。φｔ3 を下げた後、
センスアンプ４ａを非活性化し、イコライズ，プリチャ
ージする。同様に、φｔ2 からφｔ0 まで行い、ＷＬ3
を下げ、再書き込みを完了する。その後、全てのビット
線をイコライズ，プリチャージする。以下同様に、ＷＬ
2 からＷＬ0 まで行う。

【００２７】図７は、アドレスからＳＬ2 が活性化され
てφｔ2 が最初に上がり、ＢＬ2 のデータから最初に読
み出される場合のタイミング図である。φｔの順番は異
なるが、他の信号とのタイミングは図６と同様である。

【００２８】このように本実施例によれば、複数本のビ
ット線ＢＬとセンスアンプ４ａとを接続するトランスフ
ァゲート３の駆動順序を制御する転送順序制御回路１３
を設けたことにより、最初に読み出すビット線に対応す
るトランスファゲートを任意に設定することができる。
従って、従来より例えばｓ番目のビット線のデータを外
部に最初に読み出すとき、ｓ−１個のビット線を読み出
してから行わなければならなかったことが、最初にｓ番
目のスイッチング素子を開けてデータを読み出すことが
できる。つまり、アドレスによって指定されたビット線
が最初に選択されて読み出されることになり、これによ
りアクセスタイムを従来に比べて大幅に短縮することが
可能となる。

【００２９】また、折り返しビット線方式に比べてメモ
リセル面積を縮小することができ、かつ解放型ビット線
方式に比べてセンスアンプの設計ルールを緩和すること
ができ、メモリセル面積の縮小，センスアンプ設計ルー
ルの緩和という２つの要望を同時に達成することもでき
る。

【００３０】なお、本発明は上述した実施例に限定され
るものではない。実施例では、セルの構成を４つ直列に
した場合を上げたが、これは直列にした場合のみだけで
はなく、従来の１個の場合でも有効であり、その場合は
一時記憶レジスタセルは４つ以上あればよい。また、ビ
ット線間のカップリングノイズをプロセス的になくすこ
とができれば、一時記憶レジスタをなくして、読み出し
た直後に元のビット線に書き戻してもよい。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。

【００３１】

【発明の効果】以上詳述したように本発明によれば、１
つのセンスアンプを複数本のビット線で共有する方式に
あって、複数本のビット線とセンスアンプを接続するス
イッチング素子の駆動順序を制御する転送順序制御回路
を設けたことにより、ｓ番目のビット線のデータを外部
に最初に読出すときに、ｓ−１個のビット線を読み出す
必要もなく、最初にｓ番目のスイッチング素子を開けて
データを読み出すことができ、アクセス速度の高速化を
はかることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体記憶装置の概
略構成を示すブロック図。

【図２】実施例に用いた転送順序制御回路の具体的構成
を示す回路図。

【図３】実施例に用いたセルアレイ及びビット線の具体
的構成を示す回路図。

【図４】実施例に用いたセルアレイ及びビット線の具体
的構成を示す回路図。

【図５】実施例に用いたメモリセル及びレジスタセルの
具体的構成を示す回路図。

【図６】実施例の動作タイミングを示す信号波形図。

【図７】実施例の動作タイミングを示す信号波形図。

【符号の説明】

１…メモリセルアレイ、 ２…ロウデコーダ、 ３…トランスファゲート（スイッチング素子）、 ４ａ…センスアンプ、 ４ｂ…イコライズゲート、 ５…一時記憶用レジスタセル、 ６…制御信号バッファ、 ７…トランスファゲート、 ８…ダミーセル、 １１…アドレスバッファ、 １２…転送順序信号発生回路、 １３…転送順序制御回路、 １４…トランスファゲート制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 雅子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数個のメモリセルが接続されたビット線
   と、前記メモリセルのデータを読み出すためのセンスア
   ンプと、前記ビット線の複数本と前記センスアンプとの
   間にそれぞれ設けられ、複数本のビット線を順次センス
   アンプに接続するスイッチング素子と、これらのスイッ
   チング素子を駆動する順番を外部信号によって制御する
   転送順序制御回路とを具備してなることを特徴とする半
   導体記憶装置。
2. 【請求項２】前記転送順序制御回路に入力する外部信号
   は、アドレスからデコードされた信号であることを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】前記ビット線には、複数個のダイナミック
   ＲＡＭが直列に接続されたメモリセルユニットが接続さ
   れることを特徴とする請求項１又は２に記載の半導体記
   憶装置。