JPH0616277B2 - 事象配分・結合装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子制御システム、特にトリガをかけるため
に事象検出信号を論理的に結合し、同期させ、配分する
装置に関するものである。

〔発明の概要〕

本発明は、電子制御システムにおいて、事象検出信号が
所定のパターンに合致したときトリガ信号を発生するた
めプログラム可能なエンコーダ及びデコーダを用いるこ
とにより、配線量を減らすと共に高速動作を可能とした
ものである。

〔従来の技術及び問題点〕

電子制御システムは、一般に種々の外部事象（event）
を検出するとデジタル指示信号を発生する事象検出器を
具えており、この指示信号を論理的に結合して被トリガ
装置を制御するトリガ信号を発生している。複雑なシス
テムは、多くのかような事象検出器により必要な情報を
供給して多くの被トリガ装置を制御している。しかし、
回路基板の如き同一装置モジュール内に事象検出器及び
トリガ発生回路を配置するのは不可能なことが多く、複
雑なシステムでは、事象検出器及びトリガ発生回路を相
互接続するため装置モジュールから装置モジュールへと
広範囲にわたって配線しなければならないことが多い。
更に、各モジュールが独自のクロックを有する装置モジ
ュール群では事象及びトリガ信号はしばしば同期した信
号であるが、異なるモジュールに属する事象及びトリガ
を同期させることは、一般に困難である。

制御回路の量を減らすため多重化（multiplexing）装置
が開発され、これによって、１つの装置モジュール内の
多くの位置に生じる制御信号を直列データに変換し、２
本の線を介して遠隔の装置モジュールに転送している。
かような多重化技術は、大型制御システム内の装置ラッ
ク間のパネル相互の配線を減らすのに特に効果がある。
しかし、直列変換をする多重化装置は、一般に複雑な回
路を具えており、小さい装置モジュール間のトリガ信号
の相互連絡を行なわず、高速動作には不適である。

現在要求されるものは、相互接続配線量が少なく且つク
ロックが異なる事象及びトリガを同期させることがで
き、１つの制御システム内の事象検出器と被トリガ装置
とを論理的に相互接続する手段である。

したがって本発明の目的の１つは、事象検出器及び被ト
リガ装置をインタフェースするのに必要な相互接続配線
量が最少となる新規で改良された事象配分・結合装置の
提供にある。

本発明の他の目的は、事象検出信号が予め選択した組合
せ（結合）に合致するとトリガ信号を発生する新規で改
良された事象配分・結合装置の提供にある。

本発明の更に他の目的は、事象の選択した組合せに応答
してトリガ信号を発生するように容易にプログラム及び
再プログラムのできる新規で改良された事象配分・結合
装置の提供にある。

本発明の別の目的は、事象検出信号をシステム・クロッ
クに同期させると共に、トリガ信号を被トリガ装置のク
ロックに同期させることができる新規で改良された事象
配分・結合装置の提供にある。

〔問題点を解決するための手段及び作用〕

本発明においては、各モジュールが１つ以上の事象検出
器を含むか又はこれらとインタフェースする独立の装置
モジュール群を有する制御装置を、１つ以上の事象論理
ユニット（エンコード手段）と共に設ける。この事象論
理ユニットは、事象検出器からの入力信号（２進事象指
示信号）の論理結合によって決まる状態の１組のデジタ
ル出力信号（並列事象コード信号）を発生するものであ
る。事象論理ユニットの出力信号は、システム内の各モ
ジュールを並列に相互接続する１組の導線（ライン）か
ら成る「中間機能バス」に出力させる。そして、１つ以
上の被トリガ装置を含むか又はこれらとインターフェー
スする各装置モジュールを１つ以上のトリガ論理ユニッ
ト（デコード手段）と共に設ける。この論理ユニットの
各々は、中間機能バスのラインに生じる信号の予め選択
した論理結合によって決まる状態のトリガ信号を発生す
る。上記の事象論理ユニットは、多くの事象指示信号に
より伝達される事象情報を簡潔な並列コードにエンコー
ド（符号化）し、この並列コードは、比較的小さい並列
バスによりモジュールからモジュールへ伝送される。ト
リガ論理ユニットは、この並列コードをデコード（復
号）してトリガ動作を開始する。

また、本発明においては、各事象論理ユニット及び各ト
リガ論理ユニットはプログラム可能であり、各トリガ論
理ユニットが事象検出信号の予め選択した組合せのどれ
かが生じた時にトリガ信号を発生するようにでき、その
組合せの選択も容易に変更することができる。

更に、本発明においては、事象又はトリガ論理ユニット
を含む各装置モジュールと共に、これら論理ユニットを
プログラムするのに用いる信号を発生する制御器を設け
る。別のバスにより各モジュールの制御器を相互接続す
れば、コンピュータ端末の如き中央の操作者用インタフ
ェース装置から操作者が事象論理及びトリガ論理ユニッ
トを再プログラムすることができる。

また、本発明においては、事象同期回路により、事象論
理ユニットに供給する前にシステム・クロック・バスに
パルスが発生するまで、事象検出器からの各信号を遅延
させることができる。同様に、被トリガ装置からの次の
クロック・パルスが発生するまで、トリガ同期回路によ
り各トリガ論理ユニットの出力を遅延させることができ
る。このようにして、装置モジュール、事象及び被トリ
ガ装置の動作がすべて異なるクロックに対して同期する
と、事象及びトリガが一致する。

〔実施例〕

第１図は、本発明による事象配分・結合装置の実施例を
示すブロック図である。本装置は、１組の事象発生器(1
2)内で生じた事象に応じて１組の事象検出器(14)が発生
する入力事象指示信号の所定パターンに応答して、１つ
以上のトリガ信号を被トリガ（トリガラブル）装置(10)
に送出するものである。本装置は、事象検出器(14)及び
被トリガ装置(10)を回路基板の如き分離した装置モジュ
ール上に設けたり、アクセスしたりする場合に、事象検
出器(14)及び被トリガ装置(10)を相互接続するのに必要
な配線量が最少になるものである。本装置はまた、モジ
ュールが別々のクロックの下で動作するとき、モジュー
ル間の事象検出とトリガ送出とを同期させるのに適する
ものである。

第１図の装置は、１つ以上の事象検出器(14)からの事象
指示信号を受ける各モジュールに設けた１つ以上の事象
論理ユニット（エンコード手段）(30)と、被トリガ装置
(10)にアクセスするための各モジュールに設けた１つ以
上のトリガ論理ユニット（デコード手段）(32)とを有す
る。図では、簡単のため両論理ユニットを１つのみ示
す。また、１つ以上の事象又はトリガ論理ユニットを含
む各モジュールに、１つの制御器(34)を取付ける。複数
の導体、すなわち中間機能バス（IFB）（24）により、
事象論理ユニット(30)及びトリガ論理ユニット(32)のす
べてを並列に相互接続する。このIFB(24)は、モジュー
ル間に復号した情報を伝送する１組１４本のライン（導
線）から成る。

各事象論理ユニット(30)は、６つまでの事象検出器(14)
が発生する事象指示信号を監視し、入力事象指示信号の
１つ以上の特定パターンに応答して信号の所定パターン
（並列事象コード信号）をIFB(24)に出力するようにプ
ログラムできる。各トリガ論理ユニット(32)は、IFB(2
4)のラインの状態を監視し、IFB(24)に１つ以上の所定
ビット・パターンを検出すると出力トリガ信号を発生す
るようにプログラムできる。各モジュールの制御器(34)
は、事象論理ユニット(30)及びトリガ論理ユニット(32)
に供給する制御信号を発生する。これらの制御信号は、
モジュールの事象論理ユニット(30)及びトリガ論理ユニ
ット(32)のパターン発生及びその認識動作をプログラム
するのに使用する。各制御器(34)は、他の制御バス(36)
によりアクセスする。すなわち、このバス(36)は、マイ
クロコンピュータ・システムの如き外部操作者用インタ
フェース装置から制御器(34)へプログラミング・データ
を伝送する。

本発明は、IFB(24)を効率的に使用することにより、入
力事象と出力トリガ信号を一致するように調整するよう
に調整するに必要なモジュール間の配線量を最少にしう
る。IFBの１４本のラインは、多くの異なるビット・パ
ターンを伝送できる。各事象論理ユニット(30)は、入力
事象指示信号の特定パターンに応答してこれらビット・
パターンのどれか１つを発生するようにプログラムで
き、各トリガ論理ユニット(32)は、IFBのどれかのビッ
ト・パターンに応答してトリガ信号を発生するようにプ
ログラムできる。事象及びトリガ論理ユニットを注意深
く予めプログラムすることにより、この事象配分・結合
装置は、IFB(24)の１４本の相互接続ラインを使用する
だけで多くの独立した装置モジュールにおける多くの事
象／トリガ動作を調整できる。

各事象論理ユニット(30)は、事象検出器(14)からの出力
信号を受ける６つの事象同期回路(16)と、これら事象同
期回路(16)からの出力信号を受ける１つのプログラム可
能な（プログラマブル）論理装置(PLD)(18)と、PLD(18)
の１４個の出力端子の１つとIFB(24)の１４本のライン
中の１本との間にそれぞれ配置された１４個のイネーブ
ル回路(22)とを具えている。事象同期回路(16)は、シス
テム・クロック・ライン(20)により各事象同期回路に伝
送されるシステム・クロック信号からパルスを受けるま
でPLD(18)への事象指示信号の転送を遅延させて、事象
指示信号をシステム・クロックに同期させる。任意のモ
ジュール、事象発生器又は被トリガ装置の動作の時間を
合せるのに用いるクロックとは無関係な任意の適当な周
波数のクロック・パスル源により、クロック・ライン(2
0)を制御してもよい。

PLD(18)は、独立した２進出力信号を１４個の対応する
イネーブル回路(22)の各々に転送する。各出力信号の状
態は、事象同期回路(16)からの入力信号状態のパターン
に応じて設定される。PLD(18)出力信号状態と入力信号
パターン間の関係は、制御器(34)からの制御線(38)の制
御信号によって決定する。各イネーブル回路(22)は、た
だ１つの２進出力をIFB(24)の１４本のライン（IFB0〜I
FB13）の１つに送出する。各イネーブル回路には４つの
動作モードがあり、これらの動作モードは制御器(34)か
らの制御線(42)によって制御される。第１の動作モード
において、イネーブル回路はその入力と同じ状態の出力
を発生するが、第２の動作モードにおいては、イネーブ
ル回路はその入力を反転した出力を発生する。第３動作
モードにおいては、イネーブル回路(22)はその入力状態
に関係なくその出力を連続的に低状態に維持する。ま
た、第４動作モードにおいては、イネーブル回路はその
出力を連続的に高状態に維持する。

IFB(24)の１４本のすべてのラインは、トリガ論理ユニ
ット(32)内のプログラマブル論理装置(PLD)(26)に結合
される。各トリガ論理ユニット(32)は、IFB(24)の各ラ
インに結合した入力端を有する１つのPLD(26)を具えて
いる。PLD(26)は、IFB(24)の入力信号の特定パターンに
応答して出力信号(TRG)を発生するが、この特定パター
ンは、制御器(34)から制御線(40)を介して送られる制御
データによって決まる。各トリガ論理ユニット(32)はま
た、トリガ同期回路(28)を具えており、このトリガ同期
回路(28)は、PLD(26)から受けるTRG信号に応答して被ト
リガ装置(10)にトリガ信号を印加するが、被トリガ装置
(10)の動作が自己のクロックに同期している場合、トリ
ガ同期回路(28)は、TRG信号の検出後に被トリガ装置(1
0)が発生するクロック信号(CLK)の第１パルスの前縁に
てトリガ信号を発生する。被トリガ装置(10)が非同期で
動作するものである場合、制御器(34)からトリガ同期回
路(28)へ制御線(37)を介して送られる「非同期」信号に
より、同期回路(28)は、TRG入力信号をCLK信号に同期す
ることなくトリガ信号として直ちに被トリガ装置(10)へ
通す。

制御器(34)は、シフト・レジスタと、制御バス(36)から
のデータをこのシフト・レジスタに蓄積するためのバス
・インタフェース回路とを具えたものが適当である。制
御器(34)のシフト・レジスタは、バス(36)の直列データ
・ラインを介して１組の直列形式のビットを受けると、
制御線(37)，(38)，(40)及び(42)に１組の並列出力ビッ
トを発生する。制御器(34)内のシフト・レジスタはクロ
ック・ライン(20)のクロック・パルスを受けると１度に
１ビットがロードされるので、各プログラマブル装置に
供給される制御データは再プログラム期間中に連続的に
変化し、各プログラマブル装置に一連の中間状態が起こ
る。この状態で、この装置に意図しない入出力関係が生
じて、期待しないTRG信号が発生される可能性がある。
このシステムを再プログラムする前に各トリガ同期回路
(28)のトリガ信号出力の状態を凍結することにより、TR
G信号の変化が被トリガ装置のどれかを偶然トリガする
のを防止しうる。制御器(34)に、再プログラムをする期
間中、トリガ同期回路(28)への制御線(39)にプログラム
＊信号を出力させないで、第１図の各トリガ同期回路(2
8)のトリガ信号出力の状態を維持させる。このシステム
が再プログラムされていない場合、プログラム＊信号を
連続的に出力させる。プログラム＊信号は、制御バス(3
6)により各制御器(34)に伝送され、制御器(34)により制
御線(39)を介してトリガ同期回路(28)に送られる。

第２図は、第１図のイネーブル回路(22)の例を詳細に示
すブロック図である。このイネーブル回路(22)は、ナン
ド・ゲート(40)及び排他的ノア(XNOR)ゲート(41)を具え
ている。ナンド・ゲート(40)は、PLD(18)から出力ビッ
トを受ける１つの入力端子と、制御線(42)の１本を介し
て制御器(34)から送られるイネーブル信号を受ける第２
入力端子とを具えている。ナンド・ゲート(40)の出力は
XNORゲート(41)の一方の入力端子に供給し、別の制御線
(42)を介する制御器(34)からの設定信号はXNORゲート(4
1)の第２入力端子に供給する。XNORゲート(41)の出力端
子は、IFB(24)の１本のラインに結合される。制御器(3
4)からのイネーブル信号が低ならば、ナンド・ゲート(4
0)の出力は、PLD(18)からの入力信号状態に関係なく高
である。よって、制御器(34)は、イネーブル線を低に保
持することにより、PLD(18)の入力信号によるイネーブ
ル回路(22)の出力に対する影響を阻止できる。一方、制
御器(34)からのイネーブル線が高だと、ナンド・ゲート
(40)の出力状態は、PLD(18)からの入力信号状態の逆と
なる。

XNORゲート(41)の両方の入力が同じ論理レベル（共に高
又は低）ならば、このゲートの出力は高であり、２つの
入力が異なる論理レベルならば、このゲートの出力は低
である。制御器(34)からの設定（検知）信号が高なら
ば、XNORゲート(41)の出力状態はナンド・ゲート(40)の
出力状態と等しい。制御器(34)からの設定信号が低なら
ば、XNORゲート(41)はナンド・ゲート(40)の出力を反転
させる。したがって、イネーブル回路(22)に供給される
設定及びイネーブル信号の状態に応じて、回路(22)の出
力状態は、PLD(18)からのデータ入力の状態に等しくな
ったり、データ入力状態の逆になったり、入力データ状
態に関係なく高又は低になったりする。

第３図は、第１図のプログラマブル論理装置(PLD)(18)
の好適な具体例を示すブロック図である。PLD(18)は１
４個のナンド・ゲート(44)を具えており、各ナンド・ゲ
ートは対応する６個１組のイネーブル回路(21)の出力を
加算する（論理積をとる）。イネーブル回路(21)は、第
２図のイネーブル回路(22)と同じものである。第３図で
は、１個のナンド・ゲート(44)及びそれに対応した１組
のイネーブル回路(21)のみを示す。各組の各イネーブル
回路(21)は、第１図の事象同期回路(16)から６つの事象
信号の１つの出力を受けるが、どの１つの事象同期回路
(16)の出力も１４個のナンド・ゲート(44)の各々に対応
する１つのイネーブル回路(21)の入力に共通に結ばれて
いる。制御器(34)は、各イネーブル回路(21)へのイネー
ブル及び設定制御線の状態を制御することにより、各イ
ネーブル回路(21)が対応する事象同期回路(16)からの信
号を選択的に通過させたり、反転したり又は阻止したり
するようにPLD(18)をプログラムできる。事象信号が阻
止されるとき、高又は低電圧がどれかのナンド・ゲート
(44)の対応する入力端に選択的に供給される。よって、
事象同期回路(16)からのデータ信号が選択したパターン
のどれかに合致するとIFB(24)の各ラインに選択した状
態の出力信号が発生するように、PLD(18)をプログラム
することができる。

第４図は第１図のトリガ論理ユニット(32)のプログラマ
ブル論理装置(PLD)(26)の例を示すブロック図である。P
LD(26)は、上述した第２図のイネーブル回路(22)と同様
な１４個１組のイネーブル回路(23)を具えており、各イ
ネーブル回路は、IFB(24)中の１本のラインを、１４個
の入力端子をもつナンド・ゲート(45)の１つの入力端子
に結合している。ナンド・ゲート(45)の出力はXNORゲー
ト(25)の一方の入力信号として供給され、制御器(34)か
らの制御線(40)の設定制御信号はXNORゲート(25)の他方
の入力端子に供給される。XNORゲート(25)の出力は、ト
リガ同期回路(28)への入力信号(TRG)となる。制御器(3
4)は、ライン(42)上の設定及びイネーブル信号を使用し
て第３図のPLD(18)の動作をプログラムするのと同様
に、PLD(26)のイネーブル回路(23)及びXNORゲート(25)
に供給されるライン(40)上の設定及びイネーブル信号の
状態を予め適当に定めることにより、PLD(26)をプログ
ラムし、IFBライン上に現われる選択したビット・パタ
ーンのどれかを検出して高又は低のどちらかに設定した
トリガ信号を発生させることができる。

第５図は、第１図の事象同期回路(16)の好適な具体例を
示すブロック図である。この事象同期回路(16)は、RSフ
リップ・フロップ(46)、Ｄ型フリップ・フロップ(48)，
(50)及びインバータ(52)，(54)，(56)を具えている。RS
フリップ・フロップ(46)のセット入力端Ｓが低（論理
「０」）状態にセットされると、このフリップ・フロッ
プ(46)の出力端Ｑは高（論理「１」）にセットされる。
また、フリップ・フロップ(46)のリセット入力端Ｒが論
理「０」にセットされると、このフリップ・フロップの
出力端Ｑは論理「０」にリセットされる。Ｄ型フリップ
・フロップ(48)及び(50)は、Ｔ入力端に供給されるクロ
ック・パルスの立上がり縁においてＤ入力端に「１」が
供給されていれば、Ｑ出力端に「１」を発生し、−Ｑ出
力端に「０」を発生する。また、クロック・パルスの立
上がり縁の間Ｄ入力端が低ならば、Ｑ出力端は「０」に
リセットされ、−Ｑ出力端は「１」にリセットされる。

RSフリップ・フロップ(46)のセット入力端Ｓに、第１図
の事象検出器(14)からの入力信号を供給する。フリップ
・フロップ(46)の出力端をフリップ・フロップ(48)のＤ
入力端に接続し、フリップ・フロップ(48)のＱ出力端を
フリップ・フロップ(50)のＤ入力端に接続する。フリッ
プ・フロップ(50)の−Ｑ出力をインバータ(52)で反転し
て、第１図のPLD(18)への同期出力信号とする。また、
インバータ(52)の出力は次にインバータ(54)で反転し
て、RSフリップ・フロップ(46)のリセット端子Ｒに供給
する。クロック・ライン(20)のクロック信号をフリップ
・フロップ(48)のＴ入力端に供給し、この同じクロック
信号をインバータ(56)で反転してフリップ・フロップ(5
0)のＴ入力端に供給する。したがって、フリップ・フロ
ップ(48)はライン(20)のクロック・パルスの立上がり縁
のみで状態を変化させ、一方、フリップ・フロップ(50)
はライン(20)のクロック・パルスの立下がり縁のみで状
態を変化させる。

初めに、フリップ・フロップ(46)のセット及びリセット
の両入力端Ｒ，Ｓが高、Ｑ出力端が低で、インバータ(5
2)における事象同期回路(16)の出力が低で、事象検出器
(14)からフリップ・フロップ(46)への入力が事象の発生
を示す低になっていたと仮定すると、フリップ・フロッ
プ(46)のＱ出力は高状態にラッチされる。フリップ・フ
ロップ(48)は、ライン(20)のクロック・パルスの次の立
上がり縁で状態を変化させ、そのＱ出力を高に駆動す
る。次に、フリップ・フロップ(50)は、ライン(20)の次
のパルスの立下がり縁で状態を変化させ、−Ｑ出力を低
に駆動する。インバータ(54)は、インバータ(52)の出力
が高になるとフリップ・フロップ(46)の反転リセット入
力端Ｒを低に駆動して、反転セット入力端Ｓが再び高に
なったときフリップ・フロップ(46)のＱ出力をリセット
する。セット入力端Ｓがまだ低であれば、セット入力端
が高になるまでフリップ・フロップ(46)はセットを維持
する。フリップ・フロップ(46)のリセットにより、シス
テム・クロック・パルスの次の前縁でフリップ・フロッ
プ(48)はリセットされ、次のシステム・クロック・パル
スの後縁でフリップ・フロップ(50)はリセットされるの
で、インバータ(52)における事象同期回路(16)の出力は
再び低になる。

こうして、フリップ・フロップ(46)は事象検出器(14)か
らの信号をラッチし、一方、フリップ・フロップ(48)及
び(50)は、次のクロック・パルスが開始するまで事象信
号のPLD(18)への転送を遅らせ、少なくとも１クロック
・サイクル期間中確実にPLD(18)への事象信号を高に維
持する。事象検出器(14)からの信号は、フリップ・フロ
ップ(46)をセットするのに充分な時間のみオンに維持す
ればよく、フリップ・フロップ(48)及び(50)の２重クロ
ック動作は準不安定入力状態にならないように保護し、
事象指示をシステム・クロックに同期させる作用をす
る。

第６図は、第１図のトリガ同期回路(28)の例を示すブロ
ック図である。このトリガ同期回路(28)は、第１図の被
トリガ装置(10)へのトリガ信号を発生するために、Ｄ型
フリップ・フロップ(60)，(62)、透明な（入力信号をそ
のまま出力端に伝える）ラッチ(61)、スイッチ(74)及び
駆動増幅器(64)を具えている。第１図のPLD(26)からのT
RG信号は透明ラッチ(61)のＤ入力端を駆動し、一方、第
１図の制御器(34)からの制御線(39)のプログラム＊信号
は、ラッチ(61)のＧ入力端を制御する。透明ラッチ(61)
は、Ｇ入力が高のときＤ入力端のTRG信号の状態をＱ出
力端に転送し、Ｇ入力端が低になるとＱ出力端の状態を
凍結する。したがって、システムの再プログラム動作期
間中プログラム＊信号が出力されないと、TRG信号はラ
ッチ(61)のＱ出力に全く影響しないのでトリガ信号の状
態が固定される。制御器(34)からの非同期信号はスイッ
チ(74)の切替え状態を制御し、スイッチ(74)の切替制御
入力として供給される非同期信号が制御線(37)に出力さ
れると、スイッチ(74)はラッチ(61)のＱ出力端を増幅器
(64)の入力端に接続する。よって、第１図の被トリガ装
置(10)が非同期で動作するものである場合、非同期線(3
7)に出力が現われ、ラッチ(61)のＱ出力端に現われたTR
G信号は、直ちに増幅器(64)の入力端に送られ増幅器(6
4)のトリガ信号出力を開始させる。

ラッチ(61)のＱ出力端をフリップ・フロップ(60)の反転
リセット入力端Ｒに接続し、ラッチ(60)のＤ入力端を論
理「１」のレベル源に接ぎ、ラッチ(60)のＴ（クロッ
ク）入力端を被トリガ装置(10)からのCLK信号により制
御する。フリップ・フロップ(60)のＱ出力はフリップ・
フロップ(62)のＤ入力を駆動し、一方、被トリガ装置(1
0)からのCLK信号はフリップ・フロップ(62)のＴ入力端
を制御する。制御線(37)の非同期信号が出力されず、第
１図の被トリガ装置(10)が同期して動作するものである
とき、スイッチ(74)はフリップ・フロップ(62)のＱ出力
端を増幅器(64)の入力端に接続する。

増幅器(64)のトリガ信号出力が低になると、このトリガ
信号は被トリガ装置をトリガしようとする。トリガの同
期モードにおいて、PLD(26)からのTRG信号が高である
間、フリップ・フロップ(60)及び(62)のＱ出力を高に維
持し、スイッチ(74)の出力を高に維持し、トリガ信号を
高に維持する。PLD(26)からのTRG信号が低になって、PL
D(26)が装置(10)をトリガすべきであると判断したこと
を示すと、フリップ・フロップ(60)は直ちにリセット
し、そのＱ出力を低にする。フリップ・フロップ(62)
は、装置(10)からのCLKパルスの次の立上がり縁でリセ
ットし、そのＱ出力及びスイッチ(74)の出力を低にし
て、増幅器(64)に被トリガ装置(10)に作用する低のトリ
ガ信号を発生させる。フリップ・フロップ(60)のリセッ
ト入力端Ｒに供給されるPLD(26)からのTRG信号が低に維
持される間、トリガ同期回路(28)は、被トリガ装置(10)
への低トリガ信号を発生し続ける。PLD(26)からのTRG信
号が高状態に戻った後の次のCLKパルスの立上がり縁
で、フリップ・フロップ(60)はセットする。そして、次
のCLKパルスの立上がり縁でフリップ・フロップ(62)が
セットし、フリップ・フロップ(62)のＱ出力が高にな
り、スイッチ(74)の出力が高になるので、駆動増幅器(6
4)が発生するトリガ信号はオフ（高）になる。したがっ
て、トリガ同期回路(28)は、ライン(37)の非同期信号が
低に維持されるとき、この被トリガ装置(10)へのトリガ
信号の開始及び終了を被トリガ装置(10)からのCLKパル
スに同期させる。

本発明の事象配分・結合装置は、後述のようにプログラ
マブル論理の３つのレベル（段階）を有する。これらの
レベルは、事象検出器(14)が検出する予め選択した事象
の組合せにより物理的に分離したコンポーネント・モジ
ュールに取付けた被トリガ装置(10)の選択した組合せを
トリガするので、モジュール間の結線を減らすことがで
きる。プログラマブル論理の各レベルは、複数の２進入
力を受けて単一の２進出力を発生し、この出力の状態が
入力状態の任意所望の組合せで決まるように設計する。
一般に、プログラマブル論理の各レベルは、第１グルー
プのイネーブル回路に等価なものと、ナンド又はアンド
・ゲートと、付加的なイネーブル回路とを含む。第１グ
ループの各イネーブル回路は、１つの入力信号を受け、
入力信号と同一もしくは反転した論理レベルとなるか又
は入力信号の状態に関係なく連続的に高又は低に維持さ
れるようにプログラムできる出力信号を発生する。第１
グループの出力をナンド（又はアンド）ゲートと結合
し、このナンド（又はアンド）ゲートの出力を付加的イ
ネーブル回路に入力として供給する。この付加的イネー
ブル回路は、単一ビットの出力を発生する。この配置に
より、入力信号の任意所望のパターンでどちらかの状態
の単一出力信号を発生できる。

第７図は、本発明によるプログラム能力のレベルを示す
ブロック図である。プログラム能力の第１レベル（レベ
ル１）は、イネーブル回路(22)に結合した各モジュール
内の各PLD(18)により構成されている。各PLD(18)は、１
組６個のイネーブル回路(21)を１４組含んでおり、１組
ずつIFBの各ラインに対応している。第７図に、バス・
ラインIFB０に対応した１組を示す。イネーブル回路(2
1)の各組は、事象検出器(14)から６つまでの事象指示入
力を受け、イネーブル回路(21)の６つの出力をナンド・
ゲート(44)に入力として供給する。ナンド・ゲート(44)
の出力をイネーブル回路(22)の入力端に供給し、このイ
ネーブル回路(22)はIFB０を制御する信号出力を発生す
る。よって、プログラム能力の第１レベルは、入力事象
指示信号状態の任意所望の組合せに応じてIFBの各ライ
ンを高又は低に駆動でき、また入力事象の状態に関係な
く連続的に高又は低に駆動できる。

便宜上、プログラム能力の第２レベルの説明は、プログ
ラマブル論理の第３レベルの説明の後に行なう。プログ
ラム能力の第３レベル（レベル３）は、システムにおけ
る全PLD(26)によって与えられる。PLD(26)の各々は、ラ
インIFB０〜13の１つより入力を受ける１４個１組のイ
ネーブル回路(23)と、これらイネーブル回路(23)の出力
を受けるナンド・ゲート(45)と、ナンド・ゲート(45)の
出力を受け、TRG信号を発生するXNORゲート(25)とを含
む。また、破線で示すように、他のナンド・ゲート(47)
をナンド・ゲート(45)の出力端とXNORゲート(25)の入力
端間に挿入してナンド・ゲート(47)及びXNORゲート(25)
が完全なイネーブル回路を構成するようにし、ナンド・
ゲート(45)の出力をイネーブル制御するようにしてもよ
い。適切な位置に設けたナンド・ゲート(47)により、PL
D(26)は、ラインIFB０〜13の状態の任意の組合せで決ま
る状態のTRG信号を発生したり、又は（ナンド・ゲート
(47)へのイネーブル信号を低に維持して）IFBラインの
状態に関係なく連続的に高又は低の状態のTRG信号を発
生したりすることができる。しかし、これは、イネーブ
ル回路(23)へのすべてのイネーブル信号入力を出力しな
い場合に行なえることである。したがって、第４図の好
適な例では、実用性を損なうことなく、ナンド・ゲート
(47)をPLD(26)から省略している。

プログラム能力の第２レベル（レベル２）は、レベル１
の全出力を入力とし、レベル３の全入力を出力として発
生するものである。レベル２の各出力は、幾つかのレベ
ル１出力の選択した組合せにより決定される状態であっ
たり、又は連続的に高又は低に維持されたりする。或い
は、各々が１つのモジュール(30)の１つのイネーブル回
路(22)の出力を受ける１組のイネーブル回路(84)により
レベル２のプログラム能力を与えてもよい。イネーブル
回路(84)の出力をアンド・ゲート(88)の入力端に与え、
このアンド・ゲート(88)の出力端をイネーブル回路(90)
の入力端に接続する。イネーブル回路(90)の出力は、IF
Bラインの１つ（この例の場合IFB0）を駆動する。よっ
て、プログラム能力の第２レベルは、モジュール(30)か
らのレベル１出力状態の任意の組合せに応じてIFBライ
ンの任意の１つの状態を設定したり、又はモジュール(3
0)の出力状態に関係なくIFBラインを連続的に高又は低
に設定したりすることができる。しかし、各イネーブル
回路(22)はイネーブル回路(84)と直列に接続されている
ので、イネーブル回路(84)をバイパスしてもプログラム
の柔軟性は損われない。それは、直列のイネーブル回路
(22)及び(84)により発生できるナンド・ゲート(44)の出
力に応じて、アンド・ゲート(88)への任意所望の入力を
発生するようにイネーブル回路(22)をプログラムできる
からである。同様な理由により、イネーブル回路(90)は
イネーブル回路(23)と直列なので、プログラムの柔軟性
を損うことなくイネーブル回路(90)を除去できる。第１
図の好適な実施例では、またアンド・ゲート(88)を除去
している。これは、イネーブル回路(22)のオープン・コ
レクタ出力端を直接IFBに接続して、これらの出力の
「ハードワイヤード」（固定結線による）アンドを設け
ることができるからである。よって、レベル２のプログ
ラム能力は第１図の実施例においても存在しトリガ信号
に関係する事象において付加的な柔軟性を与えるもので
あるが、本発明の好適な実施例では、イネーブル回路(2
2)及び(23)のプログラミングにおいてイネーブル回路(8
4)及び(90)をなくし、IFBバス・ラインへのイネーブル
回路(22)の出力をハードワイヤーのアンドとすることに
より、付加的なハードウエアを用いずにプログラム能力
の第２レベルを与えている。

上記プログラマブル論理の３つのレベルにより、一般に
IFB(24)のライン数で決まる限度内で、事象の多くの可
能な組合せの発生に応じて多くの被トリガ装置(10)を独
立にトリガするように、柔軟性をもって装置をプログラ
ムすることができる。IFB(24)のライン数が増えると、I
FB(24)が同時に転送できる独立の識別可能なビット・パ
ターンの数も増え、より多くの装置を同時に独立してト
リガできる。

本発明の他の実施例においては、独立したイネーブル回
路を介して各事象同期回路(16)の出力をIFBに結合する
ことにより、レベル１を省略してもよいことに留意され
たい。同様に、IFB(24)の選択したラインを直接トリガ
同期回路(28)の入力端に接続して、レベル３を省略して
もよい。いずれの場合も、事象検出器(14)からの信号の
任意の組合せで、被トリガ装置(10)をトリガできる。し
かし、レベル１及び３のプログラミングを含めることに
より、IFB(24)の使用効率が高まると共に、多くの独立
した事象組合せの発生により同時にトリガできるという
本装置の柔軟性が高まる。

よって、本発明の事象配分・結合装置は、事象及びトリ
ガ信号を同期させるほか、比較的小さなインタフェース
・バスを介してモジュールを相互接続すると共にインタ
フェース・バスが伝送するトリガデータを効果的にエン
コード及びデコードするプログラム能力の３つのレベル
を設けることにより、独立したコンポーネント・モジュ
ールに取付けた事象検出器及び被トリガ装置を相互接続
するのに必要な配線量を最少にすることができる。本発
明の好適な実施例では、独立した装置モジュールを共通
メインフレームに取付け、モジュールを相互接続する背
面結線としてIFBを設ける。独立した装置モジュールを
相互接続するのに使用できるIFB(24)の最大長は高周波
動作が要求される場合に制限を受けるので、通常、多フ
レーム装置の各メインフレーム内に独立したインタフェ
ース・バスを含む独立した事象配分・結合装置を設け、
各メインフレームからの１組のトリガ信号出力を他のメ
インフレームへの事象信号入力として与えるようにする
のがよい。単方向性トリガ信号は、双方向性IFBバス信
号よりも長距離伝送が容易である。また、メインフレー
ムの各トリガ信号出力は、メインフレームへの事象入力
の任意の選択した組合せを表わしうるので、メインフレ
ーム内でIFBバスをエンコードしてモジュール間でトリ
ガ情報を効率的に転送するのとほぼ同じ方法で、他のメ
インフレームに伝送した１群のトリガ信号をエンコード
してメインフレーム間でトリガ情報を効率的に伝送する
こともできる。よって、本発明は、単一のメインフレー
ム内のモジュール間と同様に、メインフレーム間で事象
情報を効率的に通信する場合にも容易に適用できるもの
である。

以上、本発明の好適な実施例を図示して説明したが、本
発明の要旨を逸脱することなく種々の変形・変更が可能
である。例えば、上述の実施例では１４本のラインのIF
B(24)を使用したが、異なる数のIFBラインを使用しても
よい。同様に、６個をグループとする各PLD(18)に事象
信号を供給したが、他のグループ数も可能である。

〔発明の効果〕

上述の如く本発明によれば、各モジュールにそれぞれ設
けたエンコード手段及びデコード手段間の相互接続に必
要な配線量が減り、また、エンコード手段及びデコード
手段が共にプログラム可能なので、トリガ信号を発生す
る際の事象の組合せを容易に制御することができる。更
に、本発明によれば、事象及びトリガの同期が容易にな
り、高速動作が可能となる。

【図面の簡単な説明】

第１図は本発明の好適な実施例を示すブロック図、第２
図は第１図のイネーブル回路の例を示すブロック図、第
３図は第１図のプログラマブル論理装置（エンコード手
段）の例を示すブロック図、第４図は第１図のプログラ
マブル論理装置（デコード手段）の例を示すブロック
図、第５図は第１図の事象同期回路の例を示すブロック
図、第６図は第１図のトリガ同期回路の例を示すブロッ
ク図、第７図は本発明のプログラム能力のレベルを示す
ブロック図である。 図において、(14)は事象検出手段、(24)は複数の導体、
(30)はエンコード手段、(32)はデコード手段である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリ・ディ・ハリス アメリカ合衆国 オレゴン州 97124 ヒ ルスボロ ノースイースト バーバリー・ ドライブ 1649 アパートメント ９ (72)発明者 ミシェール・ディ・ヘンリ アメリカ合衆国 オレゴン州 97210 ポ ートランド ノースウエスト サビア 2584 (72)発明者 フランシス・デビィド・コールメイヤー アメリカ合衆国 オレゴン州 97229 ポ ートランド ノースウエスト ワンハンド レッドアンドサーティセブンス 280 (56)参考文献 特開 昭56−111932（ＪＰ，Ａ) 特開 昭60−111920（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】１組の事象に応答して各信号が各事象の発
   生を示す１組の２進事象指示信号を発生する事象検出手
   段と、 上記１組の２進事象指示信号をエンコードして各信号が
   上記事象指示信号の所定の論理結合を示す１組の並列事
   象コード信号を発生するプログラム可能なエンコード手
   段と、 上記１組の並列事象コード信号を伝送する複数の導体
   と、 これら複数の導体からの上記１組の並列事象コード信号
   の所定のパターン状態を検出してトリガ信号を発生する
   プログラム可能なデコード手段とを具えた事象配分・結
   合装置。