JPH0619651B2 - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPH0619651B2 JPH0619651B2 JP59127426A JP12742684A JPH0619651B2 JP H0619651 B2 JPH0619651 B2 JP H0619651B2 JP 59127426 A JP59127426 A JP 59127426A JP 12742684 A JP12742684 A JP 12742684A JP H0619651 B2 JPH0619651 B2 JP H0619651B2
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- JP
- Japan
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- output
- program
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- section
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1169—Activating output if input changes, transition input and output not yet on
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はストアドプログラム式シーケンス制御装置に係
り、特に条件制御と順序制御が混在するシステムの制御
に好適なシーケンス制御装置に関する。
り、特に条件制御と順序制御が混在するシステムの制御
に好適なシーケンス制御装置に関する。
従来のストアドプログラム式シーケンス制御装置のシス
テム構成を第５図に示す。
テム構成を第５図に示す。
図中、１は外部入力信号源である接点群、２は接点群１
からの外部入力信号を受ける入力部、３は論理判定部で
ある中央演算処理ユニツト（以下ＣＰＵと称する）、４
はシーケンスプログラム記憶部であるユーザＲＡＭ、５
はシーケンスプログラムの処理手順およびプログラム手
順を記憶したシステムＲＯＭ、６はＣＰＵ３の出力処理
の結果を外部に出力する出力部、７はプログラム部で、
シーケンス命令をプログラムとしてユーザＲＡＭ４に記
憶させるための命令書込手段である。CPU３はユーザＲ
ＡＭ４からシーケンスプログラムを順次呼び出し、入力
部２を通して読み込まれた入力信号００、０１，………
ｍが当該プログラムで設定した論理状態を満足したか否
かの判定を行ない、出力処理の結果は出力部６の出力５
０，５１，………ｎとして外部機器に与えられる。
からの外部入力信号を受ける入力部、３は論理判定部で
ある中央演算処理ユニツト（以下ＣＰＵと称する）、４
はシーケンスプログラム記憶部であるユーザＲＡＭ、５
はシーケンスプログラムの処理手順およびプログラム手
順を記憶したシステムＲＯＭ、６はＣＰＵ３の出力処理
の結果を外部に出力する出力部、７はプログラム部で、
シーケンス命令をプログラムとしてユーザＲＡＭ４に記
憶させるための命令書込手段である。CPU３はユーザＲ
ＡＭ４からシーケンスプログラムを順次呼び出し、入力
部２を通して読み込まれた入力信号００、０１，………
ｍが当該プログラムで設定した論理状態を満足したか否
かの判定を行ない、出力処理の結果は出力部６の出力５
０，５１，………ｎとして外部機器に与えられる。
このようなシーケンス制御装置の命令処理方式には大別
して次の２つがある。その１つは条件制御式とよばれる
もので、第６図に示すようにシーケンスプログラムの各
サイクルごとに外部入力信号のスキヤンニングをして、
外部入力信号が当該プログラムで設定した論理状態を満
足すれば特定の出力処理を行ない、満足しなければ出力
処理を行なわずに次にステツプへ進むといつたサイクリ
ツク処理であるため、複雑なランダムロジツクの条件制
御に適している。
して次の２つがある。その１つは条件制御式とよばれる
もので、第６図に示すようにシーケンスプログラムの各
サイクルごとに外部入力信号のスキヤンニングをして、
外部入力信号が当該プログラムで設定した論理状態を満
足すれば特定の出力処理を行ない、満足しなければ出力
処理を行なわずに次にステツプへ進むといつたサイクリ
ツク処理であるため、複雑なランダムロジツクの条件制
御に適している。
他の１つは順序制御式とよればれるので、第７図に示す
ようにある工程（ステツプ）が終了するまで特定の出力
状態を保持し、その工程が終了すると次の工程へ進むと
いつた工程歩進形の処理を行なう。
ようにある工程（ステツプ）が終了するまで特定の出力
状態を保持し、その工程が終了すると次の工程へ進むと
いつた工程歩進形の処理を行なう。
順序制御の具体例を第８図のフローチヤートにより説明
すると、初期状態としてはステツプａの状態にあり、入
力信号００がＯＮになるとステツプａからステツプｂへ
進み、出力５０をＯＮにする。さらに入力信号０１がＯ
Ｎになるとステツプｂからステツプｃへ進み、出力５０
をＯＦＦにし、出力５１をＯＮにするというように、ス
テツプの終了を確認する信号によりつぎつぎにステツプ
を進めるものである。このような制御には前述した順序
制御式のシーケンス制御装置が適しており、第９図に示
すようなシーケンスプログラムによつて実現できる。
すると、初期状態としてはステツプａの状態にあり、入
力信号００がＯＮになるとステツプａからステツプｂへ
進み、出力５０をＯＮにする。さらに入力信号０１がＯ
Ｎになるとステツプｂからステツプｃへ進み、出力５０
をＯＦＦにし、出力５１をＯＮにするというように、ス
テツプの終了を確認する信号によりつぎつぎにステツプ
を進めるものである。このような制御には前述した順序
制御式のシーケンス制御装置が適しており、第９図に示
すようなシーケンスプログラムによつて実現できる。
順序制御式のシーケンス制御装置は常に工程を遷移させ
る歩進条件のみを監視する方式であるため、工程（ステ
ツプ）間のインタロツクが不要で動作フローに合わせて
プログラムが簡単に組めるという利点がある反面、並列
処理が困難であり、非常停止の割込処理には非常停止条
件を検出する特別な外部回路を要する等の欠点があつ
た。
る歩進条件のみを監視する方式であるため、工程（ステ
ツプ）間のインタロツクが不要で動作フローに合わせて
プログラムが簡単に組めるという利点がある反面、並列
処理が困難であり、非常停止の割込処理には非常停止条
件を検出する特別な外部回路を要する等の欠点があつ
た。
一方、第８図のような順序制御の動作フローは前述した
条件制御式のシーケンス制御装置でも実現でき、そのシ
ーケンスプログラムはラダー図で表わせば第１０図のよ
うになる。
条件制御式のシーケンス制御装置でも実現でき、そのシ
ーケンスプログラムはラダー図で表わせば第１０図のよ
うになる。
条件制御式の場合、サイクリツク処理であるため、並列
処理や非常停止時の割込処理は容易である。しかし、第
５図に示す従来のシーケンス制御装置のシステム構成で
は、出力部６はＣＰＵ３から出力情報を受けている間だ
けしか出力状態にないため、順序制御に適用した場合、
歩進条件が成立するまで出力状態を保持させるためには
内部処理による自己保持機能を持たせることが必要で、
これに伴い第１０図に示すような内部出力２００〜２１
０を用いたステツプ間のインタロツクが必要となり、プ
ログラムが複雑になるという欠点があつた。
処理や非常停止時の割込処理は容易である。しかし、第
５図に示す従来のシーケンス制御装置のシステム構成で
は、出力部６はＣＰＵ３から出力情報を受けている間だ
けしか出力状態にないため、順序制御に適用した場合、
歩進条件が成立するまで出力状態を保持させるためには
内部処理による自己保持機能を持たせることが必要で、
これに伴い第１０図に示すような内部出力２００〜２１
０を用いたステツプ間のインタロツクが必要となり、プ
ログラムが複雑になるという欠点があつた。
本発明の目的は、条件制御と順序制御に共用でき、順序
制御に適用した場合、ステツプ間の複雑なインタロツク
を要せずに簡単にプログラミングができるシーケンス制
御装置を提供することにある。
制御に適用した場合、ステツプ間の複雑なインタロツク
を要せずに簡単にプログラミングができるシーケンス制
御装置を提供することにある。
本発明は、複数の外部入力信号源が接続されてこれらの
外部入力信号源からの外部入力信号を受ける入力部と、
シーケンス命令を含むプログラムを記憶する記憶部と、
入力部および記憶部に接続されて記憶部からプログラム
を呼び出し処理する動作を周期的に繰り返し、外部入力
信号がプログラムで設定した論理状態を満足したとき特
定の出力処理を行なう論理判定部と、この論理判定部に
接続されてシーケンスプログラムの処理手順およびプロ
グラム手順を記憶するシステムＲＯＭと、論理判定部に
接続されて出力データとアドレス信号が供給され論理判
定部の出力処理の結果を外部に出力する複数の出力端子
を有する出力部とを備え条件制御と順序制御が混在する
システムの制御を行なうシーケンス制御装置において、 記憶部に順序制御時に順序制御の歩進条件が成立するま
で出力部の出力状態を保持させる特定命令を記憶させる
命令書込手段と、 論理判定部と出力部間に介在して出力部の各出力にそれ
ぞれ対応して設けられその入力の一方が論理判定部に接
続されて条件制御時に出力データが供給されるとともに
その出力が出力部に接続された複数の２入力論理和回路
と、 出力部の各出力にそれぞれ対応して設けられ論理判定部
からセット信号とリセット信号とアドレス信号が供給さ
れてその出力が対応する２入力論理回路の他方の入力に
接続された複数のラッチ回路とを備え、 論理判定部は特定命令の処理時に、プログラムの歩進条
件が成立したときそれに対応したラッチ回路をセットす
るとともに次の歩進条件の成立時にラッチ回路をリセッ
トし、 ラッチ回路に対応した出力部は順序制御時にラッチ回路
の出力が供給されてプログラムの歩進条件が成立したと
きその出力状態を次の歩進条件が成立するまで保持する
とともに次の歩進条件の成立時に前の出力の状態の保持
を解除するよう構成されたことを特徴とするものであ
る。
外部入力信号源からの外部入力信号を受ける入力部と、
シーケンス命令を含むプログラムを記憶する記憶部と、
入力部および記憶部に接続されて記憶部からプログラム
を呼び出し処理する動作を周期的に繰り返し、外部入力
信号がプログラムで設定した論理状態を満足したとき特
定の出力処理を行なう論理判定部と、この論理判定部に
接続されてシーケンスプログラムの処理手順およびプロ
グラム手順を記憶するシステムＲＯＭと、論理判定部に
接続されて出力データとアドレス信号が供給され論理判
定部の出力処理の結果を外部に出力する複数の出力端子
を有する出力部とを備え条件制御と順序制御が混在する
システムの制御を行なうシーケンス制御装置において、 記憶部に順序制御時に順序制御の歩進条件が成立するま
で出力部の出力状態を保持させる特定命令を記憶させる
命令書込手段と、 論理判定部と出力部間に介在して出力部の各出力にそれ
ぞれ対応して設けられその入力の一方が論理判定部に接
続されて条件制御時に出力データが供給されるとともに
その出力が出力部に接続された複数の２入力論理和回路
と、 出力部の各出力にそれぞれ対応して設けられ論理判定部
からセット信号とリセット信号とアドレス信号が供給さ
れてその出力が対応する２入力論理回路の他方の入力に
接続された複数のラッチ回路とを備え、 論理判定部は特定命令の処理時に、プログラムの歩進条
件が成立したときそれに対応したラッチ回路をセットす
るとともに次の歩進条件の成立時にラッチ回路をリセッ
トし、 ラッチ回路に対応した出力部は順序制御時にラッチ回路
の出力が供給されてプログラムの歩進条件が成立したと
きその出力状態を次の歩進条件が成立するまで保持する
とともに次の歩進条件の成立時に前の出力の状態の保持
を解除するよう構成されたことを特徴とするものであ
る。
以下、本発明の一実施例を第１〜４図により説明する。
第１図は本実施例をシステム構成を示す図で、外部入力
信号源である接点群１に接続された入力部２、論理判定
部であるＣＰＵ３、シーケンスプログラム記憶部である
ユーザＲＡＭ４、シーケンスプログラムの処理手順およ
びプログラム手順を記憶したシステムＲＯＭ５、ＣＰＵ
３の出力処理の結果を外部に出力する出力部６、および
命令書込手段であるプログラム部７からなる基本的構成
については第５図と同一であり、ＣＰＵ３はシステムＲ
ＯＭ５に記憶された処理手順に従つて、ユーザＲＡＭ４
からプログラムを呼び出し処理する動作を周期的に繰り
返し、入力部２を通して読み込まれた外部入力信号が当
該プログラムで設定した論理状態を満足したとき特定の
出力処理を行なう。すなわち、命令処理方式としては従
来の条件制御式のシーケンス制御装置と同様なサイクリ
ツク処理である。
信号源である接点群１に接続された入力部２、論理判定
部であるＣＰＵ３、シーケンスプログラム記憶部である
ユーザＲＡＭ４、シーケンスプログラムの処理手順およ
びプログラム手順を記憶したシステムＲＯＭ５、ＣＰＵ
３の出力処理の結果を外部に出力する出力部６、および
命令書込手段であるプログラム部７からなる基本的構成
については第５図と同一であり、ＣＰＵ３はシステムＲ
ＯＭ５に記憶された処理手順に従つて、ユーザＲＡＭ４
からプログラムを呼び出し処理する動作を周期的に繰り
返し、入力部２を通して読み込まれた外部入力信号が当
該プログラムで設定した論理状態を満足したとき特定の
出力処理を行なう。すなわち、命令処理方式としては従
来の条件制御式のシーケンス制御装置と同様なサイクリ
ツク処理である。
本実施例の従来例と異なる点は、順序制御の歩進条件が
成立するまで出力部６の出力状態を保持する手段として
出力部６の各出力５０，５１，…ｎにそれぞれ対応した
ラツチ回路８−１，８−２，………８−ｎを設けたこと
にある。これらラツチ回路に対しＣＰＵ３からは順序制
御プログラムの出力処理の結果としてセツト信号１０、
リセツト信号１１、およびアドレス信号１２が送出さ
れ、図示しないアドレスデコーダにより選択されたラツ
チ回路がセツトまたはリセツトされるようになつてる。
ラツチ回路８−１，８−２，………８−ｎの出力信号は
ＯＲ回路９−１，９−２，……９−ｎを介して出力部６
へ送られ、それぞれに対応した出力５０，５１，………
ｎをＯＮ，ＯＦＦさせる。
成立するまで出力部６の出力状態を保持する手段として
出力部６の各出力５０，５１，…ｎにそれぞれ対応した
ラツチ回路８−１，８−２，………８−ｎを設けたこと
にある。これらラツチ回路に対しＣＰＵ３からは順序制
御プログラムの出力処理の結果としてセツト信号１０、
リセツト信号１１、およびアドレス信号１２が送出さ
れ、図示しないアドレスデコーダにより選択されたラツ
チ回路がセツトまたはリセツトされるようになつてる。
ラツチ回路８−１，８−２，………８−ｎの出力信号は
ＯＲ回路９−１，９−２，……９−ｎを介して出力部６
へ送られ、それぞれに対応した出力５０，５１，………
ｎをＯＮ，ＯＦＦさせる。
一方、条件制御プログラムの出力処理の結果は出力デー
タ１３、アドレス信号１４としてＣＰＵ３から送出さ
れ、出力データ１３はＯＲ回路９−１，９−２，………
９−ｎを経由して出力部６へ入り、図示しないアドレス
デコーダにより選択された出力５０，５１，………ｎを
ＯＮ，ＯＦＦさせる。
タ１３、アドレス信号１４としてＣＰＵ３から送出さ
れ、出力データ１３はＯＲ回路９−１，９−２，………
９−ｎを経由して出力部６へ入り、図示しないアドレス
デコーダにより選択された出力５０，５１，………ｎを
ＯＮ，ＯＦＦさせる。
次に第２，３図に示すプログラム例について動作を説明
する。
する。
第２図(a)は条件制御のプログラム例を示すラダー図、
(b)は入出力のタイムチヤートであり、同図(a)のプログ
ラムをプログラム部７によりユーザＲＡＭ４に記憶させ
運転するときは、ＣＰＵ３は従来例と同様に処理し、入
力信号００がＯＮのとき出力５０をＯＮさせ、入力信号
００がＯＦＦのとき出力５０をＯＦＦさせる。同様に入
力信号０１のＯＮ，ＯＦＦに伴い出力５１をＯＮ，ＯＦ
Ｆさせる。
(b)は入出力のタイムチヤートであり、同図(a)のプログ
ラムをプログラム部７によりユーザＲＡＭ４に記憶させ
運転するときは、ＣＰＵ３は従来例と同様に処理し、入
力信号００がＯＮのとき出力５０をＯＮさせ、入力信号
００がＯＦＦのとき出力５０をＯＦＦさせる。同様に入
力信号０１のＯＮ，ＯＦＦに伴い出力５１をＯＮ，ＯＦ
Ｆさせる。
第３図(a)は順序制御のプログラム例を示すラダー図、
(b)は入出力のタイムチヤートである。同図(a)のＦＵＮ
１，ＦＵＮ２は順序制御専用の特定命令（出力状態保持
命令）で、他のシーケンス命令と同様にプログラム部７
によりユーザＲＡＭ４に記憶されるものである。
(b)は入出力のタイムチヤートである。同図(a)のＦＵＮ
１，ＦＵＮ２は順序制御専用の特定命令（出力状態保持
命令）で、他のシーケンス命令と同様にプログラム部７
によりユーザＲＡＭ４に記憶されるものである。
第３図(a)のプログラムをユーザＲＡＭ４に記憶させ運
転すると、ユーザＲＡＭ４から特定命令ＦＵＮ１が呼び
出されたとき、ＣＰＵ３は入力信号００の状態により歩
進条件が成立したか否かを判定し、入力信号００がＯＦ
Ｆであれば何も処理しないが、ＯＮであればラツチ回路
８−１に対してセツト信号を出し、出力５０をＯＮさせ
る。入力信号００がＯＦＦになつてもＣＰＵ３は何も処
理しないため、ラツチ回路８−１はセツトされたままで
あり、出力５０はＯＮ状態に保持される。
転すると、ユーザＲＡＭ４から特定命令ＦＵＮ１が呼び
出されたとき、ＣＰＵ３は入力信号００の状態により歩
進条件が成立したか否かを判定し、入力信号００がＯＦ
Ｆであれば何も処理しないが、ＯＮであればラツチ回路
８−１に対してセツト信号を出し、出力５０をＯＮさせ
る。入力信号００がＯＦＦになつてもＣＰＵ３は何も処
理しないため、ラツチ回路８−１はセツトされたままで
あり、出力５０はＯＮ状態に保持される。
次に特定命令ＦＵＮ２が呼び出されると、CPU３は入力
信号０１の状態により次の歩進条件が成立したか否かを
判定し、入力信号０１がＯＮであればラツチ回路８−２
にセツト信号を出し、ラツチ回路８−１にはリセツト信
号を出す。これにより出力５１がＯＮし、出力５１はＯ
ＦＦする。
信号０１の状態により次の歩進条件が成立したか否かを
判定し、入力信号０１がＯＮであればラツチ回路８−２
にセツト信号を出し、ラツチ回路８−１にはリセツト信
号を出す。これにより出力５１がＯＮし、出力５１はＯ
ＦＦする。
したがつて、第８図の動作をさせるには第４図のように
プログラムを組めばよく、内部処理により出力状態を保
持させる必要がないため、第１０図のように複数なイン
タロツクを取らなくてすむ。また、サイクリック処理で
あるため、並列処理や非常停止の割込処理も容易に行な
うことができる。
プログラムを組めばよく、内部処理により出力状態を保
持させる必要がないため、第１０図のように複数なイン
タロツクを取らなくてすむ。また、サイクリック処理で
あるため、並列処理や非常停止の割込処理も容易に行な
うことができる。
本発明によれば、条件制御と順序制御に共用でき、順序
制御共にプログラミングの簡略化を図れるシーケンス制
御装置を得ることができる。
制御共にプログラミングの簡略化を図れるシーケンス制
御装置を得ることができる。
第１図は本発明の一実施例を示すシステム構成図、第２
図(a)，(b)は本実施例を条件制御に適用した場合のプロ
グラム例を示すラダー図および入出力のタイムチヤー
ト、第３図(a)，(b)は本実施例を順序制御に適用した場
合のプログラム例を示すラダー図および入出力のタイム
チヤート、第４図は本実施例を順序制御に適用した場合
の他のプログラム例を示すラダー図、第５図は従来のシ
ーケンス制御装置のシステム構成図、第６図は条件制御
の処理方式を示すフローチヤート、第７図は順序制御の
処理方式を示すフローチヤート、第８図は順序制御の動
作フローチヤート、第９図は順序制御式シーケンス制御
装置でのプログラム例を示す図表、第１０図は条件制御
式シーケンス制御装置でのプログラム例を示すラダー図
である。 ３：論理判定部、４：シーケンスプログラム記憶部、
６：出力部、７：命令書込手段、８−０，８−１，……
８−ｎ：ラツチ回路、ＦＵＮ１〜ＦＵＮ５：特定命令、
００，０１，……ｍ：外部入力信号、５０，５１，……
ｎ：出力
図(a)，(b)は本実施例を条件制御に適用した場合のプロ
グラム例を示すラダー図および入出力のタイムチヤー
ト、第３図(a)，(b)は本実施例を順序制御に適用した場
合のプログラム例を示すラダー図および入出力のタイム
チヤート、第４図は本実施例を順序制御に適用した場合
の他のプログラム例を示すラダー図、第５図は従来のシ
ーケンス制御装置のシステム構成図、第６図は条件制御
の処理方式を示すフローチヤート、第７図は順序制御の
処理方式を示すフローチヤート、第８図は順序制御の動
作フローチヤート、第９図は順序制御式シーケンス制御
装置でのプログラム例を示す図表、第１０図は条件制御
式シーケンス制御装置でのプログラム例を示すラダー図
である。 ３：論理判定部、４：シーケンスプログラム記憶部、
６：出力部、７：命令書込手段、８−０，８−１，……
８−ｎ：ラツチ回路、ＦＵＮ１〜ＦＵＮ５：特定命令、
００，０１，……ｍ：外部入力信号、５０，５１，……
ｎ：出力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−63607（ＪＰ，Ａ) 特開 昭56−74706（ＪＰ，Ａ) 特開 昭57−69308（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の外部入力信号源が接続されてこれら
の外部入力信号源からの外部入力信号を受ける入力部
と、シーケンス命令を含むプログラムを記憶する記憶部
と、上記入力部および上記記憶部に接続されて上記記憶
部から上記プログラムを呼び出し処理する動作を周期的
に繰り返し、外部入力信号が上記プログラムで設定した
論理状態を満足したとき特定の出力処理を行なう論理判
定部と、この論理判定部に接続されてシーケンスプログ
ラムの処理手順およびプログラム手順を記憶するシステ
ムＲＯＭと、上記論理判定部に接続されて出力データと
アドレス信号が供給され上記論理判定部の出力処理の結
果を外部に出力する複数の出力端子を有する出力部とを
備え条件制御と順序制御が混在するシステムの制御を行
なうシーケンス制御装置において、 上記記憶部に順序制御時に順序制御の歩進条件が成立す
るまで上記出力部の出力状態を保持させる特定命令を記
憶させる命令書込手段と、 上記論理判定部と上記出力部間に介在して上記出力部の
各出力にそれぞれ対応して設けられその入力の一方が上
記論理判定部に接続されて条件制御時に出力データが供
給されるとともにその出力が上記出力部に接続された複
数の２入力論理和回路と、 上記出力部の各出力にそれぞれ対応して設けられ上記論
理判定部からセット信号とリセット信号とアドレス信号
が供給されてその出力が対応する上記２入力論理和回路
の他方の入力に接続された複数のラッチ回路とを備え、 上記論理判定部は上記特定命令の処理時に、上記プログ
ラムの歩進条件が成立したときそれに対応した上記ラッ
チ回路をセットするとともに次の歩進条件の成立時に上
記ラッチ回路をリセットし、 上記ラッチ回路に対応した出力部は順序制御時に上記ラ
ッチ回路の出力が供給されて上記プログラムの歩進条件
が成立したときその出力状態を次の歩進条件が成立する
まで保持するとともに次の歩進条件の成立時に前の出力
状態の保持を解除するよう構成されたことを特徴とする
シーケンス制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127426A JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
| US06/743,148 US4752909A (en) | 1984-06-22 | 1985-06-10 | Sequence controller |
| DE8585107683T DE3579509D1 (de) | 1984-06-22 | 1985-06-21 | Sequenzsteuerung. |
| EP85107683A EP0166391B1 (en) | 1984-06-22 | 1985-06-21 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127426A JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617903A JPS617903A (ja) | 1986-01-14 |
| JPH0619651B2 true JPH0619651B2 (ja) | 1994-03-16 |
Family
ID=14959663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127426A Expired - Lifetime JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4752909A (ja) |
| EP (1) | EP0166391B1 (ja) |
| JP (1) | JPH0619651B2 (ja) |
| DE (1) | DE3579509D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1985
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- 1985-06-21 DE DE8585107683T patent/DE3579509D1/de not_active Expired - Lifetime
- 1985-06-21 EP EP85107683A patent/EP0166391B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166391A2 (en) | 1986-01-02 |
| DE3579509D1 (de) | 1990-10-11 |
| US4752909A (en) | 1988-06-21 |
| EP0166391B1 (en) | 1990-09-05 |
| EP0166391A3 (en) | 1987-08-05 |
| JPS617903A (ja) | 1986-01-14 |
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