JPH06162786A - フラッシュメモリを用いた情報処理装置 - Google Patents
フラッシュメモリを用いた情報処理装置Info
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- JPH06162786A JPH06162786A JP30847192A JP30847192A JPH06162786A JP H06162786 A JPH06162786 A JP H06162786A JP 30847192 A JP30847192 A JP 30847192A JP 30847192 A JP30847192 A JP 30847192A JP H06162786 A JPH06162786 A JP H06162786A
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Abstract
(57)【要約】
【目的】読み出しに比較して書き込みが低速なフラッシ
ュメモリを用いた半導体ディスク装置において、書き込
み処理を高速化し、該半導体ディスク装置の性能の向上
を図ること。 【構成】本発明は、フラッシュメモリ制御部２、ライト
バックキャッシュ４、複数個のフラッシュメモリ５、比
較器６、第２比較器７、データバス、アドレスバス、及
び標準バス１で構成する。 【効果】フラッシュメモリの保持データと入力データと
の比較器で、消去処理と書き込み処理を選択することに
より、書き込み回数と消去回数を最小限にする。従っ
て、フラッシュメモリの信頼性が向上し、また、書き込
みの高速化と、長寿命化ができる効果がある。
ュメモリを用いた半導体ディスク装置において、書き込
み処理を高速化し、該半導体ディスク装置の性能の向上
を図ること。 【構成】本発明は、フラッシュメモリ制御部２、ライト
バックキャッシュ４、複数個のフラッシュメモリ５、比
較器６、第２比較器７、データバス、アドレスバス、及
び標準バス１で構成する。 【効果】フラッシュメモリの保持データと入力データと
の比較器で、消去処理と書き込み処理を選択することに
より、書き込み回数と消去回数を最小限にする。従っ
て、フラッシュメモリの信頼性が向上し、また、書き込
みの高速化と、長寿命化ができる効果がある。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリを用い
た装置に関し、特にフラッシュメモリを用いた半導体デ
ィスク装置などにおける連続したデータの書き込み速度
と信頼性の向上に関する。
た装置に関し、特にフラッシュメモリを用いた半導体デ
ィスク装置などにおける連続したデータの書き込み速度
と信頼性の向上に関する。
【０００２】
【従来の技術】フラッシュメモリチップは、読みだし
は、ワード単位に行えるが、書き替えは、ビットの変化
によって、可能の場合と不可能の場合がある。本発明で
は、書き替え可能なビットの方向を１から０（例えば、
ＦＦｈ(11111111B)から５５ｈ(01010101B)）とし、０か
ら１の書き替え（例えば、５５ｈ(01010101B)から、Ｆ
Ｆｈ(11111111B)）は、不可能として説明する。
は、ワード単位に行えるが、書き替えは、ビットの変化
によって、可能の場合と不可能の場合がある。本発明で
は、書き替え可能なビットの方向を１から０（例えば、
ＦＦｈ(11111111B)から５５ｈ(01010101B)）とし、０か
ら１の書き替え（例えば、５５ｈ(01010101B)から、Ｆ
Ｆｈ(11111111B)）は、不可能として説明する。
【０００３】フラッシュメモリへのデータ書き込みは、
まず、既にあるデータを消去（全てのビットを１にす
る）してから新規データを書き込まなければならない。
消去は、チップ単位または複数ワード単位のブロック単
位のみ可能である。
まず、既にあるデータを消去（全てのビットを１にす
る）してから新規データを書き込まなければならない。
消去は、チップ単位または複数ワード単位のブロック単
位のみ可能である。
【０００４】従来のフラッシュメモリ書き込み回路で
は、フラッシュメモリに既に書かれている内容と、書き
込みデータの内容が一致する場合も、既にあるデータを
消去してから書き込み処理を行っていた。
は、フラッシュメモリに既に書かれている内容と、書き
込みデータの内容が一致する場合も、既にあるデータを
消去してから書き込み処理を行っていた。
【０００５】ＥＥＰＲＯＭでは、例えば、特開平０３−
２８３０９３号公報に示すように、保持データと入力デ
ータをバイト単位に比較し、同一の内容をデータを書こ
うとするとき自動的に書き込みを禁止する方法と、特開
平０３−０４９０９９号公報に示すように、保持データ
と入力データを比較し、消去サイクルのみあるいは、書
き込みサイクルのみを選択して実行する方法などがあ
る。
２８３０９３号公報に示すように、保持データと入力デ
ータをバイト単位に比較し、同一の内容をデータを書こ
うとするとき自動的に書き込みを禁止する方法と、特開
平０３−０４９０９９号公報に示すように、保持データ
と入力データを比較し、消去サイクルのみあるいは、書
き込みサイクルのみを選択して実行する方法などがあ
る。
【０００６】
【発明が解決しようとする課題】フラッシュメモリに既
に書かれている内容と、書き込みデータの内容が一致す
る場合も、書き込み処理を行うフラッシュメモリ書き込
み回路では、消去回数と書き込み回数が増え、書き込み
処理時間の増大、信頼性の低下、短寿命化を招いてい
た。
に書かれている内容と、書き込みデータの内容が一致す
る場合も、書き込み処理を行うフラッシュメモリ書き込
み回路では、消去回数と書き込み回数が増え、書き込み
処理時間の増大、信頼性の低下、短寿命化を招いてい
た。
【０００７】そこで、本発明では、フラッシュメモリへ
の書き込み処理を高速化するために、書き込みデータの
内容と、書き込みアドレスに対応するフラッシュメモリ
の内容を比較する比較器を設け、消去可能最小単位ごと
に、同一の内容を書こうとするときは、自動的に消去と
書き込みを禁止する。また、ビットを１から０にする書
き込みは、消去を禁止し、書き込みのみ行い、上記課題
を解決する。
の書き込み処理を高速化するために、書き込みデータの
内容と、書き込みアドレスに対応するフラッシュメモリ
の内容を比較する比較器を設け、消去可能最小単位ごと
に、同一の内容を書こうとするときは、自動的に消去と
書き込みを禁止する。また、ビットを１から０にする書
き込みは、消去を禁止し、書き込みのみ行い、上記課題
を解決する。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、以下の手段が考えられる。
め、以下の手段が考えられる。
【０００９】複数ビットを１ワードとして、ワード単位
に読み出し可能で、チップ単位または複数ワード単位
に、書き込み、電気的消去可能なフラッシュメモリを搭
載し、該フラッシュメモリに連続してデータを書き込み
を行う装置において、書き込み可能最小単位ごとに、書
き込みデータの内容と書き込みアドレスに対応する該フ
ラッシュメモリの内容を比較し、不一致の場合、該フラ
ッシュメモリの内容を消去する信号をオンとして出力す
る比較器と、ビットを０から１にする書き込みがある場
合は、該フラッシュメモリの内容を消去する信号をオン
として出力する比較器を備えた手段である。
に読み出し可能で、チップ単位または複数ワード単位
に、書き込み、電気的消去可能なフラッシュメモリを搭
載し、該フラッシュメモリに連続してデータを書き込み
を行う装置において、書き込み可能最小単位ごとに、書
き込みデータの内容と書き込みアドレスに対応する該フ
ラッシュメモリの内容を比較し、不一致の場合、該フラ
ッシュメモリの内容を消去する信号をオンとして出力す
る比較器と、ビットを０から１にする書き込みがある場
合は、該フラッシュメモリの内容を消去する信号をオン
として出力する比較器を備えた手段である。
【００１０】
【作用】本発明の構成例としては、例えば、フラッシュ
メモリ制御部と、ライトバックキャッシュと、複数個の
フラッシュメモリと、比較器からなる構成が考えられ、
これらは、電子デバイスにより構成できる。
メモリ制御部と、ライトバックキャッシュと、複数個の
フラッシュメモリと、比較器からなる構成が考えられ、
これらは、電子デバイスにより構成できる。
【００１１】以下、上記構成例に基づき、作用について
説明する。
説明する。
【００１２】システムからのフラッシュメモリに対して
の書き込み、読みだしを高速に行うため、書き込みデー
タを、一時、ライトバックキャッシュに保持する。通
常、システムからフラッシュメモリに対しての書き込
み、読み出しは、このライトバックキャッシュとシステ
ム間で行い、必要に応じて、ブロックごとにライトバッ
クキャッシュのデータを、フラッシュメモリにブロック
単位で書き込む。
の書き込み、読みだしを高速に行うため、書き込みデー
タを、一時、ライトバックキャッシュに保持する。通
常、システムからフラッシュメモリに対しての書き込
み、読み出しは、このライトバックキャッシュとシステ
ム間で行い、必要に応じて、ブロックごとにライトバッ
クキャッシュのデータを、フラッシュメモリにブロック
単位で書き込む。
【００１３】本発明では、この書き込み処理を高速にす
る。まず、フラッシュメモリ制御部による制御で、比較
器に、ライトバックキャッシュの内容と、書き込みアド
レスに対応するフラッシュメモリ内容を読みだす。比較
器は、これらのデータを比較し、不一致でビットを０か
ら１にする書き込みがある場合は、消去信号を出力す
る。
る。まず、フラッシュメモリ制御部による制御で、比較
器に、ライトバックキャッシュの内容と、書き込みアド
レスに対応するフラッシュメモリ内容を読みだす。比較
器は、これらのデータを比較し、不一致でビットを０か
ら１にする書き込みがある場合は、消去信号を出力す
る。
【００１４】かかる処理により、不一致で、さらにビッ
トを０から１にする書き込みがある場合は、消去及び書
き込みを行う。
トを０から１にする書き込みがある場合は、消去及び書
き込みを行う。
【００１５】不一致で、さらにビットを１から０にする
書き込みの場合は、消去を行わずに書き込み処理のみを
行う。
書き込みの場合は、消去を行わずに書き込み処理のみを
行う。
【００１６】フラッシュメモリに既に書かれている内容
と、書き込みデータの内容が一致する場合は、書き込み
処理を行わない。
と、書き込みデータの内容が一致する場合は、書き込み
処理を行わない。
【００１７】このように、書き込み回数の低減を図るこ
とが可能となり、書き込みの高速化と、長寿命化ができ
る。
とが可能となり、書き込みの高速化と、長寿命化ができ
る。
【００１８】
【実施例】本発明の第１の実施例を図１を参照して説明
する。
する。
【００１９】本実施例は、フラッシュメモリ制御部２、
ライトバックキャッシュ４、複数個のフラッシュメモリ
５、比較器６、データバス５０、アドレスバス５１、コ
ントロールバス５２及び標準バス１を有して構成され
る。
ライトバックキャッシュ４、複数個のフラッシュメモリ
５、比較器６、データバス５０、アドレスバス５１、コ
ントロールバス５２及び標準バス１を有して構成され
る。
【００２０】標準バス１は、本装置にパーソナルコンピ
ュータや、ワークステーションなどのシステムからのコ
マンドやデータを授受するためのバスである。
ュータや、ワークステーションなどのシステムからのコ
マンドやデータを授受するためのバスである。
【００２１】フラッシュメモリ制御部２は、本装置の構
成要素である、ライトバックキャッシュ４、フラッシュ
メモリ５、比較器６等を制御する手段であり、例えば、
マイクロプロセッサ等により構成される。
成要素である、ライトバックキャッシュ４、フラッシュ
メモリ５、比較器６等を制御する手段であり、例えば、
マイクロプロセッサ等により構成される。
【００２２】ライトバックキャッシュ４は、フラッシュ
メモリ５に対しての書き込み、読みだしを高速に行うた
め、標準バス１から転送された書き込みデータを、一
時、保持するキャッシュメモリであり、例えば、ＲＡＭ
等の半導体デバイスにより構成される。通常、システム
からフラッシュメモリ５に対しての書き込み、読み出し
は、このライトバックキャッシュ４とシステム間で行
い、必要に応じて、ブロック単位でライトバックキャッ
シュ４のデータをフラッシュメモリ５に書き込む。この
ライトバックキャッシュ４は、本装置内に限らずシステ
ム側にあるデータ記憶領域の一部を用いても良い。
メモリ５に対しての書き込み、読みだしを高速に行うた
め、標準バス１から転送された書き込みデータを、一
時、保持するキャッシュメモリであり、例えば、ＲＡＭ
等の半導体デバイスにより構成される。通常、システム
からフラッシュメモリ５に対しての書き込み、読み出し
は、このライトバックキャッシュ４とシステム間で行
い、必要に応じて、ブロック単位でライトバックキャッ
シュ４のデータをフラッシュメモリ５に書き込む。この
ライトバックキャッシュ４は、本装置内に限らずシステ
ム側にあるデータ記憶領域の一部を用いても良い。
【００２３】比較器６は、ライトバックキャッシュの内
容をブロック単位でフラッシュメモリに書き込むとき
に、ライトバックキャッシュ４の内容と、書き込みアド
レスに対応するフラッシュメモリ５の内容を比較し、不
一致の場合、消去信号５３を出力するものであり、例え
ば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバイス
にて構成される。
容をブロック単位でフラッシュメモリに書き込むとき
に、ライトバックキャッシュ４の内容と、書き込みアド
レスに対応するフラッシュメモリ５の内容を比較し、不
一致の場合、消去信号５３を出力するものであり、例え
ば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバイス
にて構成される。
【００２４】本実施例では、ライトバックキャッシュ４
に保持している書き込みデータを、ブロック単位でフラ
ッシュメモリ５に書き込む場合、まず、フラッシュメモ
リ制御部２は、１ワードごとにライトバックキャッシュ
４の内容とフラッシュメモリ５の内容を比較器６に読み
だす。比較器６は、ライトバックキャッシュ４の内容
と、書き込みアドレスに対応するフラッシュメモリ５の
内容を比較し、不一致の場合、消去信号５３を出力し、
フラッシュメモリ５の内容をこの１ワードデータを含む
消去可能最小単位で消去し、フラッシュメモリ制御部２
の制御で、この１ワードデータを含む消去可能最小単位
のライトバックキャッシュ４の内容の書き込みをデータ
バス５０、アドレスバス５１を用いて行う。
に保持している書き込みデータを、ブロック単位でフラ
ッシュメモリ５に書き込む場合、まず、フラッシュメモ
リ制御部２は、１ワードごとにライトバックキャッシュ
４の内容とフラッシュメモリ５の内容を比較器６に読み
だす。比較器６は、ライトバックキャッシュ４の内容
と、書き込みアドレスに対応するフラッシュメモリ５の
内容を比較し、不一致の場合、消去信号５３を出力し、
フラッシュメモリ５の内容をこの１ワードデータを含む
消去可能最小単位で消去し、フラッシュメモリ制御部２
の制御で、この１ワードデータを含む消去可能最小単位
のライトバックキャッシュ４の内容の書き込みをデータ
バス５０、アドレスバス５１を用いて行う。
【００２５】図２に、このフラッシュメモリ制御部２が
制御する書き込み動作の詳細をフローチャートで示す。
制御する書き込み動作の詳細をフローチャートで示す。
【００２６】まず、フラッシュメモリ制御部２は、ライ
トバックキャッシュ４内にフラッシュメモリ５に書き込
むブロックがあるかを調べ（図２ステップ２１）、ある
場合は、消去可能最小単位ごとに、書き込みの必要があ
るか否かを判断して、書き込みを行う。まず、書き込み
アドレスに対応するフラッシュメモリ５の内容とライト
バックキャッシュ４から、１ワードデータを読みだす
（ステップ２２）（ステップ２３）。比較器６は、書き
込みアドレスに対応するフラッシュメモリ５の内容とラ
イトバックキャッシュ４から読みだした１ワードデータ
が、一致しているか否かを判定する（ステップ２４）。
トバックキャッシュ４内にフラッシュメモリ５に書き込
むブロックがあるかを調べ（図２ステップ２１）、ある
場合は、消去可能最小単位ごとに、書き込みの必要があ
るか否かを判断して、書き込みを行う。まず、書き込み
アドレスに対応するフラッシュメモリ５の内容とライト
バックキャッシュ４から、１ワードデータを読みだす
（ステップ２２）（ステップ２３）。比較器６は、書き
込みアドレスに対応するフラッシュメモリ５の内容とラ
イトバックキャッシュ４から読みだした１ワードデータ
が、一致しているか否かを判定する（ステップ２４）。
【００２７】不一致の場合、比較器６は、消去信号５３
を出力し、フラッシュメモリ５をこの１ワードデータを
含む消去可能最小単位で、消去し（ステップ２５）、フ
ラッシュメモリ制御部２の制御で、ライトバックキャッ
シュ４内の、この１ワードデータを含むの消去可能最小
単位のライトデータを、フラッシュメモリ５に書き込む
（ステップ２６）。さらに、ライトバックキャッシュ４
内の書き込みを終了した消去可能最小単位のライトデー
タを消去（ステップ２７）し、（ステップ２１）へ戻
る。
を出力し、フラッシュメモリ５をこの１ワードデータを
含む消去可能最小単位で、消去し（ステップ２５）、フ
ラッシュメモリ制御部２の制御で、ライトバックキャッ
シュ４内の、この１ワードデータを含むの消去可能最小
単位のライトデータを、フラッシュメモリ５に書き込む
（ステップ２６）。さらに、ライトバックキャッシュ４
内の書き込みを終了した消去可能最小単位のライトデー
タを消去（ステップ２７）し、（ステップ２１）へ戻
る。
【００２８】一致している場合、フラッシュメモリ制御
部２は、消去可能最小単位ごとのデータの比較が終了し
たかを判定し（ステップ２８）、終了していれば、（ス
テップ２１）へ、終了していなければ、（ステップ２
２）の処理をする。
部２は、消去可能最小単位ごとのデータの比較が終了し
たかを判定し（ステップ２８）、終了していれば、（ス
テップ２１）へ、終了していなければ、（ステップ２
２）の処理をする。
【００２９】第二の実施例として、フラッシュメモリ５
の内部にライトバックキャッシュ４、比較器６を設けた
構成を、図３に示す。
の内部にライトバックキャッシュ４、比較器６を設けた
構成を、図３に示す。
【００３０】この構成を用いると、図２の処理をフラッ
シュメモリ５の内部で行う。
シュメモリ５の内部で行う。
【００３１】また、ビットを１から０にする書き込み
は、消去せずに、ワード単位に行えることより、ビット
を０から１にする書き込みの場合のみ、フラッシュメモ
リ５の内容を消去して、書き込み処理を行う第三の実施
例を、図４に示す。
は、消去せずに、ワード単位に行えることより、ビット
を０から１にする書き込みの場合のみ、フラッシュメモ
リ５の内容を消去して、書き込み処理を行う第三の実施
例を、図４に示す。
【００３２】第２比較器７は、ライトバックキャッシュ
４の１ワードデータと書き込みアドレスに対応するフラ
ッシュメモリ５の内容を比較し、ビットを０から１にす
る書き込みの場合（例えば、００００ｈにＦＦＦＦｈを
書き込む場合）、消去信号５３を出力するものであり、
例えば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバ
イスにて構成される。
４の１ワードデータと書き込みアドレスに対応するフラ
ッシュメモリ５の内容を比較し、ビットを０から１にす
る書き込みの場合（例えば、００００ｈにＦＦＦＦｈを
書き込む場合）、消去信号５３を出力するものであり、
例えば、各種ＴＴＬ、トランジスタ、抵抗等の電子デバ
イスにて構成される。
【００３３】図５に、このフラッシュメモリ制御部２が
制御する書き込み動作の詳細をフローチャートで示す。
制御する書き込み動作の詳細をフローチャートで示す。
【００３４】まず、図２と同様に、書き込みアドレスに
対応するフラッシュメモリ５の内容とライトバックキャ
ッシュ４から第２比較器７に読みだす（ステップ２２）
（ステップ２３）。
対応するフラッシュメモリ５の内容とライトバックキャ
ッシュ４から第２比較器７に読みだす（ステップ２２）
（ステップ２３）。
【００３５】第２比較器７は、この書き込み処理がビッ
トを０から１にする書き込みであるかを判定する。（ス
テップ３０）書き込み処理がビットを０から１にする書
き込みである場合は、第２比較器７は、消去信号５３を
出力し、図２と同じ処理をする。これ以外の書き込み処
理の場合は、（ステップ２８）に戻り、消去可能最小単
位ごとのデータの比較が終了していれば、この消去可能
最小単位でライトデータの書き込みを行う（ステップ２
６）。
トを０から１にする書き込みであるかを判定する。（ス
テップ３０）書き込み処理がビットを０から１にする書
き込みである場合は、第２比較器７は、消去信号５３を
出力し、図２と同じ処理をする。これ以外の書き込み処
理の場合は、（ステップ２８）に戻り、消去可能最小単
位ごとのデータの比較が終了していれば、この消去可能
最小単位でライトデータの書き込みを行う（ステップ２
６）。
【００３６】第四の実施例として、フラッシュメモリ５
の内部にライトバックキャッシュ４、第２比較器７を設
けた構成を、図６に示す。
の内部にライトバックキャッシュ４、第２比較器７を設
けた構成を、図６に示す。
【００３７】この構成を用いると、図５の処理をフラッ
シュメモリ５の内部で行う。
シュメモリ５の内部で行う。
【００３８】さらに、第一の実施例と第三の実施例の両
方を用い第５の実施例を図７に示す。本実施例では、書
き込みアドレスに対応するフラッシュメモリ５の内容と
ライトバックキャッシュ４から読みだした１ワードデー
タが、不一致で、かつ、ビットを０から１にする書き込
みがある場合のみ、ＡＮＤ手段８により、消去信号５３
が出力し、消去を行う。
方を用い第５の実施例を図７に示す。本実施例では、書
き込みアドレスに対応するフラッシュメモリ５の内容と
ライトバックキャッシュ４から読みだした１ワードデー
タが、不一致で、かつ、ビットを０から１にする書き込
みがある場合のみ、ＡＮＤ手段８により、消去信号５３
が出力し、消去を行う。
【００３９】図８に、このフラッシュメモリ制御部２が
制御する書き込み動作の詳細をフローチャートで示す。
制御する書き込み動作の詳細をフローチャートで示す。
【００４０】まず、図２と同様に、書き込みアドレスに
対応するフラッシュメモリ５の内容とライトバックキャ
ッシュ４から比較器６と第２比較器７に読みだす（ステ
ップ２２）（ステップ２３）。
対応するフラッシュメモリ５の内容とライトバックキャ
ッシュ４から比較器６と第２比較器７に読みだす（ステ
ップ２２）（ステップ２３）。
【００４１】書き込みアドレスに対応するフラッシュメ
モリ５の内容とライトバックキャッシュ４から読みだし
た１ワードデータが、不一致でかつビットを０から１に
する書き込みであるかを判定する。（ステップ２４）
（ステップ３０）この場合（例えば、ＡＡＡＡｈをＦＦ
ＦＦｈに書き替える）は、図２と同様に、消去して書き
込む。
モリ５の内容とライトバックキャッシュ４から読みだし
た１ワードデータが、不一致でかつビットを０から１に
する書き込みであるかを判定する。（ステップ２４）
（ステップ３０）この場合（例えば、ＡＡＡＡｈをＦＦ
ＦＦｈに書き替える）は、図２と同様に、消去して書き
込む。
【００４２】不一致でかつビットを１から０にする書き
込み処理の場合（例えば、ＦＦＦＦｈをＡＡＡＡｈに書
き替える）は、消去せずに、書き込む。
込み処理の場合（例えば、ＦＦＦＦｈをＡＡＡＡｈに書
き替える）は、消去せずに、書き込む。
【００４３】一致した場合は、図２と同様に、書き込み
を行わない。
を行わない。
【００４４】この動作例を、表１にまとめて示す。
【００４５】
【表１】
【００４６】第六の実施例として、フラッシュメモリ５
の内部にライトバックキャッシュ４、比較器６、第２比
較器７を設けた構成を、図９に示す。
の内部にライトバックキャッシュ４、比較器６、第２比
較器７を設けた構成を、図９に示す。
【００４７】この構成では、図８の処理をフラッシュメ
モリ５の内部で行う。
モリ５の内部で行う。
【００４８】
【発明の効果】以上説明したように本発明は、フラッシ
ュメモリの保持データと入力データとの比較器により、
不一致の場合のみ、フラッシュメモリの保持データを消
去して、書き込みを行うことにより、書き込み回数及び
消去回数を最小限にすることができる。従って、ブロッ
ク消去してから書き込みを行うフラッシュメモリの書き
込みの高速化と、長寿命化ができる効果がある。
ュメモリの保持データと入力データとの比較器により、
不一致の場合のみ、フラッシュメモリの保持データを消
去して、書き込みを行うことにより、書き込み回数及び
消去回数を最小限にすることができる。従って、ブロッ
ク消去してから書き込みを行うフラッシュメモリの書き
込みの高速化と、長寿命化ができる効果がある。
【図１】本発明の動作を行う第一の実施例を示すブロッ
ク図である。
ク図である。
【図２】第一の実施例における書き込み動作を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明の動作を行う第二の実施例を示すブロッ
ク図である。
ク図である。
【図４】本発明の動作を行う第三の実施例を示すブロッ
ク図である。
ク図である。
【図５】第三の実施例における書き込み動作を示すフロ
ーチャートである。
ーチャートである。
【図６】本発明の動作を行う第四の実施例を示すブロッ
ク図である。
ク図である。
【図７】本発明の動作を行う第五の実施例を示すブロッ
ク図である。
ク図である。
【図８】第五の実施例における書き込み動作を示すフロ
ーチャートである。
ーチャートである。
【図９】本発明の動作を行う第六の実施例を示すブロッ
ク図である。
ク図である。
１…標準バス、 ２…フラッシュメモリ制御部、 ４…ライトバックキャッシュ、 ５…フラッシュメモリ、 ６…比較器、 ７…第２比較器、 ８…ＡＮＤ手段、 ９…チップ、 ５０…データバス、 ５１…アドレスバス、 ５２…コントロールバス、 ５３…消去信号。
Claims (6)
- 【請求項１】複数ビットを１ワードとして、ワード単位
に読み出し可能で、チップ単位または複数ワード単位に
電気的消去可能なフラッシュメモリを搭載し、該フラッ
シュメモリに連続してデータを書き込みを行う装置にお
いて、 消去可能最小単位ごとに、書き込みデータの内容と書き
込みアドレスに対応する該フラッシュメモリの内容を比
較する手段を持ち、 不一致の場合のみ、該フラッシュメモリの内容を消去
し、書き込むことを特徴としたフラッシュメモリを用い
た情報処理装置。 - 【請求項２】消去可能最小単位ごとに、書き込みデータ
の内容と書き込みアドレスに対応する該フラッシュメモ
リの内容を比較する手段を持ち、 不一致の場合のみ、該フラッシュメモリの内容を消去
し、書き込むことを特徴としたフラッシュメモリ。 - 【請求項３】複数ビットを１ワードとして、ワード単位
に読み出し可能で、チップ単位または複数ワード単位に
電気的消去可能なフラッシュメモリを搭載し、該フラッ
シュメモリに連続してデータを書き込みを行う装置にお
いて、 消去可能最小単位ごとに、消去が必要であるか否かを判
定する手段を設けたことを特徴としたフラッシュメモリ
を用いた情報処理装置。 - 【請求項４】複数ビットを１ワードとして、ワード単位
に読み出し可能で、チップ単位または複数ワード単位に
電気的消去可能なフラッシュメモリを搭載し、該フラッ
シュメモリに連続してデータを書き込みを行う装置にお
いて、 書き込みデータが書き替え可能である場合には、消去し
ないで書き込みを行うことを特徴としたフラッシュメモ
リを用いた情報処理装置。 - 【請求項５】消去可能最小単位ごとに、消去が必要であ
るか否かを判定する手段を設けたことを特徴としたフラ
ッシュメモリ。 - 【請求項６】書き込みデータが書き替え可能である場合
には、消去しないで書き込みをすることを特徴としたフ
ラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30847192A JPH06162786A (ja) | 1992-11-18 | 1992-11-18 | フラッシュメモリを用いた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30847192A JPH06162786A (ja) | 1992-11-18 | 1992-11-18 | フラッシュメモリを用いた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162786A true JPH06162786A (ja) | 1994-06-10 |
Family
ID=17981422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30847192A Pending JPH06162786A (ja) | 1992-11-18 | 1992-11-18 | フラッシュメモリを用いた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162786A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124394A (ja) * | 1994-10-27 | 1996-05-17 | Nec Shizuoka Ltd | フラッシュｒｏｍ書込み装置 |
| JPH08221994A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 電気的に消去および書込み可能な不揮発性半導体メモリ |
| US7453728B2 (en) | 2003-04-22 | 2008-11-18 | Kabushiki Kaisha Toshiba | Data storage system with enhanced reliability with respect to data destruction caused by reading-out of the data |
| JP2009020833A (ja) * | 2007-07-13 | 2009-01-29 | Internatl Business Mach Corp <Ibm> | データをキャッシュする技術 |
| US7551706B2 (en) | 2004-12-03 | 2009-06-23 | Kyocera Mita Corporation | Counter device and counting method |
| WO2014148208A1 (ja) * | 2013-03-21 | 2014-09-25 | 日立オートモティブシステムズ株式会社 | 電子制御装置及びデータ書換え方法 |
-
1992
- 1992-11-18 JP JP30847192A patent/JPH06162786A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124394A (ja) * | 1994-10-27 | 1996-05-17 | Nec Shizuoka Ltd | フラッシュｒｏｍ書込み装置 |
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| JP2014182859A (ja) * | 2013-03-21 | 2014-09-29 | Hitachi Automotive Systems Ltd | 電子制御装置 |
| GB2526992A (en) * | 2013-03-21 | 2015-12-09 | Hitachi Automotive Systems Ltd | Electronic control device and method for rewriting data |
| US9996296B2 (en) | 2013-03-21 | 2018-06-12 | Hitachi Automotive Systems, Ltd. | Electronic control unit and method for rewriting data |
| GB2526992B (en) * | 2013-03-21 | 2020-05-06 | Hitachi Automotive Systems Ltd | Electronic control unit and method for rewriting data |
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