JPH11259357A - 半導体集積装置及び不揮発性メモリ書き込み方式 - Google Patents
半導体集積装置及び不揮発性メモリ書き込み方式Info
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- JPH11259357A JPH11259357A JP10057208A JP5720898A JPH11259357A JP H11259357 A JPH11259357 A JP H11259357A JP 10057208 A JP10057208 A JP 10057208A JP 5720898 A JP5720898 A JP 5720898A JP H11259357 A JPH11259357 A JP H11259357A
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- memory
- nonvolatile memory
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Abstract
(57)【要約】
【課題】電気的に消去・書き込み可能な不揮発性メモリ
の書き込み速度の遅さに伴うシステム処理能力の低下防
止及び書き換え回数の向上。 【解決手段】不揮発性メモリとＲＡＭのアドレスをオー
バーラップさせ、不揮発性メモリのデータをＲＡＭ上へ
置き処理後、書き戻す必要なデータを判別して不揮発性
メモリへ書き込む。 【効果】データ処理をＲＡＭ上で高速に行う事ができ、
必要なデータのみ不揮発性メモリに書き戻す為書き換え
回数を等価的に向上できる。
の書き込み速度の遅さに伴うシステム処理能力の低下防
止及び書き換え回数の向上。 【解決手段】不揮発性メモリとＲＡＭのアドレスをオー
バーラップさせ、不揮発性メモリのデータをＲＡＭ上へ
置き処理後、書き戻す必要なデータを判別して不揮発性
メモリへ書き込む。 【効果】データ処理をＲＡＭ上で高速に行う事ができ、
必要なデータのみ不揮発性メモリに書き戻す為書き換え
回数を等価的に向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に構
成された不揮発性メモリを内蔵する半導体集積装置及び
その不揮発性メモリの書き込み方式に関する。
成された不揮発性メモリを内蔵する半導体集積装置及び
その不揮発性メモリの書き込み方式に関する。
【０００２】
【従来の技術】従来、フラッシュメモリブロックを内蔵
する半導体集積装置及び不揮発性メモリ書き込み方式に
於いては、高速に読み出し・書き込みを行う場合フラッ
シュメモリでは書き込みが遅いため、特開平８−１４７
１８６号公報，特開平８−１２９５０９号公報に開示さ
れるようにフラッシュメモリの任意のアドレス領域によ
り高速なＳＲＡＭを重ねる様に配置して、前記ＳＲＡＭ
上でデータ処理を行いデータ処理を行う方法を取ってい
た。
する半導体集積装置及び不揮発性メモリ書き込み方式に
於いては、高速に読み出し・書き込みを行う場合フラッ
シュメモリでは書き込みが遅いため、特開平８−１４７
１８６号公報，特開平８−１２９５０９号公報に開示さ
れるようにフラッシュメモリの任意のアドレス領域によ
り高速なＳＲＡＭを重ねる様に配置して、前記ＳＲＡＭ
上でデータ処理を行いデータ処理を行う方法を取ってい
た。
【０００３】
【発明が解決しようとする課題】従来、上記構成をとっ
ていた為、ＳＲＡＭ上に置かれたデータに変更が無い場
合でも全てのデータをフラッシュメモリに書き戻す為処
理時間が増大するという大きな欠点を有していた。又、
フラッシュメモリは構造上消去・書き込みを繰り返すと
特性が徐々に劣化するという欠点を有しているが、書き
込みの不要な領域まで消去・書き込みを行う為特性の劣
化を早めるという大きな欠点も有していた。
ていた為、ＳＲＡＭ上に置かれたデータに変更が無い場
合でも全てのデータをフラッシュメモリに書き戻す為処
理時間が増大するという大きな欠点を有していた。又、
フラッシュメモリは構造上消去・書き込みを繰り返すと
特性が徐々に劣化するという欠点を有しているが、書き
込みの不要な領域まで消去・書き込みを行う為特性の劣
化を早めるという大きな欠点も有していた。
【０００４】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に係わる半導体集積装置は、電気的に書き込み
・消去可能な不揮発性メモリを内蔵する半導体集積装置
に於いて、前記不揮発性メモリの一部の領域とアドレス
を重ねて配置する事ができ、重ね合わせる位置を任意に
設定する為の手段を有する書き込み・読み出しが可能な
メモリを有し、前記書き込み・読み出しが可能なメモリ
に対して書き込みが行われた事を判別するための記憶手
段を設け、前記不揮発性メモリに書き込みを行う際に前
記記憶手段の情報を制御に使用する事を特徴とする。
請求項１に係わる半導体集積装置は、電気的に書き込み
・消去可能な不揮発性メモリを内蔵する半導体集積装置
に於いて、前記不揮発性メモリの一部の領域とアドレス
を重ねて配置する事ができ、重ね合わせる位置を任意に
設定する為の手段を有する書き込み・読み出しが可能な
メモリを有し、前記書き込み・読み出しが可能なメモリ
に対して書き込みが行われた事を判別するための記憶手
段を設け、前記不揮発性メモリに書き込みを行う際に前
記記憶手段の情報を制御に使用する事を特徴とする。
【０００５】請求項２に係わる半導体集積装置は、電気
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの任意のア
ドレスと重ねて配置する事ができる、前記不揮発性メモ
リのデータを予め転送する為の書き込み・読み出しが可
能なメモリーを有し、前記書き込み・読み出しが可能な
メモリに対して書き込みが行われた事を判別するための
記憶手段を設け、前記不揮発性メモリに書き込みを行う
際に前記記憶手段の情報を制御に使用する事を特徴とす
る。
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの任意のア
ドレスと重ねて配置する事ができる、前記不揮発性メモ
リのデータを予め転送する為の書き込み・読み出しが可
能なメモリーを有し、前記書き込み・読み出しが可能な
メモリに対して書き込みが行われた事を判別するための
記憶手段を設け、前記不揮発性メモリに書き込みを行う
際に前記記憶手段の情報を制御に使用する事を特徴とす
る。
【０００６】請求項３に係わる半導体集積装置は、電気
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの任意のア
ドレスと重ねて配置する事ができる、前記不揮発性メモ
リのデータを予め転送する為の書き込み・読み出しが可
能なメモリを有し、前記書き込み・読み出しが可能なメ
モリに書き込みが行われた事を判別するための記憶領域
を設け、前記不揮発性メモリにデータを書き戻す際に、
前記記憶領域の情報を元に必要なデータのみ書き戻す事
を特徴とする。
的に書き込み・消去可能な不揮発性メモリを内蔵する半
導体集積装置に於いて、前記不揮発性メモリの任意のア
ドレスと重ねて配置する事ができる、前記不揮発性メモ
リのデータを予め転送する為の書き込み・読み出しが可
能なメモリを有し、前記書き込み・読み出しが可能なメ
モリに書き込みが行われた事を判別するための記憶領域
を設け、前記不揮発性メモリにデータを書き戻す際に、
前記記憶領域の情報を元に必要なデータのみ書き戻す事
を特徴とする。
【０００７】請求項４に係わる不揮発性メモリ書き込み
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置することができ、重ね合わせる位置を任意に設定
する為の手段を有する書き込み・読み出しが可能なメモ
リを使用し、前記書き込み・読み出しが可能なメモリに
対して書き込みが行われた事を判別するための記憶手段
を設け、前記不揮発性メモリに書き込みを行う際に前記
記憶手段の情報を制御に使用する事を特徴とする。
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの一部の領域とアドレスを重ね
て配置することができ、重ね合わせる位置を任意に設定
する為の手段を有する書き込み・読み出しが可能なメモ
リを使用し、前記書き込み・読み出しが可能なメモリに
対して書き込みが行われた事を判別するための記憶手段
を設け、前記不揮発性メモリに書き込みを行う際に前記
記憶手段の情報を制御に使用する事を特徴とする。
【０００８】請求項５に係わる不揮発性メモリ書き込み
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる、前記不揮発性メモリのデータを予め転
送する為の書き込み・読み出しが可能なメモリーを使用
し、前記書き込み・読み出しが可能なメモリに対して書
き込みが行われた事を判別するための記憶手段を設け、
前記不揮発性メモリに書き込みを行う際に前記記憶手段
の情報を制御に使用する事を特徴とする。
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる、前記不揮発性メモリのデータを予め転
送する為の書き込み・読み出しが可能なメモリーを使用
し、前記書き込み・読み出しが可能なメモリに対して書
き込みが行われた事を判別するための記憶手段を設け、
前記不揮発性メモリに書き込みを行う際に前記記憶手段
の情報を制御に使用する事を特徴とする。
【０００９】請求項６に係わる不揮発性メモリ書き込み
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる書き込み・読み出しが可能なメモリを使
用し、前記書き込み・読み出しが可能なメモリに書き込
みが行われた事を判別するための記憶領域を設け、前記
不揮発性メモリにデータを書き戻す際に、前記記憶領域
の情報を元に必要なデータのみ書き戻す事を特徴とす
る。
方式は、電気的に書き込み・消去可能な不揮発性メモリ
に書き込みを行う不揮発性メモリ書き込み方式に於い
て、前記不揮発性メモリの任意のアドレスと重ねて配置
する事ができる書き込み・読み出しが可能なメモリを使
用し、前記書き込み・読み出しが可能なメモリに書き込
みが行われた事を判別するための記憶領域を設け、前記
不揮発性メモリにデータを書き戻す際に、前記記憶領域
の情報を元に必要なデータのみ書き戻す事を特徴とす
る。
【００１０】
【作用】請求項１に係わる半導体集積装置では書き込む
必要の有るデータを識別して不揮発性メモリに書き込む
事ができる。
必要の有るデータを識別して不揮発性メモリに書き込む
事ができる。
【００１１】請求項２及び請求項３に係わる半導体集積
装置では、予め書き込み・読み出しが可能なメモリに転
送されたデータが書き変わったか識別して不揮発性メモ
リに書き戻す事ができる。
装置では、予め書き込み・読み出しが可能なメモリに転
送されたデータが書き変わったか識別して不揮発性メモ
リに書き戻す事ができる。
【００１２】請求項４に係わる不揮発性メモリ書き込み
方式では書き込む必要の有るデータを識別して不揮発性
メモリに書き込む事ができる。
方式では書き込む必要の有るデータを識別して不揮発性
メモリに書き込む事ができる。
【００１３】請求項５及び請求項６に係わる不揮発性メ
モリ書き込み方式では、予め書き込み・読み出しが可能
なメモリに転送されたデータが書き変わったか識別して
不揮発性メモリに書き戻す事ができる。
モリ書き込み方式では、予め書き込み・読み出しが可能
なメモリに転送されたデータが書き変わったか識別して
不揮発性メモリに書き戻す事ができる。
【００１４】
【発明の実施の形態】以下本発明における実施例を図を
用いて説明する。
用いて説明する。
【００１５】図１は本発明による半導体集積装置及び不
揮発性メモリ書き込み方式の一実施例の構成の一部を表
すブロック図である。ＲＡＭを不揮発性メモリ（以下フ
ラッシュメモリと称する）１０のどのアドレス領域と重
ねるかを制御する為のアドレスレジスタを設け、ＲＡＭ
の選択信号を制御する。前記ＲＡＭは通常のＲＡＭ領域
１２と前記フラッシュメモリ１０とアドレス領域が重ね
合わさったエミュレーションＲＡＭ１３とに分割されて
いる。本実施例ではＲＡＭを２つに分割しているが、構
成によっては２つ以上に分割される場合もある。前記エ
ミュレーションＲＡＭを前記フラッシュメモリのどのア
ドレス領域と重ねるかをエミュレーション領域レジスタ
１４で制御する。前記エミュレーション領域レジスタに
設定したアドレスを使用してエミュレーションＲＡＭ１
３の選択信号をデコードする事により、不揮発性メモリ
の特定の領域とＲＡＭを重ね合わせる事が可能となる。
エミュレーションＲＡＭ１３をアクセスするためのアド
レスはエミュレーション領域レジスタ１４にて生成され
る。ユーザープログラムによってエミュレーション領域
レジスタ１４へアドレスがセットされるとＣＰＵ１１は
サブルーチンプログラムに添ってフラッシュメモリ１０
のデータをエミュレーションＲＡＭへ転送する。転送さ
れるデータのフラッシュメモリ１０上のアドレスはエミ
ュレーション領域レジスタに設定されたアドレスにより
決定される。ＣＰＵ１１によりデータ転送後エミュレー
ションＲＡＭ１３を使用する場合はフラッシュメモリ制
御回路によりフラッシュメモリ１０へのアクセスは禁止
される。ユーザープログラムに添ってＣＰＵ１１がエミ
ュレーションＲＡＭ１３のデータを変更した場合アクセ
スページ判別レジスタ１７にアクセスしたエミュレーシ
ョンＲＡＭ１３のアドレス領域が書き込まれる。ユーザ
ープログラムがフラッシュメモリ１０の他のアドレス領
域のデータが必要になった場合、エミュレーション領域
レジスタ１４に新しいアドレスを書き込む事により、エ
ミュレーションＲＡＭ１３に書かれたデータのフラッシ
ュメモリ１０への再書き込み並びに新しいデータのエミ
ュレーションＲＡＭへの転送が行われる。
揮発性メモリ書き込み方式の一実施例の構成の一部を表
すブロック図である。ＲＡＭを不揮発性メモリ（以下フ
ラッシュメモリと称する）１０のどのアドレス領域と重
ねるかを制御する為のアドレスレジスタを設け、ＲＡＭ
の選択信号を制御する。前記ＲＡＭは通常のＲＡＭ領域
１２と前記フラッシュメモリ１０とアドレス領域が重ね
合わさったエミュレーションＲＡＭ１３とに分割されて
いる。本実施例ではＲＡＭを２つに分割しているが、構
成によっては２つ以上に分割される場合もある。前記エ
ミュレーションＲＡＭを前記フラッシュメモリのどのア
ドレス領域と重ねるかをエミュレーション領域レジスタ
１４で制御する。前記エミュレーション領域レジスタに
設定したアドレスを使用してエミュレーションＲＡＭ１
３の選択信号をデコードする事により、不揮発性メモリ
の特定の領域とＲＡＭを重ね合わせる事が可能となる。
エミュレーションＲＡＭ１３をアクセスするためのアド
レスはエミュレーション領域レジスタ１４にて生成され
る。ユーザープログラムによってエミュレーション領域
レジスタ１４へアドレスがセットされるとＣＰＵ１１は
サブルーチンプログラムに添ってフラッシュメモリ１０
のデータをエミュレーションＲＡＭへ転送する。転送さ
れるデータのフラッシュメモリ１０上のアドレスはエミ
ュレーション領域レジスタに設定されたアドレスにより
決定される。ＣＰＵ１１によりデータ転送後エミュレー
ションＲＡＭ１３を使用する場合はフラッシュメモリ制
御回路によりフラッシュメモリ１０へのアクセスは禁止
される。ユーザープログラムに添ってＣＰＵ１１がエミ
ュレーションＲＡＭ１３のデータを変更した場合アクセ
スページ判別レジスタ１７にアクセスしたエミュレーシ
ョンＲＡＭ１３のアドレス領域が書き込まれる。ユーザ
ープログラムがフラッシュメモリ１０の他のアドレス領
域のデータが必要になった場合、エミュレーション領域
レジスタ１４に新しいアドレスを書き込む事により、エ
ミュレーションＲＡＭ１３に書かれたデータのフラッシ
ュメモリ１０への再書き込み並びに新しいデータのエミ
ュレーションＲＡＭへの転送が行われる。
【００１６】図２はフラッシュメモリ１０とエミュレー
ションＲＡＭ１３のアドレス領域が重なった状態のアド
レスマップのイメージ図である。本実施例ではアドレス
６４Ｂｙｔｅ分を１ページとして扱い、フラッシュメモ
リ１０に対する再書き込みの際の消去の最小ブロック単
位となる。フラッシュメモリはその構成上消去の最小ブ
ッロクに含まれるデータを再度書き込む必要が有る。本
実施例ではエミュレーションＲＡＭ１３は前記６４Ｂｙ
ｔｅ単位のページを８ページ分有し、各ページのデータ
に変更が有ったかどうか判定する為の８ｂｉｔのアクセ
スページ判別レジスタを有している。本実施例では６４
Ｂｙｔｅを１ページとして扱い、エミュレーションＲＡ
Ｍには８ページ＝５１２Ｂｙｔｅを使用しているが、ペ
ージの大きさ並びにエミュレーションＲＡＭの容量はシ
ステムの構成により、これより大きくても小さくても良
い。
ションＲＡＭ１３のアドレス領域が重なった状態のアド
レスマップのイメージ図である。本実施例ではアドレス
６４Ｂｙｔｅ分を１ページとして扱い、フラッシュメモ
リ１０に対する再書き込みの際の消去の最小ブロック単
位となる。フラッシュメモリはその構成上消去の最小ブ
ッロクに含まれるデータを再度書き込む必要が有る。本
実施例ではエミュレーションＲＡＭ１３は前記６４Ｂｙ
ｔｅ単位のページを８ページ分有し、各ページのデータ
に変更が有ったかどうか判定する為の８ｂｉｔのアクセ
スページ判別レジスタを有している。本実施例では６４
Ｂｙｔｅを１ページとして扱い、エミュレーションＲＡ
Ｍには８ページ＝５１２Ｂｙｔｅを使用しているが、ペ
ージの大きさ並びにエミュレーションＲＡＭの容量はシ
ステムの構成により、これより大きくても小さくても良
い。
【００１７】図３は前記アクセスページ判別レジスタ１
７のブロック図である。アドレスコンパレータ２０と比
較結果を格納する為の８ｂｉｔレジスタ２１から構成さ
れている。前記エミュレーション領域レジスタ１４に設
定されたエミュレーションＲＡＭ１３のアドレス領域は
前記アドレスコンパレータ２０へも入力されＣＰＵがア
クセスしたアドレスが前記エミュレーション領域のどの
ページに該当するかを検出する。該当するページへの書
き込みを検出した場合はレジスタ２１の該当するｂｉｔ
をセットする。前記レジスタはリセット信号により初期
化されている。
７のブロック図である。アドレスコンパレータ２０と比
較結果を格納する為の８ｂｉｔレジスタ２１から構成さ
れている。前記エミュレーション領域レジスタ１４に設
定されたエミュレーションＲＡＭ１３のアドレス領域は
前記アドレスコンパレータ２０へも入力されＣＰＵがア
クセスしたアドレスが前記エミュレーション領域のどの
ページに該当するかを検出する。該当するページへの書
き込みを検出した場合はレジスタ２１の該当するｂｉｔ
をセットする。前記レジスタはリセット信号により初期
化されている。
【００１８】上記構成を取ることにより、エミュレーシ
ョンＲＡＭ１３のどのページのデータに変更が加わった
かを検出でき、変更されたページのみフラッシュメモリ
１０へ再度書き込みを行う。
ョンＲＡＭ１３のどのページのデータに変更が加わった
かを検出でき、変更されたページのみフラッシュメモリ
１０へ再度書き込みを行う。
【００１９】図４は本発明による半導体集積装置及び不
揮発性メモリ書き込み方式の他の実施例の構成の一部を
表すブロック図である。ＲＡＭをＥＥＰＲＯＭ１１０の
どの領域と重ねるかを制御するためのアドレスレジスタ
を設け、ＲＡＭの選択信号を制御する。前記ＲＡＭは通
常のＲＡＭ領域１２と前記ＥＥＰＲＯＭ１１０とドレス
領域が重ね合わさったエミュレーションＲＡＭ１１３と
に分割されている。本実施例ではＲＡＭを２つに分割し
ているが、構成によっては２つ以上に分割される場合も
有る。前記エミュレーションＲＡＭを前記ＥＥＰＲＯＭ
のどのアドレス領域と重ねるかをエミュレーション領域
制御レジスタ１１４で制御する。前記エミュレーション
領域レジスタに設定したアドレスを使用してエミュレー
ションＲＡＭ１１３の選択信号をデコードする事によ
り、不揮発性メモリの特定の領域とＲＡＭを重ね合わせ
る事が可能となる。エミュレーションＲＡＭ１１３をア
クセスするためのアドレスはエミュレーション領域制御
レジスタ１１４にて生成される。ユーザープログラムに
よってエミュレーション領域制御レジスタ１１４へアド
レスがセットされると該当アドレスのデータを最初はＥ
ＥＰＲＯＭより読み出し処理を行う。処理が済んだデー
タはエミュレーションＲＡＭ１１３へ書き込まれアクセ
スページ判定ｂｉｔがセットされる。以後アクセスペー
ジ判定ｂｉｔがセットされているアドレスはエミュレー
ションＲＡＭ１１３より読み出されたデータを使用する
ようエミュレーション領域制御レジスタ及びＥＥＰＲＯ
Ｍ制御回路１１６によって制御される。ＥＥＰＲＯＭの
他の領域のデータが必要になった場合はエミュレーショ
ン領域制御レジスタ１１４に新しいアドレスを書き込む
事により、ＣＰＵ１１はサブルーチンプログラムに添っ
てアクセスページ判別ｂｉｔがセットされたデータのみ
をＥＥＰＲＯＭへ書き戻す。ＥＥＰＲＯＭへの書き込み
が終了すると、アクセスページ判定ｂｉｔは全てクリア
されＥＥＰＲＯＭの該当アドレスの読み出しが可能とな
る。
揮発性メモリ書き込み方式の他の実施例の構成の一部を
表すブロック図である。ＲＡＭをＥＥＰＲＯＭ１１０の
どの領域と重ねるかを制御するためのアドレスレジスタ
を設け、ＲＡＭの選択信号を制御する。前記ＲＡＭは通
常のＲＡＭ領域１２と前記ＥＥＰＲＯＭ１１０とドレス
領域が重ね合わさったエミュレーションＲＡＭ１１３と
に分割されている。本実施例ではＲＡＭを２つに分割し
ているが、構成によっては２つ以上に分割される場合も
有る。前記エミュレーションＲＡＭを前記ＥＥＰＲＯＭ
のどのアドレス領域と重ねるかをエミュレーション領域
制御レジスタ１１４で制御する。前記エミュレーション
領域レジスタに設定したアドレスを使用してエミュレー
ションＲＡＭ１１３の選択信号をデコードする事によ
り、不揮発性メモリの特定の領域とＲＡＭを重ね合わせ
る事が可能となる。エミュレーションＲＡＭ１１３をア
クセスするためのアドレスはエミュレーション領域制御
レジスタ１１４にて生成される。ユーザープログラムに
よってエミュレーション領域制御レジスタ１１４へアド
レスがセットされると該当アドレスのデータを最初はＥ
ＥＰＲＯＭより読み出し処理を行う。処理が済んだデー
タはエミュレーションＲＡＭ１１３へ書き込まれアクセ
スページ判定ｂｉｔがセットされる。以後アクセスペー
ジ判定ｂｉｔがセットされているアドレスはエミュレー
ションＲＡＭ１１３より読み出されたデータを使用する
ようエミュレーション領域制御レジスタ及びＥＥＰＲＯ
Ｍ制御回路１１６によって制御される。ＥＥＰＲＯＭの
他の領域のデータが必要になった場合はエミュレーショ
ン領域制御レジスタ１１４に新しいアドレスを書き込む
事により、ＣＰＵ１１はサブルーチンプログラムに添っ
てアクセスページ判別ｂｉｔがセットされたデータのみ
をＥＥＰＲＯＭへ書き戻す。ＥＥＰＲＯＭへの書き込み
が終了すると、アクセスページ判定ｂｉｔは全てクリア
されＥＥＰＲＯＭの該当アドレスの読み出しが可能とな
る。
【００２０】図５はＥＥＰＲＯＭ１１０とエミュレーシ
ョンＲＡＭ１１３のアドレス領域が重なった状態のアド
レスマップのイメージ図である。本実施例では１アドレ
ス分の１Ｂｙｔｅのデータを１ページとして扱い、ＥＥ
ＰＲＯＭ１１０に対する再書き込みの際の最小消去ブロ
ック単位となる。本実施例ではエミュレーションＲＡＭ
１１３は前記１Ｂｙｔｅ単位のページを２５６ページ分
有し、各ページのデータが有効か無効かを判別する為の
アクセスページ判別ｂｉｔを各ページアドレスに１ｂｉ
ｔづつ有している。本実施例では１Ｂｙｔｅを１ページ
として扱い、エミュレーションＲＡＭには２５６ページ
＝２５６Ｂｙｔｅを使用しているが、ページの大きさ並
びにエミュレーションＲＡＭの容量はシステムの構成に
より、これより大きくても小さくても良い。例えばデー
タ４ｂｉｔを単位として取り扱う４ｂｉｔマイクロコン
ピュータでは４ｂｉｔが１ページの単位となり、１６ｂ
ｉｔを単位として取り扱う１６ｂｉｔマイクロコンピュ
ータでは１６ｂｉｔが１ページの単位となる。
ョンＲＡＭ１１３のアドレス領域が重なった状態のアド
レスマップのイメージ図である。本実施例では１アドレ
ス分の１Ｂｙｔｅのデータを１ページとして扱い、ＥＥ
ＰＲＯＭ１１０に対する再書き込みの際の最小消去ブロ
ック単位となる。本実施例ではエミュレーションＲＡＭ
１１３は前記１Ｂｙｔｅ単位のページを２５６ページ分
有し、各ページのデータが有効か無効かを判別する為の
アクセスページ判別ｂｉｔを各ページアドレスに１ｂｉ
ｔづつ有している。本実施例では１Ｂｙｔｅを１ページ
として扱い、エミュレーションＲＡＭには２５６ページ
＝２５６Ｂｙｔｅを使用しているが、ページの大きさ並
びにエミュレーションＲＡＭの容量はシステムの構成に
より、これより大きくても小さくても良い。例えばデー
タ４ｂｉｔを単位として取り扱う４ｂｉｔマイクロコン
ピュータでは４ｂｉｔが１ページの単位となり、１６ｂ
ｉｔを単位として取り扱う１６ｂｉｔマイクロコンピュ
ータでは１６ｂｉｔが１ページの単位となる。
【００２１】
【発明の効果】以上のように請求項１に係わる半導体集
積装置によれば、不揮発性メモリのデータを使用した後
に変更が加わったか判定する事ができ、変更されたデー
タのみ書き戻す事により不揮発性メモリの寿命を大幅に
延ばす事が可能となる。
積装置によれば、不揮発性メモリのデータを使用した後
に変更が加わったか判定する事ができ、変更されたデー
タのみ書き戻す事により不揮発性メモリの寿命を大幅に
延ばす事が可能となる。
【００２２】請求項２及び請求項３に係わる半導体集積
装置によれば、読み出し速度と比較して書き込み速度が
１０〜３０倍遅い不揮発性メモリを、システム全体の処
理速度を大きく損なう事無く使用する事が可能となる。
装置によれば、読み出し速度と比較して書き込み速度が
１０〜３０倍遅い不揮発性メモリを、システム全体の処
理速度を大きく損なう事無く使用する事が可能となる。
【００２３】請求項４に係わる不揮発性メモリ書き込み
方式によれば、不揮発性メモリのデータを使用した後に
変更が加わったか判定する事ができ、変更されたデータ
のみ書き戻す事により不揮発性メモリの寿命を大幅に延
ばす事が可能となる。
方式によれば、不揮発性メモリのデータを使用した後に
変更が加わったか判定する事ができ、変更されたデータ
のみ書き戻す事により不揮発性メモリの寿命を大幅に延
ばす事が可能となる。
【００２４】請求項５及び請求項６に係わる不揮発性メ
モリ書き込み方式によれば、読み出し速度と比較して書
き込み速度が１０〜３０倍遅い不揮発性メモリを、シス
テム全体の処理速度を大きく損なう事無く使用する事が
可能となる。
モリ書き込み方式によれば、読み出し速度と比較して書
き込み速度が１０〜３０倍遅い不揮発性メモリを、シス
テム全体の処理速度を大きく損なう事無く使用する事が
可能となる。
【図１】本発明による半導体集積装置及び不揮発性メモ
リ書き込み方式の構成の一部を表すブロック図である。
リ書き込み方式の構成の一部を表すブロック図である。
【図２】本発明によるフラッシュメモリ及びエミュレー
ションＲＡＭのアドレスマップ図である。
ションＲＡＭのアドレスマップ図である。
【図３】本発明によるアクセスページ判別レジスタの構
成を表すブロック図である。
成を表すブロック図である。
【図４】本発明による半導体集積装置及び不揮発性メモ
リ書き込み方式の他の構成の一部を表すブロック図であ
る。
リ書き込み方式の他の構成の一部を表すブロック図であ
る。
【図５】本発明によるＥＥＰＲＯＭ及びエミュレーショ
ンＲＡＭのアドレスマップ図である。
ンＲＡＭのアドレスマップ図である。
１ａ アドレスバス １ｂ アドレスバス １ｃ アドレスバス １ｄ アドレスバス １ｅ アドレスバス １ｆ アドレスバス １ｇ アドレスバス ２ａ データバス ２ｂ データバス ２ｃ データバス ２ｄ データバス ２ｅ データバス ２ｆ データバス ２ｇ データバス ２ｈ データバス ３ フラッシュメモリ制御バス ４ エミュレーションＲＡＭアドレス・制御バス ５ エミュレーション領域アドレス信号 １０ フラッシュメモリ １１ ＣＰＵ １２ ＲＡＭ １３ エミュレーションＲＡＭ １４ エミュレーション領域レジスタ １５ フラッシュメモリ制御レジスタ １６ フラッシュメモリ制御回路 １７ アクセスページ判別レジスタ ２０ アドレスコンパレータ ２１ レジスタ １０３ ＥＥＰＲＯＭ制御バス １０４ エミュレーションＲＡＭアドレス・制御バス １１０ ＥＥＰＲＯＭ １１３ エミュレーションＲＡＭ １１４ エミュレーション領域制御レジスタ １１５ ＥＥＰＲＯＭ制御レジスタ １１６ ＥＥＰＲＯＭ制御回路 １２０ エミュレーションＲＡＭ領域 １２１ アクセスページ判別ｂｉｔ
Claims (6)
- 【請求項１】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリの一部の領域とアドレスを重ねて配置する事がで
き、重ね合わせる位置を任意に設定する為の手段を有す
る書き込み・読み出しが可能なメモリを有し、前記書き
込み・読み出しが可能なメモリに対して書き込みが行わ
れた事を判別するための記憶手段を設け、前記不揮発性
メモリに書き込みを行う際に前記記憶手段の情報を制御
に使用する事を特徴とする半導体集積装置。 - 【請求項２】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリの任意のアドレスと重ねて配置する事ができる、
前記不揮発性メモリのデータを予め転送する為の書き込
み・読み出しが可能なメモリーを有し、前記書き込み・
読み出しが可能なメモリに対して書き込みが行われた事
を判別するための記憶手段を設け、前記不揮発性メモリ
に書き込みを行う際に前記記憶手段の情報を制御に使用
する事を特徴とする半導体集積装置。 - 【請求項３】電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体集積装置に於いて、前記不揮発性
メモリの任意のアドレスと重ねて配置する事ができる、
前記不揮発性メモリのデータを予め転送する為の書き込
み・読み出しが可能なメモリを有し、前記書き込み・読
み出しが可能なメモリに書き込みが行われた事を判別す
るための記憶領域を設け、前記不揮発性メモリにデータ
を書き戻す際に、前記記憶領域の情報を元に必要なデー
タのみ書き戻す事を特徴とする半導体集積装置。 - 【請求項４】電気的に書き込み・消去可能な不揮発性メ
モリに書き込みを行う不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリの一部の領域とアドレスを重
ねて配置することができ、重ね合わせる位置を任意に設
定する為の手段を有する書き込み・読み出しが可能なメ
モリを使用し、前記書き込み・読み出しが可能なメモリ
に対して書き込みが行われた事を判別するための記憶手
段を設け、前記不揮発性メモリに書き込みを行う際に前
記記憶手段の情報を制御に使用する事を特徴とする不揮
発性メモリ書き込み方式。 - 【請求項５】電気的に書き込み・消去可能な不揮発性メ
モリに書き込みを行う不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリの任意のアドレスと重ねて配
置する事ができる、前記不揮発性メモリのデータを予め
転送する為の書き込み・読み出しが可能なメモリーを使
用し、前記書き込み・読み出しが可能なメモリに対して
書き込みが行われた事を判別するための記憶手段を設
け、前記不揮発性メモリに書き込みを行う際に前記記憶
手段の情報を制御に使用する事を特徴とする不揮発性メ
モリ書き込み方式。 - 【請求項６】電気的に書き込み・消去可能な不揮発性メ
モリに書き込みを行う不揮発性メモリ書き込み方式に於
いて、前記不揮発性メモリの任意のアドレスと重ねて配
置する事ができる書き込み・読み出しが可能なメモリを
使用し、前記書き込み・読み出しが可能なメモリに書き
込みが行われた事を判別するための記憶領域を設け、前
記不揮発性メモリにデータを書き戻す際に、前記記憶領
域の情報を元に必要なデータのみ書き戻す事を特徴とす
る不揮発性メモリ書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057208A JPH11259357A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057208A JPH11259357A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259357A true JPH11259357A (ja) | 1999-09-24 |
Family
ID=13049106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057208A Withdrawn JPH11259357A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積装置及び不揮発性メモリ書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259357A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011520188A (ja) * | 2008-04-30 | 2011-07-14 | アップル インコーポレイテッド | メモリシステムのコピーバック最適化 |
| JP2015511350A (ja) * | 2012-01-26 | 2015-04-16 | メモリー テクノロジーズ リミティド ライアビリティ カンパニー | 不揮発性大容量メモリ・システムによるキャッシュ移動を提供するための装置および方法 |
| US10042586B2 (en) | 2012-04-20 | 2018-08-07 | Memory Technologies Llc | Managing operational state data in memory module |
| US10540094B2 (en) | 2008-02-28 | 2020-01-21 | Memory Technologies Llc | Extended utilization area for a memory device |
| US10983697B2 (en) | 2009-06-04 | 2021-04-20 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
-
1998
- 1998-03-09 JP JP10057208A patent/JPH11259357A/ja not_active Withdrawn
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US12417022B2 (en) | 2008-02-28 | 2025-09-16 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11907538B2 (en) | 2008-02-28 | 2024-02-20 | Memory Technologies Llc | Extended utilization area for a memory device |
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| US11226771B2 (en) | 2012-04-20 | 2022-01-18 | Memory Technologies Llc | Managing operational state data in memory module |
| US12511076B2 (en) | 2012-04-20 | 2025-12-30 | Memory Technologies Llc | Managing operational state data in memory module |
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|---|---|---|---|
| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050624 |