JPH06162787A - 電気的一括消去機能を有する不揮発性メモリの読み出し方法 - Google Patents
電気的一括消去機能を有する不揮発性メモリの読み出し方法Info
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- JPH06162787A JPH06162787A JP30678492A JP30678492A JPH06162787A JP H06162787 A JPH06162787 A JP H06162787A JP 30678492 A JP30678492 A JP 30678492A JP 30678492 A JP30678492 A JP 30678492A JP H06162787 A JPH06162787 A JP H06162787A
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- memory cell
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- memory cells
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Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭにおいてメモリセル
のしきい値電圧にばらつきがあっても、特にその低電圧
動作時にも、正常な読み出しを保証する。 【構成】 全てのメモリセルのうち選択メモリセル３，
４のゲートにワード線８を通じて正電圧（電源電圧ＶCC
又は他の一定の正電圧）を与えると同時に、過消去メモ
リセルのリーク電流を遮断するように非選択メモリセル
１，２，５，６のゲートにワード線７，９を通じて負電
圧（−ＶN ）を与える。これと同時に選択ゲート１０，
１１を介してセンスアンプにより、選択メモリセル３，
４の電流を感知する。
のしきい値電圧にばらつきがあっても、特にその低電圧
動作時にも、正常な読み出しを保証する。 【構成】 全てのメモリセルのうち選択メモリセル３，
４のゲートにワード線８を通じて正電圧（電源電圧ＶCC
又は他の一定の正電圧）を与えると同時に、過消去メモ
リセルのリーク電流を遮断するように非選択メモリセル
１，２，５，６のゲートにワード線７，９を通じて負電
圧（−ＶN ）を与える。これと同時に選択ゲート１０，
１１を介してセンスアンプにより、選択メモリセル３，
４の電流を感知する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的一括消去機能を
有する不揮発性メモリ（フラッシュＥＥＰＲＯＭ）の読
み出し方法に関するものである。
有する不揮発性メモリ（フラッシュＥＥＰＲＯＭ）の読
み出し方法に関するものである。
【０００２】
【従来の技術】従来のフラッシュＥＥＰＲＯＭの読み出
し方法によれば、選択メモリセルのゲートに正電圧（電
源電圧ＶCC又は他の一定の正電圧）を与え、非選択メモ
リセルのゲートに０Ｖを与えていた。非選択メモリセル
のゲートを０Ｖに設定することにより、非選択メモリセ
ルの影響を遮断することを図ったものである。
し方法によれば、選択メモリセルのゲートに正電圧（電
源電圧ＶCC又は他の一定の正電圧）を与え、非選択メモ
リセルのゲートに０Ｖを与えていた。非選択メモリセル
のゲートを０Ｖに設定することにより、非選択メモリセ
ルの影響を遮断することを図ったものである。
【０００３】
【発明が解決しようとする課題】図２は、フラッシュＥ
ＥＰＲＯＭメモリセルの書き込み／消去後のしきい値電
圧Ｖthの分布を示す図である。
ＥＰＲＯＭメモリセルの書き込み／消去後のしきい値電
圧Ｖthの分布を示す図である。
【０００４】フラッシュＥＥＰＲＯＭにおいてメモリセ
ルを一括消去したとき、プロセスのばらつきにより、メ
モリセルのしきい値電圧Ｖthは一定の分布を示す。図２
に示すように、一括消去後のメモリセルのしきい値電圧
Ｖthの平均値は約１．５Ｖであって、そのばらつき△Ｖ
thは約２Ｖ〜３Ｖである。つまり、負のしきい値電圧を
持つ過消去されたメモリセルが必ず生じる。したがっ
て、上記従来の読み出し方法のように非選択メモリセル
のゲートを０Ｖに設定する場合には、過消去メモリセル
に流れる電流を遮断できず、正常な読み出しを達成でき
ない。
ルを一括消去したとき、プロセスのばらつきにより、メ
モリセルのしきい値電圧Ｖthは一定の分布を示す。図２
に示すように、一括消去後のメモリセルのしきい値電圧
Ｖthの平均値は約１．５Ｖであって、そのばらつき△Ｖ
thは約２Ｖ〜３Ｖである。つまり、負のしきい値電圧を
持つ過消去されたメモリセルが必ず生じる。したがっ
て、上記従来の読み出し方法のように非選択メモリセル
のゲートを０Ｖに設定する場合には、過消去メモリセル
に流れる電流を遮断できず、正常な読み出しを達成でき
ない。
【０００５】過消去メモリセルに起因したリーク電流を
遮断するには、メモリセルのしきい値電圧を制御するた
めの特別な回路を設けることや、非常にタイトなプロセ
ス制御を実行することが考えられるが、実現は容易でな
い。
遮断するには、メモリセルのしきい値電圧を制御するた
めの特別な回路を設けることや、非常にタイトなプロセ
ス制御を実行することが考えられるが、実現は容易でな
い。
【０００６】本発明は、メモリセルのしきい値電圧にば
らつきがあっても正常な読み出し動作を達成できるよう
にすることを、その目的としたものである。
らつきがあっても正常な読み出し動作を達成できるよう
にすることを、その目的としたものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、図１に例示するように、全てのメモリセ
ルのうち選択メモリセル３，４のゲートに正電圧を与え
ると同時に、過消去メモリセルのリーク電流を遮断する
ように非選択メモリセル１，２，５，６のゲートに負電
圧を与えることとしたものである。
に、本発明は、図１に例示するように、全てのメモリセ
ルのうち選択メモリセル３，４のゲートに正電圧を与え
ると同時に、過消去メモリセルのリーク電流を遮断する
ように非選択メモリセル１，２，５，６のゲートに負電
圧を与えることとしたものである。
【０００８】
【作用】本発明によれば、読み出し時に選択されるメモ
リセル３，４のゲートに接続されたワード線８は正電圧
（電源電圧ＶCC又は他の一定の正電圧）に設定される一
方、非選択メモリセル１，２，５，６のゲートに接続さ
れたワード線７，９は負電圧（−ＶN ）に設定される。
ただし、この負電圧は、過消去メモリセルのしきい値電
圧の最小値に応じて決定される。
リセル３，４のゲートに接続されたワード線８は正電圧
（電源電圧ＶCC又は他の一定の正電圧）に設定される一
方、非選択メモリセル１，２，５，６のゲートに接続さ
れたワード線７，９は負電圧（−ＶN ）に設定される。
ただし、この負電圧は、過消去メモリセルのしきい値電
圧の最小値に応じて決定される。
【０００９】そして、選択ゲート１０，１１が同時に開
かれ、選択メモリセル３，４のフローティングゲートの
電子の蓄積状態の違いによるメモリセルの電流特性差
を、選択ゲート１０，１１を介してセンスアンプで感知
する。この際、非選択メモリセル１，２，５，６のゲー
トが負電圧に設定されることにより、該非選択メモリセ
ルの中に過消去メモリセルが存在しても、全ての非選択
メモリセルの電流が遮断される。このようにして過消去
メモリセルの影響を排除することで、正常な読み出し動
作を達成できる。
かれ、選択メモリセル３，４のフローティングゲートの
電子の蓄積状態の違いによるメモリセルの電流特性差
を、選択ゲート１０，１１を介してセンスアンプで感知
する。この際、非選択メモリセル１，２，５，６のゲー
トが負電圧に設定されることにより、該非選択メモリセ
ルの中に過消去メモリセルが存在しても、全ての非選択
メモリセルの電流が遮断される。このようにして過消去
メモリセルの影響を排除することで、正常な読み出し動
作を達成できる。
【００１０】特に低電圧動作で読み出し保証をする場
合、メモリセルの消去後のしきい値電圧を約１Ｖ程度ま
で低くする必要があるので、前記メモリセルの過消去問
題はさらに厳しくなってくる。ところが、本発明によれ
ば、非選択メモリセルのゲートを負電圧に設定すること
により、この場合でもリーク電流を排除でき、低電圧動
作を容易に実現できる。
合、メモリセルの消去後のしきい値電圧を約１Ｖ程度ま
で低くする必要があるので、前記メモリセルの過消去問
題はさらに厳しくなってくる。ところが、本発明によれ
ば、非選択メモリセルのゲートを負電圧に設定すること
により、この場合でもリーク電流を排除でき、低電圧動
作を容易に実現できる。
【００１１】
【実施例】以下、本発明の一実施例について図３、図４
を参照しながら説明する。
を参照しながら説明する。
【００１２】図３は、本発明の実施例に係る読み出し方
法を説明するためのフラッシュＥＥＰＲＯＭの主要部の
構成を示す回路図である。図３において、１２，１３，
１５，１８，１９，２１はＰチャンネルＭＯＳトランジ
スタ、１４，１６，１７，２０，２２，２３はＮチャン
ネルＭＯＳトランジスタ、２４，２５，２６，２７はメ
モリセル、２８，２９はソース線、３０，３１はワード
線、３２は選択線、３３，３４はビット線、３５，３６
は選択ゲート、３７，３８はセンスアンプ、３９，４０
はワード線駆動回路である。
法を説明するためのフラッシュＥＥＰＲＯＭの主要部の
構成を示す回路図である。図３において、１２，１３，
１５，１８，１９，２１はＰチャンネルＭＯＳトランジ
スタ、１４，１６，１７，２０，２２，２３はＮチャン
ネルＭＯＳトランジスタ、２４，２５，２６，２７はメ
モリセル、２８，２９はソース線、３０，３１はワード
線、３２は選択線、３３，３４はビット線、３５，３６
は選択ゲート、３７，３８はセンスアンプ、３９，４０
はワード線駆動回路である。
【００１３】第１及び第２のワード線駆動回路３９，４
０は、各々読み出し動作時に、第１ブロックのメモリセ
ル２４，２５のゲートに接続されている第１のワード線
３０と、第２ブロックのメモリセル２６，２７のゲート
に接続されている第２のワード線３１とを駆動するもの
である。図３には２つのワード線駆動回路３９，４０の
みが描かれているが、実際にはメモリセルブロックの数
すなわちワード線の数だけ設けられる。各ワード線駆動
回路３９，４０は、ＰチャンネルＭＯＳトランジスタ１
２，１３，１８，１９のゲートに入力される信号ＶＧ
１，ＶＧ２，ＶＧ３，ＶＧ４が違うだけで各ワード線３
０，３１に対して全く同等な回路構成となっており、選
択・非選択に応じて、各ワード線３０，３１に正電圧を
供給するか負電圧を供給するかを切り替えるものであ
る。ただし、ＶＧ２はＶＧ１に対して逆相、ＶＧ４はＶ
Ｇ３に対して逆相である。各メモリセル２４，２５，２
６，２７のドレインには、読み出し動作時にメモリセル
電流を感知するためのセンスアンプ３７，３８が選択ゲ
ート３５，３６を介してビット線３３，３４により接続
されている。
０は、各々読み出し動作時に、第１ブロックのメモリセ
ル２４，２５のゲートに接続されている第１のワード線
３０と、第２ブロックのメモリセル２６，２７のゲート
に接続されている第２のワード線３１とを駆動するもの
である。図３には２つのワード線駆動回路３９，４０の
みが描かれているが、実際にはメモリセルブロックの数
すなわちワード線の数だけ設けられる。各ワード線駆動
回路３９，４０は、ＰチャンネルＭＯＳトランジスタ１
２，１３，１８，１９のゲートに入力される信号ＶＧ
１，ＶＧ２，ＶＧ３，ＶＧ４が違うだけで各ワード線３
０，３１に対して全く同等な回路構成となっており、選
択・非選択に応じて、各ワード線３０，３１に正電圧を
供給するか負電圧を供給するかを切り替えるものであ
る。ただし、ＶＧ２はＶＧ１に対して逆相、ＶＧ４はＶ
Ｇ３に対して逆相である。各メモリセル２４，２５，２
６，２７のドレインには、読み出し動作時にメモリセル
電流を感知するためのセンスアンプ３７，３８が選択ゲ
ート３５，３６を介してビット線３３，３４により接続
されている。
【００１４】以上の構成を備えたフラッシュＥＥＰＲＯ
Ｍにおいて、まず第１のワード線３０を選択し、次いで
第２のワード線３１を選択した場合の動作タイミングを
図４に示す。ただし、第１のワード線３０が選択される
時には第２のワード線３１等の他のワード線は非選択状
態とされ、第２のワード線３１が選択される時には第１
のワード線３０等の他のワード線は非選択状態とされる
ものとする。
Ｍにおいて、まず第１のワード線３０を選択し、次いで
第２のワード線３１を選択した場合の動作タイミングを
図４に示す。ただし、第１のワード線３０が選択される
時には第２のワード線３１等の他のワード線は非選択状
態とされ、第２のワード線３１が選択される時には第１
のワード線３０等の他のワード線は非選択状態とされる
ものとする。
【００１５】まず、第１のワード線３０を選択する場合
のワード線駆動回路３９，４０の動作を説明する。ただ
し、読み出し動作時にはＶＳ１及びＶＳ２として負電圧
（−ＶN ）が供給される。
のワード線駆動回路３９，４０の動作を説明する。ただ
し、読み出し動作時にはＶＳ１及びＶＳ２として負電圧
（−ＶN ）が供給される。
【００１６】第１のワード線３０を選択すべきワード線
駆動回路３９では、図４の左半部に示すように、入力信
号ＶＧ１にロウレベルとして０Ｖが入力され、入力信号
ＶＧ２にハイレベルとして電源電圧ＶCCが入力される。
これにより、電源電圧ＶCCと０Ｖ（接地）との間に互い
に直列接続された３つのＭＯＳトランジスタ１２，１
３，１４のうち、電源側のＰチャンネルＭＯＳトランジ
スタ１２がオンし、接地側のＰチャンネルＭＯＳトラン
ジスタ１３及びＮチャンネルＭＯＳトランジスタ１４が
カットオフする結果、第１のワード線３０に電源電圧Ｖ
CCであるハイレベルが供給される。このとき、負電圧側
の３つのＭＯＳトランジスタ１５，１６，１７のうち、
ＰチャンネルＭＯＳトランジスタ１５が第１のワード線
３０の電圧によりカットされ、ＮチャンネルＭＯＳトラ
ンジスタ１７がオンしてノードＮ１にＶＳ１の負電圧
（−ＶN ）が供給される。ところが、ノードＮ１が負電
圧になることによりＮチャンネルＭＯＳトランジスタ１
６がカットされる結果、第１のワード線３０への負電圧
供給が遮断される。
駆動回路３９では、図４の左半部に示すように、入力信
号ＶＧ１にロウレベルとして０Ｖが入力され、入力信号
ＶＧ２にハイレベルとして電源電圧ＶCCが入力される。
これにより、電源電圧ＶCCと０Ｖ（接地）との間に互い
に直列接続された３つのＭＯＳトランジスタ１２，１
３，１４のうち、電源側のＰチャンネルＭＯＳトランジ
スタ１２がオンし、接地側のＰチャンネルＭＯＳトラン
ジスタ１３及びＮチャンネルＭＯＳトランジスタ１４が
カットオフする結果、第１のワード線３０に電源電圧Ｖ
CCであるハイレベルが供給される。このとき、負電圧側
の３つのＭＯＳトランジスタ１５，１６，１７のうち、
ＰチャンネルＭＯＳトランジスタ１５が第１のワード線
３０の電圧によりカットされ、ＮチャンネルＭＯＳトラ
ンジスタ１７がオンしてノードＮ１にＶＳ１の負電圧
（−ＶN ）が供給される。ところが、ノードＮ１が負電
圧になることによりＮチャンネルＭＯＳトランジスタ１
６がカットされる結果、第１のワード線３０への負電圧
供給が遮断される。
【００１７】一方、第２のワード線３１を非選択状態と
すべきワード線駆動回路４０では、入力信号ＶＧ３にハ
イレベルとして電源電圧ＶCCが入力され、入力信号ＶＧ
４にロウレベルとして０Ｖが入力される。これにより、
電源電圧ＶCCと接地との間の３つのＭＯＳトランジスタ
１８，１９，２０のうち、電源側のＰチャンネルＭＯＳ
トランジスタ１８がカットオフし、接地側のＰチャンネ
ルＭＯＳトランジスタ１９及びＮチャンネルＭＯＳトラ
ンジスタ２０がオンする結果、第２のワード線３１が０
Ｖに引かれる。このとき、負電圧側の３つのＭＯＳトラ
ンジスタ２１，２２，２３のうち、ＰチャンネルＭＯＳ
トランジスタ２１は第２のワード線３１の電圧によりオ
ンして、ノードＮ２にハイレベルである電源電圧ＶCCを
供給し始める。ノードＮ２のレベルが上がり、Ｎチャン
ネルＭＯＳトランジスタ２２がオンすると、第２のワー
ド線３１にＶＳ２より負電圧（−ＶN ）が供給される。
このようにして第２のワード線３１が負電圧になると、
ＶＳ２とノードＮ２との間に介在したＮチャンネルＭＯ
Ｓトランジスタ２３がカットしてノードＮ２がハイレベ
ルで安定し、第２のワード線３１にＮチャンネルＭＯＳ
トランジスタ２２を介して負電圧（−ＶN ）が安定供給
される。また、第２のワード線３１が負電圧になると、
該第２のワード線３１と接地との間に介在した２つのＭ
ＯＳトランジスタ１９，２０のうちＰチャンネルＭＯＳ
トランジスタ１９がカットする結果、もはやＮチャンネ
ルＭＯＳトランジスタ２０が第２のワード線３１を０Ｖ
に引くことはない。
すべきワード線駆動回路４０では、入力信号ＶＧ３にハ
イレベルとして電源電圧ＶCCが入力され、入力信号ＶＧ
４にロウレベルとして０Ｖが入力される。これにより、
電源電圧ＶCCと接地との間の３つのＭＯＳトランジスタ
１８，１９，２０のうち、電源側のＰチャンネルＭＯＳ
トランジスタ１８がカットオフし、接地側のＰチャンネ
ルＭＯＳトランジスタ１９及びＮチャンネルＭＯＳトラ
ンジスタ２０がオンする結果、第２のワード線３１が０
Ｖに引かれる。このとき、負電圧側の３つのＭＯＳトラ
ンジスタ２１，２２，２３のうち、ＰチャンネルＭＯＳ
トランジスタ２１は第２のワード線３１の電圧によりオ
ンして、ノードＮ２にハイレベルである電源電圧ＶCCを
供給し始める。ノードＮ２のレベルが上がり、Ｎチャン
ネルＭＯＳトランジスタ２２がオンすると、第２のワー
ド線３１にＶＳ２より負電圧（−ＶN ）が供給される。
このようにして第２のワード線３１が負電圧になると、
ＶＳ２とノードＮ２との間に介在したＮチャンネルＭＯ
Ｓトランジスタ２３がカットしてノードＮ２がハイレベ
ルで安定し、第２のワード線３１にＮチャンネルＭＯＳ
トランジスタ２２を介して負電圧（−ＶN ）が安定供給
される。また、第２のワード線３１が負電圧になると、
該第２のワード線３１と接地との間に介在した２つのＭ
ＯＳトランジスタ１９，２０のうちＰチャンネルＭＯＳ
トランジスタ１９がカットする結果、もはやＮチャンネ
ルＭＯＳトランジスタ２０が第２のワード線３１を０Ｖ
に引くことはない。
【００１８】以上の動作により、第１のワード線３０に
は選択のために正電圧（電源電圧ＶCC）が供給され、第
２のワード線３１には非選択状態とすべく負電圧（−Ｖ
N ）が供給される。このようにして各ワード線３０，３
１を駆動すると同時にＹＧ信号をハイレベルにして選択
ゲート３５，３６をオンさせることによりビット線３
３，３４をセンスアンプ３７，３８に接続し、選択され
た第１のワード線３０上に接続されている第１ブロック
のメモリセル２４，２５の電流を感知する。このとき、
非選択の第２のワード線３１等を負電圧にすることで非
選択メモリセル２６，２７のリーク電流が完全にカット
されるので、正常な読み出し動作が保証される。
は選択のために正電圧（電源電圧ＶCC）が供給され、第
２のワード線３１には非選択状態とすべく負電圧（−Ｖ
N ）が供給される。このようにして各ワード線３０，３
１を駆動すると同時にＹＧ信号をハイレベルにして選択
ゲート３５，３６をオンさせることによりビット線３
３，３４をセンスアンプ３７，３８に接続し、選択され
た第１のワード線３０上に接続されている第１ブロック
のメモリセル２４，２５の電流を感知する。このとき、
非選択の第２のワード線３１等を負電圧にすることで非
選択メモリセル２６，２７のリーク電流が完全にカット
されるので、正常な読み出し動作が保証される。
【００１９】次に、第２のワード線３１を選択し、かつ
第１のワード線３０等を非選択状態とする場合には、図
４の右半部に示すように、ＶＧ１，ＶＧ４をハイレベ
ル、ＶＧ２，ＶＧ３をロウレベルにする。これにより、
上記とは全く逆に第１のワード線３０には負電圧（−Ｖ
N ）が供給され、第２のワード線３１には正電圧（電源
電圧ＶCC）が供給される結果、第２ブロックのメモリセ
ル２６，２７の読み出しが実行される。この場合にも、
非選択の第１のワード線３０等を負電圧にすることで非
選択メモリセル２４，２５のリーク電流が完全にカット
されるので、正常な読み出し動作が保証される。
第１のワード線３０等を非選択状態とする場合には、図
４の右半部に示すように、ＶＧ１，ＶＧ４をハイレベ
ル、ＶＧ２，ＶＧ３をロウレベルにする。これにより、
上記とは全く逆に第１のワード線３０には負電圧（−Ｖ
N ）が供給され、第２のワード線３１には正電圧（電源
電圧ＶCC）が供給される結果、第２ブロックのメモリセ
ル２６，２７の読み出しが実行される。この場合にも、
非選択の第１のワード線３０等を負電圧にすることで非
選択メモリセル２４，２５のリーク電流が完全にカット
されるので、正常な読み出し動作が保証される。
【００２０】なお、上記回路例では各ワード線駆動回路
３９，４０において負電圧側のＰチャンネルＭＯＳトラ
ンジスタ１５，２１のソースに入力信号ＶＧ１，ＶＧ３
を与えているので、各ワード線３０，３１が負電圧（−
ＶN ）から電源電圧（ＶCC）まで変化する際、該Ｐチャ
ンネルＭＯＳトランジスタ１５，２１のソース電圧が入
力信号ＶＧ１，ＶＧ３に応じて電源電圧から０Ｖに変化
することにより、ノードＮ１，Ｎ２が電源電圧から負電
圧まで容易に変化し得るようになっている。同じく負電
圧側の２つのＮチャンネルＭＯＳトランジスタ１６，１
７及び２２，２３は、負電圧発生時の半導体基板への逆
流防止のために、トリプルウェル構成を採用することが
好ましい。
３９，４０において負電圧側のＰチャンネルＭＯＳトラ
ンジスタ１５，２１のソースに入力信号ＶＧ１，ＶＧ３
を与えているので、各ワード線３０，３１が負電圧（−
ＶN ）から電源電圧（ＶCC）まで変化する際、該Ｐチャ
ンネルＭＯＳトランジスタ１５，２１のソース電圧が入
力信号ＶＧ１，ＶＧ３に応じて電源電圧から０Ｖに変化
することにより、ノードＮ１，Ｎ２が電源電圧から負電
圧まで容易に変化し得るようになっている。同じく負電
圧側の２つのＮチャンネルＭＯＳトランジスタ１６，１
７及び２２，２３は、負電圧発生時の半導体基板への逆
流防止のために、トリプルウェル構成を採用することが
好ましい。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、電気的一括消去機能を有する不揮発性メモリの読み
出し方法において、過消去メモリセルのリーク電流を遮
断するように非選択メモリセルのゲートに負電圧を与え
る構成を採用したので、メモリセルのしきい値電圧にば
らつきがあっても正常な読み出し動作を保証できる。ま
た、低電圧動作を容易に実現できる効果がある。
ば、電気的一括消去機能を有する不揮発性メモリの読み
出し方法において、過消去メモリセルのリーク電流を遮
断するように非選択メモリセルのゲートに負電圧を与え
る構成を採用したので、メモリセルのしきい値電圧にば
らつきがあっても正常な読み出し動作を保証できる。ま
た、低電圧動作を容易に実現できる効果がある。
【図１】本発明に係る読み出し方法を説明するためのフ
ラッシュＥＥＰＲＯＭの概略構成を示す回路図である。
ラッシュＥＥＰＲＯＭの概略構成を示す回路図である。
【図２】フラッシュＥＥＰＲＯＭメモリセルの書き込み
／消去後のしきい値電圧の分布を示す図である。
／消去後のしきい値電圧の分布を示す図である。
【図３】本発明の一実施例に係る読み出し方法を説明す
るためのフラッシュＥＥＰＲＯＭの主要部の構成を示す
回路図である。
るためのフラッシュＥＥＰＲＯＭの主要部の構成を示す
回路図である。
【図４】図３の回路の動作タイミング図である。
１，２，３，４，５，６ フラッシュＥＥＰＲＯＭメモ
リセル ７，８，９ ワード線 １０，１１ 選択ゲート １２，１３，１５，１８，１９，２１ ＰチャンネルＭ
ＯＳトランジスタ １４，１６，１７，２０，２２，２３ ＮチャンネルＭ
ＯＳトランジスタ ２４，２５，２６，２７ フラッシュＥＥＰＲＯＭメモ
リセル ２８，２９ ソース線 ３０，３１ ワード線 ３２ 選択線 ３３，３４ ビット線 ３５，３６ 選択ゲート ３７，３８ センスアンプ ３９，４０ ワード線駆動回路
リセル ７，８，９ ワード線 １０，１１ 選択ゲート １２，１３，１５，１８，１９，２１ ＰチャンネルＭ
ＯＳトランジスタ １４，１６，１７，２０，２２，２３ ＮチャンネルＭ
ＯＳトランジスタ ２４，２５，２６，２７ フラッシュＥＥＰＲＯＭメモ
リセル ２８，２９ ソース線 ３０，３１ ワード線 ３２ 選択線 ３３，３４ ビット線 ３５，３６ 選択ゲート ３７，３８ センスアンプ ３９，４０ ワード線駆動回路
Claims (1)
- 【請求項１】 電気的一括消去機能を有する不揮発性メ
モリの読み出し方法であって、 全てのメモリセルのうち選択メモリセルのゲートに正電
圧を与えると同時に、過消去メモリセルのリーク電流を
遮断するように非選択メモリセルのゲートに負電圧を与
えることを特徴とする読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30678492A JPH06162787A (ja) | 1992-11-17 | 1992-11-17 | 電気的一括消去機能を有する不揮発性メモリの読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30678492A JPH06162787A (ja) | 1992-11-17 | 1992-11-17 | 電気的一括消去機能を有する不揮発性メモリの読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162787A true JPH06162787A (ja) | 1994-06-10 |
Family
ID=17961218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30678492A Pending JPH06162787A (ja) | 1992-11-17 | 1992-11-17 | 電気的一括消去機能を有する不揮発性メモリの読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162787A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831904A (en) * | 1995-08-02 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device capable of conditioning over-erased memory cells |
| US5959890A (en) * | 1997-08-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| US6191977B1 (en) | 1998-03-28 | 2001-02-20 | Hyundai Electronics Industries Co., Ltd. | Sense circuit for a multi-level flash memory cell |
| US6292423B1 (en) | 1999-06-28 | 2001-09-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
-
1992
- 1992-11-17 JP JP30678492A patent/JPH06162787A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831904A (en) * | 1995-08-02 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device capable of conditioning over-erased memory cells |
| US5920509A (en) * | 1995-08-02 | 1999-07-06 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device capable of conditioning over-erased memory cells |
| US5959890A (en) * | 1997-08-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| US6191977B1 (en) | 1998-03-28 | 2001-02-20 | Hyundai Electronics Industries Co., Ltd. | Sense circuit for a multi-level flash memory cell |
| US6292423B1 (en) | 1999-06-28 | 2001-09-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US6452853B2 (en) | 1999-06-28 | 2002-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
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