JPH09180475A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH09180475A
JPH09180475A JP27323696A JP27323696A JPH09180475A JP H09180475 A JPH09180475 A JP H09180475A JP 27323696 A JP27323696 A JP 27323696A JP 27323696 A JP27323696 A JP 27323696A JP H09180475 A JPH09180475 A JP H09180475A
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Abstract

(57)【要約】 【課題】 メモリセルのしきい値電圧分布を細かく制御
できる不揮発性半導体メモリ装置を提供する。 【解決手段】 プログラム後のプログラム検証のときに
選択メモリセルのワードラインへプログラム基準電圧Ｐ
Ｖref を提供すると共に非選択メモリセルのワードライ
ンへパス電圧Ｖpassを提供するプログラム検証制御回路
２０を設け、ＰＶref を可変調節することによりプログ
ラムセルを通って流れる感知電流Ｉｓが制御されてプロ
グラムセルのしきい値電圧検証レベルが調整されるよう
になっている。また、消去後の消去検証のときに消去メ
モリセルを通った後の感知電流Ｉｓの量を消去基準電圧
ＥＶref に従って制御する消去検証制御回路１０を設
け、ＥＶref を可変調節することにより消去メモリセル
のしきい値電圧検証レベルが調整されるようになってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に不揮発性の半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の大容量化に集積技術
が伴わなければチップサイズは増加してしまうが、近年
のサブミクロンクラスまでの微細加工にも限界が見え、
更なる技術開発が研究されている。そこで最近、１個の
セルで読出時に複数のデータを認識するようにしてより
多量の情報を記憶するマルチビットメモリ(Multi bit M
emory)が活発に研究されており、特に、不揮発性メモリ
装置のフラッシュメモリと組み合わせたマルチビットフ
ラッシュメモリが大いに注目されている。
【０００３】従来のＮＡＮＤ形フラッシュメモリでは、
プログラムしたメモリセルはポジティブしきい値電圧
（＋）を有し、消去したメモリセルはネガティブしきい
値電圧（−）を有するように設計されるが、消去セルの
しきい値電圧（＝Ｖth）が過度に低くなることがあるた
め、マルチビット技術と組み合わせたときに問題が発生
する。
【０００４】図２に、従来における不揮発性半導体メモ
リの消去及びプログラム動作のフローチャートを示して
いるが、同図を参照すれば、メモリセルの消去（ERASE)
終了で消去検証(VERIFY ERASURE)が行われ、この消去検
証でメモリセルのＶthが０Ｖを下回っていればメインプ
ログラム(MAIN PROGRAM)が遂行される。従って、例えば
消去Ｖthが−３Ｖ、プログラムＶthが３Ｖのレベルであ
るとすると、消去により−３Ｖを大きく越える程度にま
で過度に消去されたセルが存在する場合、これらセルは
プログラム検証又は読出動作でパストランジスタとして
動作するときのターンオン抵抗が小さく、相対的に、正
常セルがパストランジスタとして動作するときのターン
オン抵抗が大きくなるので、選択したメモリセルのドレ
イン電圧がパストランジスタのターンオン抵抗により異
なる事態を招き、プログラム検証動作時等のＶth差が大
きくなる。
【０００５】これについて図３を参照し更に説明する。
まず、プログラムセルのＶthは３Ｖにされ、プログラム
検証や読出動作でパストランジスタとするセルのゲート
には５Ｖを加えると仮定する。すると、Ｖthが−３Ｖを
下回るまで過度消去された消去セルがパストランジスタ
としてある場合の選択セルのＶth（Ｂ）と、正常に−３
Ｖに消去された消去セルがパストランジスタとしてある
場合の選択セルのＶth（Ａ１）とでは、０．７ＶのＶth
の差が発生し得る。このようにＶthに０．７Ｖの差がで
てしまうと、プログラム検証や読出動作においてマルチ
ビットのようにセルＶthの分布を１Ｖ以下で非常に細か
く調整するメモリには不向ということになる。
【０００６】また、従来のＮＡＮＤ形フラッシュメモリ
は、プログラム動作において選択セルのワードライン
（Ｗ／Ｌ）に印加されるプログラム電圧（Ｖpgm ）によ
り、非選択ストリングのセルデータが攪乱されるのを防
止するために、セルフブースティング（Self Boosting)
方式を採択しており、攪乱防止の特性は比較的優れてい
る（その詳細な内容は、例えば１９９３年１２月２２日
付米国出願“不揮発性半導体メモリ装置”に記載されて
いる）。しかし、非選択ストリングのセルＶthがネガテ
ィブであると、Ｖpgm により非選択セルのチャネルに発
生するプログラム防止電圧はやや低くなる。これについ
て図１を通じて説明する。図１は、ＮＡＮＤ形ストリン
グの等価回路図及び断面図である。半導体基板１と、ウ
ェル領域２と、ドレイン及びソース領域３と、半導体基
板１上に絶縁膜を介し形成されたフローティングゲート
４と、このフローティングゲート４上に絶縁膜を介し形
成された制御ゲート５と、が示されている。
【０００７】図示の構成に従えば、Ｖpgm によりメモリ
セルのチャネルＢに発生する電圧増加分はＶａ、プログ
ラム動作時の非選択メモリセルのゲートに加えられるパ
ス電圧（Ｖpass）により発生する電圧増加分はＶｂ、そ
して、消去セルのＶthは−３Ｖで、この消去セルがプロ
グラム動作時に非選択メモリセルとして動作するものと
してある。この場合、プログラム動作時に最初に発生す
る全体チャネル電圧はＶcc−１Ｖthになり、その後Ｖpa
ssによりチャネル電圧はＶｂだけ上昇し、そしてＶpgm
によりＶａだけ追加上昇する。しかし、非選択メモリセ
ルのＶthが−３Ｖであり、すべてのセルのチャネルが接
続されているのでチャネル電圧の分配現像が現われ、最
終的にＶpgm が加わるメモリセルのチャネル電圧は（Ｖ
cc−１Ｖth）＋Ｖｂになる。このため、Ｖpassが低くな
るとプログラム攪乱防止特性が低下するという問題点が
ある。
【０００８】
【発明が解決しようとする課題】このような従来技術に
着目して本発明の目的は、読出又はプログラム検証動作
時にパストランジスタのしきい値電圧の差が小さく、タ
ーンオン抵抗のバラツキのない不揮発性半導体メモリ装
置を提供することにある。また本発明の他の目的は、プ
ログラム時のプログラム攪乱防止特性が向上し得る不揮
発性半導体メモリ装置を提供することにある。更に本発
明のまた他の目的は、消去時の消去攪乱防止特性が向上
し得る不揮発性半導体メモリ装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、消去によりネガティブのしきい値電圧とされ且つプ
ログラムによりポジティブのしきい値電圧とされるフロ
ーティングゲートトランジスタのメモリセルを複数直列
接続したＮＡＮＤ形のセル構造を有し、ビットラインか
ら感知電流を流してメモリセルのしきい値電圧に応じた
前記感知電流の変化を感知することでデータを読出すよ
うにした不揮発性半導体メモリ装置において、消去後の
消去検証のときに消去メモリセルを通った後の前記感知
電流量を消去基準電圧に従って制御する消去検証制御回
路が設けられ、前記消去基準電圧を可変調節することに
より消去メモリセルのしきい値電圧検証レベルが調整さ
れるようになっていることを特徴とする。或いは、消去
によりネガティブのしきい値電圧とされ且つプログラム
によりポジティブのしきい値電圧とされるフローティン
グゲートトランジスタのメモリセルを複数直列接続した
ＮＡＮＤ形のセル構造を有し、ビットラインから感知電
流を流してメモリセルのしきい値電圧に応じた前記感知
電流の変化を感知することでデータを読出すようにした
不揮発性半導体メモリ装置において、プログラム後のプ
ログラム検証のときに選択メモリセルのワードラインへ
プログラム基準電圧を提供すると共に非選択メモリセル
のワードラインへパス電圧を提供するプログラム検証制
御回路が設けられ、前記プログラム基準電圧を可変調節
することによりプログラムメモリセルを通って流れる前
記感知電流が制御されてプログラムメモリセルのしきい
値電圧検証レベルが調整されるようになっていることを
特徴とする。また、上記消去検証制御回路及びプログラ
ム検証制御回路の両方をもつことを特徴とする。この場
合、消去検証のときにプログラム検証制御回路がワード
ラインを０Ｖにするようにしておくことができ、また、
プログラム検証のときに消去検証制御回路がメモリセル
のソース側を接地させるようにしておくことができる。
【００１０】このメモリによれば、プログラム基準電圧
をポジティブの低レベル（例えばマルチビットを読出す
ためのポジティブＶthの最低レベル）としてプログラム
検証するプリプログラムを実施してプログラムメモリセ
ルのしきい値電圧をポジティブに揃えた後にメインプロ
グラムを実施してプログラムメモリセルを所望のしきい
値電圧にプログラムするようにすることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１２】図４は、本発明による不揮発性半導体メモ
リ装置の概略回路図である。各ＮＡＮＤセルユニットＮ
Ｕは、第１選択トランジスタＳＴ１及び第２選択トラン
ジスタＳＴ２と、第１選択トランジスタＳＴ１のソース
と第２選択トランジスタＳＴ２のドレインとの間にドレ
イン・ソース通路を直列接続したメモリセル（メモリト
ランジスタ）Ｍ１〜Ｍ４と、から構成される。メモリセ
ルＭ１〜Ｍ４のそれぞれは、チャネルを間に挟んでドレ
イン及びソースを有し、そのチャネル上にトンネル酸化
膜を介して形成されたフローティングゲートと、このフ
ローティングゲート上に中間絶縁膜を介して形成された
制御ゲートと、を有する。第１選択トランジスタＳＴ１
のドレインはビットラインＢＬと接続され、第２選択ト
ランジスタＳＴ２のソースは共通ソースラインＣＳＬ６
０と接続される。また、メモリセルＭ１〜Ｍ４の制御ゲ
ートと第１選択トランジスタＳＴ１及び第２選択タラン
ジスタＳＴ２のゲートが接続される第１選択ラインＳＳ
Ｌ１、第２選択ラインＧＳＬ２、及び各ワードラインＷ
／Ｌは、それそれ選択トランジスタＰＧ１〜ＰＧ６を介
し電圧を受け制御される。
【００１３】このようなＮＡＮＤセルユニットＮＵを多
数含むメモリセルブロック５０と、このメモリセルブロ
ック５０を選択するためのブロック選択制御回路４０
と、各ビットラインＢ／Ｌと接続されたセンスアンプ３
０と、メモリセルＭ１〜Ｍ４のプログラム検証電圧を印
加するプログラム検証制御回路２０と、共通ソースライ
ン（ＣＳＬ）６０に接続された消去検証制御回路１０
と、が本例の不揮発性半導体メモリ装置には備えられて
いる。尚、４個のメモリセルＭ１〜Ｍ４を便宜上図示し
てあるが、８個ないし１６個、若しくはそれ以上も可能
であるのは勿論である。
【００１４】図４及びそのタイミング図である図７を通
じて動作を説明する。センスアンプ（Ｓ／Ａ）３０は、
消去検証動作時にはビットラインＢ／Ｌの論理“ハイ”
レベルから論理“ロウ”レベルへの遷移を感知してその
次の消去動作を終了し、プログラム検証動作時には、ビ
ットラインＢ／Ｌの論理“ロウ”レベルから論理“ハ
イ”レベルへの遷移を感知してプログラム動作を終了す
ると仮定する。そして、図７に示すＷ／Ｌ（Ｓ１）は選
択のＷ／Ｌに印加される電圧、Ｗ／Ｌ（Ｓ２）は非選択
のＷ／Ｌに印加される電圧を表す。
【００１５】まず、消去検証動作の場合は消去後消去検
証モードＴ１に進入し、ブロック選択制御回路４０によ
り、選択トランジスタＰＧ１〜ＰＧ６のゲート（ＣＧ）
７０にはＶcc＋ΔＶの電圧が印加され、そしてストリン
グ選択の第１選択ラインＳＳＬ１及び接地選択の第２選
択ラインＧＳＬ１にはＶccの電圧ＶPASSが印加される。
これにより選択されたブロック５０内のすべてのＷ／Ｌ
１〜Ｗ／Ｌ４は、消去検証活性化信号バーＥＲＡvfが論
理“ロウ”レベルへ遷移することですべて接地レベルに
なる。その後にビットラインＢ／Ｌと接続されたＳ／Ａ
３０から選択されたストリングＮＵへ電流Ｉｓが流れ、
この電流Ｉｓは、メモリセルのＶthと共通ソースライン
（ＣＳＬ）６０を制御する消去検証制御回路部１０のＥ
Ｖref 値とにより制限される。
【００１６】この消去検証制御回路部１０の動作を詳述
すれば、消去検証モードＴ１へ進入すると消去電圧バー
ＥＲＡｓが論理“ロウ”レベルになってＮＭＯＳトラン
ジスタＭ１２はオフとなり、また消去検証活性化信号バ
ーＥＲＡvfが論理“ロウ”レベルになることでＮＭＯＳ
トランジスタＭ１１のゲート論理が“ハイ”レベルにな
る。従って、消去検証動作の検証レベルを調整する消去
基準電圧ＥＶref がＮＭＯＳトランジスタＭ１１を通じ
てＮＭＯＳトランジスタＭ１３のゲートに伝達され、Ｃ
ＳＬ６０は、ＮＭＯＳトランジスタＭ１３のゲート電圧
により左右される。この結果、Ｖthの感知電流Ｉｓは、
消去メモリセルのＶthと消去基準電圧ＥＶref により複
合的に調整される。
【００１７】消去メモリセルの最大Ｖthを−１Ｖで感知
する場合についてメモリセルのＶthに従い説明する。ま
ず消去が不十分でＶthがポジティブの場合、感知電流Ｉ
ｓは十分にメモリセルを通じて流れることができないの
で、消去基準電圧ＥＶref に関係なくＳ／Ａ３０は論理
“ハイ”を感知し、再び消去動作を遂行することにな
る。これにより当該メモリセルのＶthが０Ｖになると、
メモリセルを通じる感知電流ＩｓはＶthがポジティブの
場合に比べて多く流れるが、消去基準電圧ＥＶref でＮ
ＭＯＳトランジスタＭ１３のゲートを調整しているの
で、やはり感知電流Ｉｓは接地へ流れることができな
い。従ってＳ／Ａ３０は論理“ハイ”状態を感知する。
このＳ／Ａ３０の論理“ハイ”レベルにより再び消去動
作を遂行し、当該メモリセルのＶthがネガティブになれ
ば、感知電流Ｉｓを十分に流すだけＶthが低くなるの
で、Ｓ／Ａ３０が論理“ハイ”状態で感知されるかどう
かは消去基準電圧ＥＶref によってのみ左右される。従
って、この消去基準電圧ＥＶref を調整することにより
Ｓ／Ａ３０の論理“ハイ”又は“ロウ”感知を決定でき
るので、消去動作の完了可否を決定できる。つまり、こ
の動作を応用すれば、消去セルの最大Ｖthを自在に調節
可能である。
【００１８】次の動作であるプログラム検証動作につい
て説明する。
【００１９】プログラム動作後にプログラム検証モード
Ｔ２へ進入すると、外部アドレスデコーディングにより
特定のブロック５０が選択され、ブロック選択制御回路
４０により、選択トランジスタＰＧ１〜ＰＧ６ゲート
（ＣＧ）７０には、出力ライン８０，９０及びプログラ
ム検証制御回路２０の各電圧を選択トランジスタＰＧ１
〜ＰＧ６を通じて減衰なく十分に伝達するためにＶccよ
り高い電圧Ｖcc＋ΔＶが印加される。そして出力ライン
８０，９０には、選択されたビットラインＢ／Ｌの電圧
をセルへ十分に伝達するためにＶcc以上の電圧ＶPASSが
印加される。またプログラム検証制御回路２０により、
選択Ｗ／Ｌ（Ｓ１）にはプログラム基準電圧ＰＶref が
印加され、非選択Ｗ／Ｌ（Ｓ２）には電圧ＶPASSが印加
される。
【００２０】このプログラム検証制御回路２０の動作を
詳述する。アドレスデーコディングに従い選択のＷ／Ｌ
に接続したプログラム検証制御回路２０へ提供される制
御信号バーＴｉは論理“ロウ”レベルになり、プログラ
ム検証活性化信号バーＰＧＭvfも論理“ロウ”レベルに
なる。これに従って、選択Ｗ／Ｌ（Ｓ１）のＮＭＯＳト
ランジスタＭ２３のみオンとなる。このＮＭＯＳトラン
ジスタＭ２３を通じて供給されるプログラム基準電圧Ｐ
Ｖref は、ＮＭＯＳトランジスタＭ２２のゲートが論理
“ハイ”レベルなので、選択Ｗ／Ｌ（Ｓ１）へ送られ
る。一方、非選択Ｗ／Ｌ（Ｓ２）のプログラム検証制御
回路２０の出力電圧は、制御信号バーＴｉ論理“ハイ”
レベル、プログラム検証活性化信号バーＰＧＭvfが論理
“ロウ”レベルにあり、従ってＰＭＯＳトランジスタＭ
２１がオンとなるので、Ｖpassの電圧となる。
【００２１】以下の検証動作は、プログラムセルのＶth
が０．５Ｖ以上になるように検証する場合を説明する。
プログラム検証モードＴ２に進入すれば、選択Ｗ／Ｌ
（Ｓ１）にはプログラム基準電圧ＰＶref が印加され、
非選択Ｗ／Ｌ（Ｓ２）にはＶPASSが印加される。また共
通ソースラインＣＳＬは、消去電圧バーＥＲＡｓの論理
“ハイ”レベルにより接地レベルになる。そして、消去
検証と同様にＳ／Ａ３０を通じて感知電流Ｉｓが供給さ
れ、ＶPASSがＶccレベル以上、プログラム基準電圧ＰＶ
ref がポジティブレベルで調整するようにしてあると、
まず、プログラムが不十分でセルのＶthが−０．５Ｖの
場合、感知電流Ｉｓは、プログラム基準電圧ＰＶref に
関係なくセルを通じて共通ソースラインＣＳＬへすべて
流れ、このためビットラインＢ／Ｌの電圧はほぼ接地レ
ベルになる。従って、Ｓ／Ａ３０が論理“ロウ”レベル
感知となり再プログラム動作を行うことになる。
【００２２】再プログラムによりセルのＶthが０Ｖ以上
になった場合には、感知電流Ｉｓがプログラム基準電圧
ＰＶref により制御されてビットラインＢ／Ｌの電圧レ
ベルが調節されることになる。即ち、セルのＶthが０Ｖ
となったときに、プログラム基準電圧ＰＶref が０Ｖで
あればセルを通じて感知電流Ｉｓが十分に流れることが
できないのでビットラインＢ／Ｌの電圧レベルは上昇す
るが、プログラム基準電圧ＰＶref が十分にポジティブ
であれば、感知電流Ｉｓはセルを通じて共通ソースライ
ンＣＳＬへすべて流入するので、ビットラインＢ／Ｌの
電圧レベルはほぼ０Ｖになる。従って、例えばプログラ
ム基準電圧ＰＶref を０．５Ｖに固定した状態でプログ
ラム検証動作を遂行すれば、セルのＶthが０．５Ｖに達
していない場合にはＳ／Ａ（３０）が論理“ロウ”感知
になって再プログラム動作が継続して遂行され、このプ
ログラム遂行によりセルのＶthが０．５Ｖになれば、当
該セルの感知電流Ｉｓ制限でＳ／Ａ（３０）が論理“ハ
イ”感知となってプログラム動作終了となる。
【００２３】以上ような消去検証及びプログラム検証を
通じてプログラムセルのＶthを例えば上記のように低レ
ベルのポジティブレベルに揃えるプリプログラムをまず
実行するようにし、この後に更に異なる状態へのプログ
ラムを実行すれば、従来技術よりも改善されたマルチビ
ットメモリを実現可能である。即ち、しきい値電圧の分
布を細かく微調整可能であり、またプログラム攪乱防止
特性を向上させ得るという長所がある。
【００２４】図５は、この例における消去及びプログラ
ム動作遂行のフローチャートである。同図を参照すれ
ば、メモリセルに対する消去(ERASE) を遂行した後に上
記のような消去検証(VERIFY ERASURE)を遂行する。これ
により、メモリセルのＶthが０Ｖを下回れば(MAXIMUM E
RASURE Vth < 0V)、プリプログラム動作の遂行となる(P
REPROGRAM OPERATION)。このプリプログラムに続いて上
記のようなプログラム検証(VERIFY PROGRAM)を遂行し、
対象メモリセルのＶthについて０Ｖを上回る(MINIMUM P
ROGRAM Vth > 0V)ように揃えた後、所望のセルのＶthだ
け更にプログラムするメインプログラム動作(MAIN PROG
RAM)を遂行する。
【００２５】図６は、本発明と従来技術とにおける消去
及びプログラム動作後のしきい値電圧の違いを示す。本
発明によれば、消去メモリセルとプログラムメモリセル
とのしきい値電圧差を明確に区分することができる。
【図面の簡単な説明】
【図１】メモリセル（ＮＡＮＤ形ストリング）の等価回
路図とその断面図。
【図２】従来における消去及びプログラム動作のフロー
チャート。
【図３】従来技術におけるプログラム検証及び読出動作
時の感知しきい値電圧のバラツキを示した波形図。
【図４】本発明による不揮発性メモリの概略を示した回
路図。
【図５】本発明による消去及びプログラム動作のフロー
チャート。
【図６】本発明と従来技術とで比較して示すメモリセル
のしきい値電圧分布図。
【図７】本発明による消去検証及びプログラム検証のタ
イミング図。
【符号の説明】
１０ 消去検証制御回路 ２０ プログラム検証制御回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 消去によりネガティブのしきい値電圧と
    され且つプログラムによりポジティブのしきい値電圧と
    されるフローティングゲートトランジスタのメモリセル
    を複数直列接続したＮＡＮＤ形のセル構造を有し、ビッ
    トラインから感知電流を流してメモリセルのしきい値電
    圧に応じた前記感知電流の変化を感知することでデータ
    を読出すようにした不揮発性半導体メモリ装置におい
    て、 消去後の消去検証のときに消去メモリセルを通った後の
    前記感知電流量を消去基準電圧に従って制御する消去検
    証制御回路が設けられ、前記消去基準電圧を可変調節す
    ることにより消去メモリセルのしきい値電圧検証レベル
    が調整されるようになっていることを特徴とする不揮発
    性半導体メモリ装置。
  2. 【請求項２】 消去によりネガティブのしきい値電圧と
    され且つプログラムによりポジティブのしきい値電圧と
    されるフローティングゲートトランジスタのメモリセル
    を複数直列接続したＮＡＮＤ形のセル構造を有し、ビッ
    トラインから感知電流を流してメモリセルのしきい値電
    圧に応じた前記感知電流の変化を感知することでデータ
    を読出すようにした不揮発性半導体メモリ装置におい
    て、 プログラム後のプログラム検証のときに選択メモリセル
    のワードラインへプログラム基準電圧を提供すると共に
    非選択メモリセルのワードラインへパス電圧を提供する
    プログラム検証制御回路が設けられ、前記プログラム基
    準電圧を可変調節することによりプログラムメモリセル
    を通って流れる前記感知電流が制御されてプログラムメ
    モリセルのしきい値電圧検証レベルが調整されるように
    なっていることを特徴とする不揮発性半導体メモリ装
    置。
  3. 【請求項３】 消去後の消去検証のときに消去メモリセ
    ルを通った後の感知電流量を消去基準電圧に従って制御
    する消去検証制御回路が設けられ、前記消去基準電圧を
    可変調節することにより消去メモリセルのしきい値電圧
    検証レベルが調整されるようになっている請求項２記載
    の不揮発性半導体メモリ装置。
  4. 【請求項４】 消去検証のときにプログラム検証制御回
    路がワードラインを０Ｖにする請求項３記載の不揮発性
    半導体メモリ装置。
  5. 【請求項５】 プログラム検証のときに消去検証制御回
    路がメモリセルのソース側を接地させる請求項３又は請
    求項４記載の不揮発性半導体メモリ装置。
  6. 【請求項６】 プログラム基準電圧をポジティブの低レ
    ベルとしてプログラム検証するプリプログラムを実施し
    てプログラムメモリセルのしきい値電圧をポジティブに
    揃えた後にメインプログラムを実施してプログラムメモ
    リセルを所望のしきい値電圧にプログラムする請求項２
    〜５のいずれか１項に記載の不揮発性半導体メモリ装
    置。
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