JPH0797571B2 - 半導体構造体にコンタクトウインド−を形成する方法 - Google Patents

半導体構造体にコンタクトウインド−を形成する方法

Info

Publication number
JPH0797571B2
JPH0797571B2 JP61076416A JP7641686A JPH0797571B2 JP H0797571 B2 JPH0797571 B2 JP H0797571B2 JP 61076416 A JP61076416 A JP 61076416A JP 7641686 A JP7641686 A JP 7641686A JP H0797571 B2 JPH0797571 B2 JP H0797571B2
Authority
JP
Japan
Prior art keywords
contact window
contact
layer
oxide
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP61076416A
Other languages
English (en)
Other versions
JPS61292323A (ja
Inventor
バーバラ、エー、ヒース
Original Assignee
ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US06/719,073 external-priority patent/US4659526A/en
Application filed by ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド filed Critical ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド
Publication of JPS61292323A publication Critical patent/JPS61292323A/ja
Publication of JPH0797571B2 publication Critical patent/JPH0797571B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体構造にコンタクトウインドーを形成する
方法に関する。
（従来技術） コンタクトウインドーの形成は高密度集積回路（IC）に
おいて大きな問題となっている。ICは積層とされてお
り、シリコン基板、その上の第１および場合によっては
第２の多結晶シリコン層、およびその上の少くとも１層
の金属とからなっている。これら層の夫々は回路要素
（例えばライン）とされる。これら種々の要素と層間の
絶縁を行うために中間レベル誘電体が第１（最下または
はじめに設けられた）多結晶シリコン層（ポリＩ）内に
限定される要素と第２多結晶シリコン層（ポリII）内に
限定される要素との間、ポリＩと第１金属層間および以
降の金属層内に限定される要素間に用いられる。コンタ
クトウインドーは２層間または基体の一部とその上に配
置される層または要素との間の接触を可能にするもので
ある。
コンタクトウインドーの一つの使用法は基板内に形成さ
れるソース／ドレン領域との電気接続を与えることであ
る。コンタクトウインドーの近辺にはゲート電極、電界
遮へい縁部または電界酸化物縁部のような他の要素が一
般に配置される。ICの集積密度の上昇により寸法が小さ
くなりそしてまたコンタクトウインドーをその近辺の要
素から分離するスペースも小さくなる。この問題を説明
するために第1A−1D図を参照する。
第1A図は基板３内につくられているソース／ドレン領域
２（破線内）上に配置されるコンタクトウインドー１の
平面図である。ウインドー１はソース／ドレン領域２を
絶縁体６から分離する縁部５から矢印４で示す距離ｄの
ところにある。絶縁体６はソース／ドレン領域２の外側
で基板３を覆っている。多結晶シリコンライン７はゲー
ト電極を形成し、この電極は縁部５で限定される活性領
域の上を通っている。第1A図に示すように、コンタクト
ウインドーは縁部５から適正な距離ｄだけ離れている。
しかしながだ第1B図に示すコンタクトウインドー１はソ
ース／ドレン領域２に対し適正に整合していない、これ
は主として領域２にあるため次に与えられる金属がソー
ス／ドレン領域２に接続することは出来るが、このウイ
ンドー１は絶縁体縁部５から離れておらず実際に絶縁体
６の上に部分的にかかっている。コンタクトウインドー
はエッチングにより形成される開口であり、導電金属が
充填されるものであるから、絶縁体６の部分（電界シー
ルドゲート電極あるいは電界酸化物の下の基板）が第1B
図のようにコンタクトウインドー１により露出されると
すると、そこに金属が加えられることにより絶縁体６
（あるいはその下の材料）がソース／ドレン領域２にそ
して金属の中間接続体に対して短絡してしまう。明らか
にこれは避けるべき事故である。
この問題を更に第1C図および第1D図で説明する。第1B図
の線Ａ−Ａにおける断面が第1C図であり、絶縁体６は基
板３内のソース／ドレン領域に続く電界シールド電極6a
（ポリＩで限定される）で示されている。（電界シール
ド電極については米国特許出願第574,056号（1984年１
月26日出願）を参照され度い。）ゲート電極７（ポリII
で限定される）はソース／ドレン領域２の上でそれに隣
接して示してある。基板３の上で電界シールド電極6aと
ゲート電極７の上に酸化物層８が示されている。コンタ
クトウインドー１は製造装置によりきめられるコンタク
トウインドーの位置を示す範囲９の下に形成される。第
1C図において電界シールド電極6aの部分は酸化物層８を
エッチングしてコンタクトウインドー１をつくるように
露出されている。金属が充填されると、これが電界シー
ルド電極6aをソース／ドレン領域２に対して短絡させ
る。同様にコンタクトウインドー１がゲート電極７の縁
部にかかるように整合がずれると、ゲート電極７の縁部
は、コンタクトウインドー１をつくるべく酸化物８をエ
ッチングすることにより露出されてしまい短絡が生じる
ことになる。
変形例を第1D図に示してあり、これも第1B図の線Ａ−Ａ
における断面である。この場合には絶縁体６は基板３内
のソース／ドレン領域２に続く電界酸化物6bとなってい
る。コンタクトウインドー１は製造装置によりきめられ
るコンタクトウインドーの位置を示す領域９の下に形成
される。
第1D図において領域９の下のフィールド酸化膜6bは酸化
物８を通りコンタクトウインドー１をエッチングするこ
とにより除去されている。（点線６′はコンタクトウイ
ンドーのエッチング前のフィールド酸化膜6bの元の厚さ
を示している。）酸化物８からのエッチング中区別出来
ないためにフィールド酸化膜6bのいく分かが除去され
る。
ICは一般に数百の回路と数百万個のコンタクトウインド
ーを有する大きな基板（直径約10cm〜20cm（４インチ〜
８インチ））の上に形成される。そのような材料はその
ような大面積にわたり均一な厚さ（少くとも±10％）で
形成することは出来ないから、この全基板面上のすべて
のコンタクトウインドーがエッチングにより形成出来る
ようにするため20％の過エッチングが普通である。
第1D図において、電界酸化物／活性領域パターンがシリ
コンの局部的な酸化により形成される場合に共通である
ようにフィールド酸化膜6bの縁部はテーパーをつけられ
ている。領域９で示されるコンタクトウインドー１の不
整合はこのフィールド酸化膜6bのテーパーのついた薄い
縁部6bbをコンタクトウインドーのエッチングに対して
露呈することになる。エッチングはフィールド酸化膜6b
と８に対し等しく作用ししかも過エッチングが通常必要
であるから、ソース／ドレン領域２を含まない基板３の
領域３′が露出されてしまう。これに金属が充填される
と基板３とソース／ドレン領域を短絡してしまう。
現在の高密度ダイナミックランダムアクセスメモリでは
コンタクトウインドーは長さおよび幅が1.0〜1.5ミクロ
ン程度である。このコンタクトウインドーはしばしば第
1A,1B,1C,1D図の要素７とライン５のような多結晶シリ
コンのワードラインと分離縁部の次の活性領域上に配置
される。ワードラインに直角の方向にビットラインが上
部金属層内に形成される。ビットラインのこの交叉点に
おいてメモリセルが形成される。コンタクトウインドー
はビットラインからのこの金属をソース／ドレン領域に
接続しうるようにするものである。コンタクトウインド
ーはワードラインと分離縁から約１ミクロンだけ離され
る。
しかしながら、コンタクトウインドー１自体の寸法は、
その実際の寸法が特定のコンタクトウインドーの寸法よ
り0.5ミクロンまで大きくなるようにその製造において
許容差を有している。コンタクトウインドーがその特定
値より大きい場合にはワードラインと分離縁に更に近く
なる。
従ってコンタクトウインドーを短絡の生じないように配
置する必要がある。一般にゲート電極の一方の縁部また
は分離縁（例えば電界シールド6aまたは電界フィールド
酸化膜6bの縁部）である既知の縁部に対してコンタクト
ウインドーを整合させるのが普通である。しかしながら
ICを形成する際には１つのレベルを次のレベルに整合さ
せるに零ではない許容度が存在する。この許容度ｔ（１
〜２ミクロン範囲の最小特徴寸法に対し、一般に0.5ミ
クロン）は製造に用いるウエハステッパに固有のもので
ある。分離縁等に対しコンタクトウインドーの不整合が
あれば大きい誤差マージンがない限り望ましくない短絡
が生じることになる。
第1A図について、コンタクトウインドー１が例えば縁５
のような任意の与えられた層の鋭い縁に対して整合され
るべきである。コンタクトウインドー１が任意の許容度
ｔとは無関係にライン５の右側に対し分離体６にたまた
ま接触しないようにするためには縁部５から少くともｔ
だけ離れたところにコンタクトウインドーを位置ぎめす
る必要がある。
この整合と許容度の問題は多層構造となるに従ってより
大きなものとなる。ポリＩとポリIIの間にも同様の許容
度ｔがあるためコンタクトウインドーをポリＩ内の要素
に対し整合する場合にはポリII内に形成される要素に対
するコンタクトウインドーの位置に更に大きな不確実性
（2tより僅かに小さい）がある。同様にコンタクトウイ
ンドーを電界酸化物縁部のような基板内に限定される要
素に対し整合する場合にはポリＩとポリIIの縁部に対す
るコンタクトウインドーの配置には約2tの不確実性が存
在する（但し両者が電界酸化物の縁に整合されるとす
る）。実際にはコンタクトウインドーは最も厳密でなけ
ればならない層に対して整合されるのであり、その層内
に限定される要素からｔより大きい距離だけ分離され
る。他の層内に形成される要素からコンタクトを分離す
る距離は従ってｔよりかなり大となる。
これら許容度のすべてを考慮すると、金属により多結晶
シリコン部分あるいは基板に対しコンタクトウインドー
を通じて短絡が生じないようにするにはコンタクトウイ
ンドーとそれに近接する要素との間に大きなマージンが
必要である。これはICの寸法を著しく大にするものであ
りウエハ当りのダイの数を減少させ収量を低下させるこ
とにある。
光学整合装置および製造方法において得られることの許
容度により与えられるこのような設計規準によれば無駄
な大チップ面積が生じる。また、この設計規準によれば
出来るだけ設計を積極的に行うことが不可能になる。活
性領域の開口を大きくするというこの設計規準は接触を
避けるべき近接の要素に対するコンタクトウインドーの
自己整合が与えられれば緩和出来る。すなわち、重なり
により短絡が生じないとすれば、重なる程度にまで多結
晶シリコンまたは他の要素を重ねることの出来る程度に
活性領域またはソース／ドレンの縁部に対するコンタク
トウインドーの位置の変化を許すことが出来れば有利で
ある。そのような短絡を防ぐための技術が極めて望まれ
るところであるがこれまでVLSIプロセス用にゲート電極
の縁部または分離部縁部に対するコンタクトウインドー
の整合に適した解決法はこれまで実現されていない。
（発明が解決しようとする問題点） 米国特許第4,466,172号に開示される一つの方法は多結
晶シリコンゲート電極に対しコンタクトウインドーの自
己整合を可能にするものである。この技術は多結晶シリ
コンゲート電極の酸化が多結晶シリコン要素の上面およ
び側面上に成長する酸化物により達成されるのであって
基体のソースおよびドレン領域上の酸化物によるもので
はないように、窒化物／酸化物ゲート誘電体を使用する
ものである。窒化物のエッチストップ層がこの構造の上
に付加されそして中間レベル誘電体が次に形成される。
コンタクトウインドーはパターン化されてこの窒化物エ
ッチストップ層にエッチングされる。次にこのエッチス
トップ層が除去され、そこがコンタクトウインドーによ
り露出される。次にソース／ドレン上の酸化物の除去さ
れて金属が蒸着される。ソース／ドレン上の酸化物の厚
さと多結晶シリコンゲート電極の上および側面上のそれ
との差によりコンタクトが多結晶シリコンゲート電極で
はなくソース／ドレン領域につくられる。
しかしこの技術を用いる場合にはいくつかの理由により
VLSI寸法の回路の製造に問題がある。まず、窒化物／酸
化物をゲート電極の下に設けるのは一般的でなく、通常
は標準的なｎ−チャンネル、Ｐ−チャンネルおよびCMOS
プロセスには望ましくない。そのような窒化物／酸化物
誘電体はこれまでは極めて重要な厚い酸化物（上記米国
特許第３欄第６行）が多結晶シリコン電極の上面と側面
に成長する間にソース／ドレン領域の酸化を防止するた
めに使用されている。この厚い酸化物はゲート電極が金
属と接触しないようにするための保護膜として作用す
る。
この酸化物はゲート酸化物の除去においてフッ化水素酸
（HF）にさらされることになる。HF溶液にさらされると
多結晶シリコン上に成長した酸化物はさらされないもの
と比較してピンホールの密度が著しく増加することは知
られている。これらピンホールは金属が与えられたとき
にこの金属と多結晶シリコンとの間に短絡を生じさせる
ことになる。更に、VLSI回路はポリサイド構造およびシ
リサイドのような酸化され難いゲート電極材料でしばし
ばつくられる。これが上記米国特許についての問題を生
じさせる。また僅かにドーピングされたドレン構造のよ
うな１ミクロンおよびサブミクロンのチャンネル長さに
合ってトランジスタ構造では一般に成長ではなく付着さ
れるのであって所望のデバイス特性によりきまる特定の
厚さ（0.1〜0.5ミクロン）をもつ側壁スペーサが必要と
なる。これらスペーサは金属とゲートとの短絡を防止す
るには不適当である。上記米国特許の方法はこれらデバ
イスの形成には適用出来ない。VLSI（多結晶シリコン幅
２ミクロン）におけるトランジスタにとっては上記米国
特許に必要なこの側壁酸化物はスペースをとりすぎる。
従ってそのような構造において自己整合したコンタクト
ウインドーを可能にするような製造可能であり、経済的
には受け入れ可能なプロセスはない。コンタクトウイン
ドーのスペースに対する積極的な設計規準は厚い中間誘
電体を使用する場合には不可能である。
（問題を解決するための手段） 本発明によれば、基板、基板の一部を覆う上面及び側壁
面を持つ少なくともひとつの中間導体すなわち半導体要
素及び前記少なくとも１つの半導体要素の少なくとも上
面を覆う絶縁層を含む第１構造体を形成する工程と、第
１構造体の露出した上面および側壁面上に選択的エッチ
ストップ層を形成する工程と、選択的エッチストップ層
上に中間レベル誘電体を形成する工程と、コンタクトウ
インドーを位置決めする工程と、中間レベル誘電体を介
しいコンタクトウインドーで選択的エッチストップ層ま
でエッチングする工程とを備え、基板、中間及びそれ以
上の導電度すなわち半導体レベルの誘電体、並びに中間
誘電体を有する半導体構造体にコンタクトウインドーを
形成する方法において、選択的エッチストップと、コン
タクトウインドーを介してコンタクトを形成すべき基板
領域を覆っている絶縁層並びに前記少なくとも１つの半
導体要素を覆い、絶縁層よりも完全にエッチングするに
は長い時間を要する絶縁層を有する絶縁層とをコンタク
トウインドーを介して異方性にエッチングする工程を備
え、コンタクトウインドーが少なくとも１つの半導体要
素にコンタクトを形成することなく少なくとも１つの半
導体要素に部分的に配されるように、コンタクトが形成
されるべき基板領域が露出されるが、コンタクトが形成
されるべきではない少なくとも１つの半導体要素を覆う
絶縁層は全体的にはエッチングされず、選択的エッチス
トップ層が第１構造体の側壁上に残されることを特徴と
する半導体構造体にコンタクトウインドーを形成する方
法が提供される。
（作 用） 本発明の一実施例では基板表面に対し実質的に垂直であ
るゲート電極そしてまたは分離縁部をつくり、これら要
素の上面を絶縁酸化物で保護し、これら構造の上面と側
面をエッチストップとして作用する層により保護し、ゲ
ート電極または分離縁部の側壁からエッチストップを除
去しないように異方的にエッチストップを除去すること
を含んでいる。そのようなエッチストップは比較的厚い
中間誘電体とゲート電極および基板を覆う酸化物との間
につくられる。このエッチストップはシリコン窒化物で
あるとよい。これにより活性領域上のコンタクトウイン
ドーのはじめの位置が、多結晶シリコン縁部または電界
酸化物縁部とコンタクトウインドーのそれに最も近い縁
部との間にこれまで大きい距離を必要とした設計規準に
は比較的無関係となることが出来る。従って自己整合が
得られ、製造装置における許容度によるコンタクトウイ
ンドーの位置はゲート電極または電界酸化物または電界
シールドの縁部のような分離縁部と部分的に重なること
が出来る。正規のまたは理想的な位置からのこのずれに
も拘らず、コンタクトウインドーは短絡を伴うことなく
形成出来る。
これは多結晶シリコン縁部または電界酸化物縁部をほゞ
垂直につくりそして多結晶要素の上面のみを覆う酸化物
を与えることにより行われる。その後にエッチストップ
材料が付着されその後に中間誘電体が付加される。次に
コンタクトウインドーがエッチストップまでエッチング
される。その後、保護されるべき要素の上面上のエッチ
ストップの露出された部分がこの要素の側面上のエッチ
ストップの部を残してこの部分的に完成されたコンタク
トウインドーから除去される。ゲートまたは電界シール
ドトランジスタの電極縁に対する自己整合の場合には次
にゲート電極を覆う酸化物と活性領域上の酸化物の相対
的な厚さの差を用いて、接触を行ってはならないゲート
電極あるいは他の要素を覆う酸化物を通して全体的にエ
ッチングすることなくコンタクトウインドーの過エッチ
ングを可能にする。エッチストップ層が除去された後に
残るこのエッチストップの残部と中間誘電体の残部が要
素の側面を保護する。電界酸化物の縁部の場合には次の
段階は電界酸化物と活性領域を覆う酸化物の差厚を用い
て電界領域を覆う酸化物を通して全体的にエッチングす
ることなくコンタクトウインドーの過エッチングを可能
にすることである。後述するように電界酸化物の縁部を
垂直にするという要件はその縁部の下のソース／ドレン
のドーパントの拡数を度合によりいく分緩和することが
出来る。ここで金属化を行うことが出来、そしてコンタ
クトが多結晶シリコン要素の上面または縁部または電界
酸化物の縁の下の基板に対する短絡なしにソース／ドレ
ン領域に対して行うことが出来る。
上記の目的をもって付加される層はエッチストップとし
て作用するものであり、すなわちそれがその上の中間レ
ベル誘電体より著しく低速でエッチングを行うからであ
る。シリコン窒化物が種々の理由で好適であるが他の材
料でもよい。エッチストップとして作用しうる他の材料
は酸化アルミニウムである。他の物質はそれらが中間レ
ベル誘電体用のエッチストップとして使用出来、絶縁物
でありそして次のプロセス段階で除去出来るものであれ
ばこのプロセスに使用出来る。
本発明はシングルおよびダブル多結晶シリコンプロセ
ス，シングルおよびマルチレベル金属プロセス、ポリサ
イドを用いるプロセスおよび従来の局部酸化分離、電界
シールド分離および例えば遮蔽インターフェース局部酸
化のような減少した島の口ばし形分離（reduced bird′
s beak isolation schmes）を含む他のものに応用出来
る。本発明は電界酸化物の縁部のようなポリＩ、ポリII
分離縁または他の縁部に対するコンタクトの整合に適用
出来る。また本発明はPMOS,NMOS,CMOSおよび他IC技術に
適用出来、特に256k以上のCMOSRAMの製造に有利であ
る。
（実施例） 第２図はゲート電極または電界シールド電極の縁に対し
自己整合したコンタクトウインドーをつくるべく適用さ
れた本発明のプロセスによる処理の完成に近い半導体構
造を示している。この構造は説明の便宜上単一の多結晶
プロセスにより製造される。他のプロセスについての本
発明の利用については後述する。
第２図において、層10はエッチストップとして作用する
ものであり、基板12は比較的薄いゲート酸化物18の上に
多結晶シリコンゲート電極14,16を有している。これに
ゲート電極の間であって基板内にはトランジスタのソー
スまたはドレンとして作用する砒素、燐またはポロン注
入部20がある。エッチストップ層10とゲート電極14,16
間には比較的厚い部分24aと比較的薄い部分24b（100〜3
00Åの程度）を有する酸化物層24がある。ゲート電極16
の上においてこの層はゲート電極への接触を許すウイン
ド30用の凹みを有する。他のコンタクトウインドー32は
ゲート電極14と16の間にあってソースまたはドレンへの
接触を可能にする。非常に厚いBPSG（ボロン・フォスフ
ォシリケートガラス）誘電体34がコンタクトウインドー
30,32を除きエッチストップ層10を覆っている。第２図
のこの構造はコンタクトウインドー30と32内のエッチス
トップ層10を通じてのエッチングおよびコンタクトウイ
ンドー32における薄い酸化物層24bを通じてのコンタク
トウインドーを開くためのエッチングの用意を完了した
状態にある。この構造またはそれに類するものを製造す
るプロセスを次に述べる。
第３図をみるに、シリコン基板12上に薄いゲート酸化物
層18が成長によりつくられそして次に多結晶シリコン層
が付着されドーピングされる。このシリコン層の酸化は
次にその層上に比較的厚い（例えば3000Å）酸化物層を
つくる。次に多結晶シリコンの限定が生じて、ソース／
ドレン領域内のゲート酸化物24bのいく分かを残しトラ
ンジスタのゲート電極を形成する。例えば各ゲート電極
14,16の厚さは約3000Åであり、ゲート電極の下のゲー
ト酸化物18の厚さは約300Åであり、多結晶シリコンの
上の酸化物24aの厚さは約3000Åである。また例えばソ
ース／ドレン領域上の酸化物24bの厚さは約100〜200Å
である。次に従来のようなマスクを用いて砒素、ボロン
または燐の注入がソースとドレンに対して行われる。こ
のドーパントは基板に当りそしてそれに入る。次にドー
パント20は活性化されて第４図に示すように横方向およ
び下方向に駆動される。
第４図において、次の段階は酸化物24aがゲート電極へ
と下向きに選択的にエッチングされうるようにホトレジ
スト36内の開口を用いて多結晶シリコンゲート電極16に
対しコンタクトをマスクすることである。これによりコ
ンタクトウインドー30が生じる。このエッチングプロセ
スはプラズマ、反応性イオンまたは反応性スパッタリン
グエッチング装置においてフロロカーボンガス混合体を
用いた通常のプロセスを用いる選択乾式エッチングでよ
い。PLASATHERM PKまたはLam590プラズマエッチング装
置がこれに適している。ホトレジスト36は次の構造体か
ら除去される。
第５図をみるに、エッチストップ層10はこの中間的に部
分的に完成した構造体に加えられる。好適にはこれはシ
ラン（SiH4）またはジクロロシラン（SiH2Cl2）をアン
モニア（NH3）と共に用いるCVDによりつくることの出来
るシリコン窒化物（Si3N4）の層である。これは炉内で
約700℃に加熱されて成分ガスと反応する。蒸着は約100
0Åの厚さの層10が得られるまで行われる。絶縁特性を
有し、中間レベル誘電体に対しエッチストップとして作
用し、この中間レベル誘電体に対し次に選択的に且つ異
方的に除去出来そして以降のプロセスあるいは信頼性に
問題を生じることなくこの構造体内に存在しうるような
他の材料も使用可能である。シリコン窒化物は好適であ
るがAl2O3も使用出来る。第５図はこの段階におけるエ
ッチストップ層10を示している。
第６図において、約7000〜9000ÅのBPSGのような中間レ
ベル誘電体層34が次にこの構造体の上面に加えられる。
第６図はの処理段階の構造を示している。この段階にお
いて、中間レベル誘電体層34はそのままでもよく、ある
いは多層金属が次に用いられるときのように実質的に平
坦な表面が必要な場合にはならされてもよい。ライン34
aはこれら条件でのBPSG34の上面を示している。
これに続いてゲート電極16に対するコンタクトウインド
ーとゲート電極14と16間のソースまたはドレン領域20に
対するコンタクトウインドーについてのマスキングが行
われる。コンタクトウインドー32は多結晶シリコンゲー
ト電極14,16に対して自己整合するものであり、ゲート
電極14,16はその上にソース／ドレン20を覆う酸化物24b
より厚い酸化物24aを有する。コンタクトウインドー32
はこれら多結晶シリコン電極に対して自己整合するか
ら、製造段階においてその位置を設定する際には、単一
の多結晶シリコンプロセスの場合の分離酸化物（第２〜
７図には示さず）の縁のような他の縁部に対しても整合
出来る。ダブル多結晶電界シールドプロセスではコンタ
クトウインドーはポリII活性トランジスタゲート電極の
縁に対して整合出来る。ほゞ垂直の電界分離縁または電
界シールド分離が用いられあるいはすべての多結晶シリ
コン層がその上に厚い酸化物を有する場合には、自己整
合したコンタクトが分離およびすべての多結晶シリコン
レベルに対しこのプロセスを用いてなされるから整合は
任意のレベルで行うことが出来る。
次に第１のエッチャントを用いてBPSG中間レベル誘電体
34がエッチストップ層10までエッチングされ、次になら
されそして、第２のエッチャントを用いてエッチストッ
プ層10とその下の酸化物24bがエッチングされる。
好適にはこれらエッチング段階は乾式エッチングのみで
行われる。第１エッチヤントは窒化物であるエッチスト
ップ層10に対し異方的且つ選択的にBPSG34をエッチング
する。第１乾式エッチングは例えばCHF3を60SCCMで、CF
4を30SCCMでそしてHeを110SCCMで用いるLam590エッチン
グ装置で行うことが出来る。第２エッチャントは異方性
でありエッチストップ層10とその下の酸化物24bをエッ
チングすると共にBPSGをもいく分かエッチングする。第
２エッチャントは単結晶シリコンに対しては選択的であ
る。第２乾式エッチングは例えばO2とCHF3を用いるアプ
ライドマテリアルス社のモデル8110エッチング装置を用
いて行うことが出来る。またPKまたはLamエッチング装
置も使用出来る。しかしながら第１段階についてはエッ
チストップ層10の上の中間レベル誘電体層34について選
択的な乾式エッチングが適用出来ない場合には中間レベ
ル誘電体層34のはじめの80％を乾式エッチングで行い、
残りの20％と30％の過エッチングとを湿式エッチングで
行ってもよい。湿式エッチングは体積比で7:1に希釈さ
れた48％フッ化水素酸を用いて行うことが出来る。これ
はいく分異方性のエッチングとなる。
いずれにしてもこのエッチングはソース／ドレン領域20
に対するコンタクトウインドーを開けるために一般にエ
ッチストップ層10のライン42間の第７図に示す部分をエ
ッチングする。エッチストップ層10の部分10aはゲート
電極16が多結晶シリコンのみであるか、ポリサイドすな
わちその上にシリサイドを有するものであるかには無関
係にゲート電極16の側壁に残ることになる。（部分10a
は「スティック」と称されており、これは第8B図に明確
に示されている。）またエッチストップ層10のライン44
間の部分はゲート電極16へのコンタクトウインドーを開
けるためにエッチングされる。第２のエッチングの前に
BPSGがならされて第７図に実線で示す中間レベル誘電体
層34の形をつくる。このBPSGが上記のようにエッチング
の前にならされる場合にはその形はライン34aで示すよ
うになる。ソース／ドレン領域内の窒化物とその下の酸
化物がエッチングされた後に、この半導体構造の最上面
の層が加えられる。これは一般にアルミニウム合金層で
あるかあるいはソース／ドレンとゲート電極の選ばれた
面との接触をつくる部材である。合金およびパッシベー
ション（passivation）をここで行うことが出来る。
第８図および第９図はコンタクトウインドーの不整合が
生じたときの本発明の方法のこの実施例による結果を拡
大して示している。第8A,8B,8C図はゲート電極または電
界シールド電極16に続くソース／ドレン領域に対するコ
ンタクトウインドーの形成に関し、第9A,9B図は電界酸
化物16aの隣りのソース／ドレンに対するコンタクトウ
インドーの形成に関している。
第8A,8B図はゲート電極16とその左側の基板内の活性領
域20を示している。酸化物層24がこの活性領域20とゲー
ト電極16の上面とを覆っている。これは24aで示すよう
にソース／ドレン20の上では比較的薄いが24bで示すよ
うにゲート電極16の上では比較的厚くなっている。
コンタクトウインドーは活性領域20に対して開けられ
る。その理想的位置においてはコンタクトウインドーは
矢印50で示す位置の下であるが、装置内の許容度のため
にマスクは実際には矢印50から右にずれた矢印52の下の
領域をエッチングするようにセットされる。矢印52は部
分的にゲート電極16と重なることがわかる。その結果、
エッチングがまず点数54に沿って生じライン54間の中間
レベル誘電体層34の部分は上記のエッチャントにより除
去される。そのようなエッチングは窒化物層10に達する
とき停止する。第8B図の実線は第１エッチングの後のこ
の段階を示している。
次にエッチャントを上述のように変えて転線56間の層10
の部分をエッチストップ層10の垂直のスティック10aを
残して除去する。また、このエッチングは酸化物24a,24
bのその時露出された部分を通じて下向きに続行する。
酸化物24bは24aより厚いからこのエッチングはゲート電
極16には達しない。いく分かの酸化物24bが、コンタク
トウインドー内のソース／ドレン領域20を露出させた後
であってもゲート電極16の上に残るのであり、そして窒
化物の除去が異方的であるからスティック10aはこの側
面に残り、従って電極16への短絡は生じえない。
本発明のプロセスは側壁スペーサがあるときにゲート電
極を保護するために使用出来るのであり、これは僅かに
ドーピングされたドレンを得るために使用出来る。第8C
図は第8B図の段階と同じ段階であるがｎチャンネルの僅
かにドーピングされたドレントランジスタ構造を断面で
示している。この構造は側壁スペーサ16aの付加との組
合せたドーパント注入技術により得られるものである。
このスペーサはソース／ドレン注入部20a小線量のドー
パント（一般に５×1012〜５×1013イオン/cm2）の注入
後であって大線量のソース／ドレンドーパント20（６×
1015イオン/cm2）の注入前に形成される。この場合、例
えば酸化物からなるスペーサ16aの厚さは0.1〜0.3μｍ
であり回路の完成後にこの構造内に残るものである。ス
ペーサ16aの厚さは最適デバイス性能を考慮してきめら
れる。これはゲート電極16とコンタクトウインドー32に
次に蒸着させる金属と間に信頼性の高い絶縁を与えるに
充分に厚いものであってもあるいはそうでなくともよ
い。またこの構造はスペーサがコンタクトの形成前に除
去されてゲート電極16の側面に材料を残さないように形
成されてもよい。第8C図に示すようにソース／ドレンド
ーパントを有するトランジスタ構造をつくるには多くの
方法が使用出来る。本発明はゲート電極16と次に与えら
れる金属との間にゲート電極の側壁を保護するためのエ
ッチストップ層10のスティック10aを残すことにより適
正な絶縁を与えるものであるから、本発明を使用すると
きにはこの構造をつくる方法は任意である。このように
ゲート電極の側壁の処理方法は後に与えられる金属ある
いは本発明の使用に伴う他の導電性の層からのゲート電
極の分離に対しては決定的なものではない。従って自己
整合コンタクトを用いるときには従来のトランジスタ製
造技術に対してその融通性が極めて高くなる。
ゲート電極または電界シールド縁部についてこれまで述
べた自己整合コンタクト用のプロセスはまた電界酸化物
の縁部に近いところにあるデバイスの活性領域の一体性
をも維持するものである。第9A,9B図は基板12内の活性
領域20に隣接する電界酸化物16aを示している。酸化物1
6aはその縁部が実質的に垂直となるように準備されてい
る。前述の「減少した鳥の口ばし」はSILO（遮蔽インタ
ーフェース局部酸化）または他の方法により達成出来
る。酸化物層24aは活性領域20の上面に伸びている。第8
A,8B図に示すように、ソース／ドレン20へのコンタクト
ウインドー32は矢印52で示す位置に配置されており、こ
れは不整合により電界酸化物16aの左縁と重なってい
る。エッチングはまず前述のように点線54に沿って生じ
る。このエッチングはエッチャントが窒化物層10に達し
たとき停止する。第9B図の実線は第１エッチングの後の
この段階を示している。
次にエッチャントを変えて点線56間のエッチストップ層
10の部分を除去する。同じくこのエッチングは下向きに
そのとき露出された酸化物24aと16aへと続けられる。酸
化物16aの左側に示す縁は実質的に垂直であってソース
／ドレン領域20と接触するからその領域におけるエッチ
ングプロセスによるいくらかの酸化物16aの除去は基板1
2への金属の短絡を生じさせない。酸化物16aの縁部に要
求される垂直の度合は金属化の前のソース／ドレンドー
ピングの深さによりきまる。ソース／ドレンが浅ければ
それだけ酸化物の縁部についての垂直度の要求が大とな
る。
第8,9図について述べたプロセスの結果として、活性領
域へのコンタクトウインドーは自己整合され、すなわ
ち、それが接続がなされない近辺の要素に対する短絡に
対し保護されることになる。従って厚い中間レベル誘電
体が多結晶シリコン要素の上に置かれるという事実にも
拘らず理想位置からのコンタクトウインドーの許容度内
での不整合、重なりあるいはずれを許す設計規準が使用
出来る。これは本発明の主目的を達成するものであり且
つ256k（またはそれ以上）のRAMに必要とされる積極的
な目安をつくることを可能にするものである。コンタク
トウインドーは多結晶シリコンの縁部または電界シール
ドまたは分離縁部に対してこれまでよりもかなり近くに
配置出来る。製造装置における公称許容度による正規の
位置からのずれは回路の適正動作を妨げるような短絡を
生じさせることなく許される。その結果、シリコン領域
が更に効果的に使用出来ることになる。更に窒化物はゲ
ート誘電体として使用されない。
単一多結晶シリコンＮチャンネル系に適用された本発明
の方法の実施例を要約すると、１組の段階が次のように
生じうる。
1. シリコン基板上に薄い酸化物を成長させる。
2. 多結晶シリコンを形成、それをドーピングしそして
酸化する。
3. 活性領域内のゲート酸化物をいく分残しながら酸化
物とその下の多結晶シリコンＩをパターン化してエッチ
ングする。
4. ソースとドレンに不純物を注入し熱的に駆動する。
5. ソース／ドレン領域ではなくポリＩゲート電極に対
し酸化物を介してコンタクトウインドーをマスキングし
エッチングする。
6. 窒化物層を付着させる。
7. BPSGを付着させる（密度を高めならしを行う） 8. コンタクトウインドーをポリＩゲート電極とソース
／ドレン領域に対しマスキングを行う。
9. 窒化層へとBPSGを通じてエッチングを行う。
10. （BPSGを高密度化しそしてならす） 11. ソース／ドレンとポリＩゲート電極へ窒化物層と
その下の酸化物を異方的にエッチング、エッチストップ
のスティックを残す。
12. 相互接続用に金属または他の導電材料を加える。
CMOSにおけるシリサイドを用いる単一多結晶系に本発明
を応用する方法を要約すると次の通りである。
1. シリコン基板上に薄い酸化物を成長させる。
2. 多結晶シリコンを付着させてドーピングする。
3. シリサイドと酸化物を付着させて酸化物／シリサイ
ド／多結晶シリコン層をマスキングし、エッチングしそ
して焼なまして活性領域内にいく分からゲート酸化物を
残す。
4. Ｎチャンネルソース／ドレンの注入用にマスキング
する。
5. Ｎチャンネルソース／ドレン用の砒素または燐を注
入して必要であれば熱駆動する。
6. マスキングを行ってＰチャンネルソース／ドレンド
ーパントを注入する。
7. ソース／ドレン領域ではなくシリサイド／多結晶シ
リコン層にコンタクトウインドーをマスキングによりエ
ッチングする。
8. 窒化物層を形成する。
9. BPSGを形成する（ドーパントを高密度化し、ならし
そして活性化する）。
10. シリサイド／多結晶シリコン電極とソース／ドレ
ン領域に対しコンタクトウインドーをマスキングする。
11. BPSGを通じて窒化物層へとエッチングを行う。
12. （BPSGを高密度化してならし、ドーパントを活性
化する） 13. 窒化層とその下の酸化物を通じてソース／ドレン
とシリサイドをエッチングし、エッチストップのスティ
ックを残す。
14. 相互接続のための金属または他の導電材料を加え
る。
上記のようにこのプロセスはダブル多結晶シリコン系に
有効である。そのような場合にはポリＩとポリII間の短
絡を防ぐためにポリＩの側面に薄い酸化物を成長させる
とよい。この酸化物は好適には厚さ約500Åであるが自
己整合コンタクトをつくるには必要ではない。これまで
の説明からして、ここではダブル多結晶シリコン技術用
の本方法の各段階を概略的に述べれば充分である。更に
いずれの多結晶レベルもポリサイドでよいことがわか
る。要するに、そのようなシステムにおけるプロセス段
階は次のようであり、これはCMOSであってもよいが、単
なる例にすぎない。
1. シリコン基板上に薄い酸化物を成長させる。
2. ポリＩを付着しドーピングする。
3. ポリＩを酸化、マスキングしそれにエッチングす
る。
4. ポリIIゲート酸化物用にシリコン基板上およびポリ
Ｉ電極の側面上に薄い酸化物を成長させる。
5. ポリIIを付着し、ドーピングし酸化する。
6. ポリIIをマスキングしエッチングして活性領域内に
いく分かのゲート酸化物を残す。
7. ソースおよびドレン不純物を注入し熱駆動する。
8. ソース／ドレン領域ではなくポリＩとポリIIにコン
タクトウインドーをマスキングしエッチングする。
9. 窒化物層を付着する。
10. BPSGを付着する（BPSGを高密度化し、ならす）。
11. ポリＩおよびポリIIゲート電極とソース／ドレン
領域に対しコンタクトウインドーをマスクする。
12. BPSGを通じて窒化物層をエッチングする。
13. （BPSGを高密度化しならす） 14. 窒化物層とその下の酸化物を通じてソース／ドレ
ン領域およびポリＩおよびポリIIゲート電極へとエッチ
ングを行う。
15. 相互接続用の金属または他の導電材料を加える。
本発明の実施例では自己整合したコンタクトを個々の多
結晶シリコンレベル（ポリＩまたはポリII）に対し、あ
るいは同時に両レベルに対しつくることが出来る。この
コンタクトは厚い酸化物が与えられた多結晶シリコンレ
ベルの上につくられる場合にはそのレベルにつくること
が出来る。すべての実施例において、自己整合したコン
タクトは下の酸化物層が実質的に垂直の側壁を有する場
合にはその層に対してつくることが出来る。本発明を用
いれば多結晶シリコンの縁部がポリサイド構造となって
いるかどうかあるいはLDDのような進歩したトランジス
タ構造を用いるかどうかには拘りなく、そして使用され
るゲート導電体の形成には無関係に電界酸化物縁部電界
シールド電極縁部およびゲート電極縁部に対して自己整
合したコンタクトを同時につくることが可能である。更
に充分に選択性（BPSGから窒化物へ）をもつエッチング
が使用出来るのであれば中間レベル誘電体がコンタクト
ウインドーのエッチングの前でもあるいはそれに続いて
ならされても自己整合コンタクトをつくることが出来
る。
上述の実施例では第３図の酸化物24bは多結晶シリコン
のエッチング後に活性領域に残る酸化物である。以降の
注入段階のスクリーン酸化物として用いるために活性領
域に充分な酸化物を残す多結晶シリコンのエッチングは
本発明には不要であるが、この実施例では単に例として
用いられている。そのようなエッチングが不可能であり
そして裸のシリコンへの注入が望ましくないのであれば
薄いスクリーン酸化物を多結晶シリコン層の限定後に成
長させてもよい。これは自己整合コンタクトのプロセス
には全く影響しない。場合によってはそのような酸化物
の厚さは、酸化が殆んど許されないポリサイドゲート構
造の使用によりあるいはLDDのような特別のゲート電極
構造の使用により制限されることがある。
本発明は電界シールドおよびシリサイドを用いるダブル
多結晶シリコンプロセスに有効である。第10A図はその
ようなプロセスを用いてつくられた構造の平面図であ
り、高密度IC内でのコンタクトウインドーの位置ぎめに
ついての設計規準の問題の理解をより高めるものであ
る。第10A図は通常のLOCOS分離ではなくダブル多結晶シ
リコン電界シールド構造を用いる高密度DRAMのいくつか
の要素を示している。電界シールドは高密度構造に非常
に有用であって特に1984年１月26日出願の米国特許出願
第574,056号に示されている。基本的には比較的厚い酸
化物からなる電界シールドトランジスタが隣接するメモ
リセル間に厚い酸化物を用いてそれらセルを分離するも
のであり、酸化物の上にポリＩが配置される。このポリ
Ｉはセル間のトランジスタがオフとなるように一般に接
続されるゲート電極として作用する。（本発明がLOCOS
構造その他に応用される点に注意され度い。） 第10A図は夫々６個の辺をもつ４個のセルコンデンサ62
の部分を示している。これらコンデンサのプレートの１
方がシリコン構造でのドーピングされた領域である。他
方のプレートは同じく電界シールドとして用いられるポ
リＩの層63内に形成される。層63は図の全面をほゞ覆う
が、説明の便宜上この層は図面を明瞭にするためにそれ
自体を記入せず参照数字63により示してある。層63内に
は開口64（不規則な８角を形成する実線で示す）があ
る。開口64は多結晶シリコンの活性領域を限定し、そし
てポリIIで形成されるワードライン65がこの活性領域64
を通りそこにゲート電極を形成する。好適にはワードラ
イン65はポリサイドすなわちその上にシリサイドを有す
る多結晶シリコンである。これら要素のすべての上に配
置される２本の金属のビットラインはワードライン65に
対し交叉する点線66で示されている。第10A図に対応す
る回路図を第10B図に示す。
夫々の活性領域64内にはコンタクトウインドー67があ
り、これは金属のような導体で充されると活性領域64内
のソースまたはドレン領域とビットライン66との間の電
気的連絡を与えるコンタクトをつくる通常は各開口64は
ゲート酸化物を露出させる。領域64内の各コンタクトウ
インドー67はゲート酸化物を通り、基板中に形成される
下側のソース／ドレン領域の一部を露出させる開口を与
える。一般にコンタクトウインドー67の幅は1.0ミクロ
ンと2.0ミクロンの間である。
第10A図からセルコンデンサ62は互いに接近しており、
シリコン面積の有効利用を行っていることがわかる。相
対寸法はほゞ次の通りである。コンタクトウインドー67
の幅と高さは夫々1.25ミクロン、1.5ミクロンであり、
多結晶シリコンのライン65の幅は約2.0ミクロンであ
り、金属のビットライン66の幅は約2.4ミクロンであ
り、セルコンデンサのプレート62の幅と高さは夫々約4.
1ミクロンと5.5ミクロンである。コンタクトウンインド
ー67自体の寸法許容度は0.5ミクロン以上である。高密
度構造は一般にコンタクトが適正に配置される場合にの
み製造出来る。コンタクトウインドー67がたまたまワー
ドライン65に接触したとすれば対応するビットライン66
がワードライン65に短絡しセルが動作不能になる。同様
に、ビットライン66はウインド67を通じてポリＩ電界シ
ールド63に接触してはならない。
第10C図は第10A図の線Ｂ−Ｂにおける断面を拡大して示
しており、これはメモリセルの部分である。基板70はＰ
形シリコンである。その上には電界シールドトランジス
タと活性Ｎチャンネルトランジスタの閾値電圧を調整す
るための電界シールドボロン注入部72がある。下側のコ
ンデンサプレート62用のボロンおよび砒素注入部74と76
は電界シールド注入部内にある。第10C図の右側には電
界シールド誘電体78が示されている。これは砒素注入部
76の上のセル酸化物80より厚くなっている。例えば1500
Åの厚みをもつポリＩ層82酸化物78,80の上になる。
（電界シールド誘電体78の上に多結晶シリコンは電界シ
ールドを用いる関係上常にオフであるトランジスタのゲ
ート電極として作用する。）ポリＩの上には例えば3000
Åの厚みの中間多結晶シリコン酸化物84がある。ワード
ライン65はポリIIの下部86とシリサイドの上部88を有す
るポリサイドからなる。ワードライン65は酸化物84の上
にある。多結晶シリコン要素82（電界シールドゲート電
極）の側壁には酸化物87aがある。例えば厚さ500Åの酸
化物87aは第10A図の回路いずれにおいても（例えば要素
65が要素子64の縁と交わるところ）要素65から要素82を
分離するための絶縁体として成長させられている。この
酸化物87aはポリシリサイド要素65により形成されるト
ランジスタ用のゲート酸化物である酸化物87の成長中に
成長する。これは前述のように自己整合コンタクトプロ
セスには必要でなくダブル多結晶シリコンプロセスに必
要である。窒化物の層90はワードライン65の上部とそれ
によっては覆われない酸化物84とを覆っている。
第10C図の左側にはシリサイド部分94により覆われるポ
リII部分92を有する他のポリサイドライン65が示されて
いる。この左側にはコンタクトウインドー67がある。Ｎ
形ソース／ドレン注入部64がポリサイドゲート電極65を
囲んでいる。中間レベル誘電体98（BPSG）が窒化物層90
の上にある。
第10D図は第10A図の線Ｃ−Ｃにおける第10C図の断面に
直角の断面図である。これはコンタクトウインドー67を
適正に配置するためのポリＩを示している。図示のよう
にビットライン65はウインドと窒化物90を通り伸びてソ
ース／ドレン領域64と接触する。
本発明の使用例が第10E図に更に示されており、第10E図
は第10D図と同様のものである。第10E図において、コン
タクト67は電界シールド電極82の縁部に向けて右に不整
合となっている。シリコン窒化物のスティック90aが電
極82の側面に残ってそれをビットライン66から保護して
いる。いく分かの酸化物84が電極82の上に残ってそれを
ビットライン66から保護している。このようにコンタク
トは不整合に拘らず電極82の上または側部への短絡なし
にソース／ドレン領域64に対してつくられる。
第10A〜第10D図の概念において本発明を用いればポリサ
イドライン65に対しコンタクトウインドー67を整合しそ
してポリＩ要素63の縁部（64）に対する自己整合させる
ことが出来る。ポリサイドラインは例えばそれらの上に
酸化物を有していない点に注意され度い。その上にかな
りの酸化物を有するとすればポリＩとポリIIの両方に対
する自己整合があることになる。
本発明の他の利点は接触抵抗に関している。アルミニウ
ムコンタクトとソースまたはドレン領域間の抵抗が小さ
いことが重要である。従ってコンダクトエンハンスメン
トドーピングが一般にＮチャンネルプロセス中に行われ
てソースまたはドレンコンタクトの抵抗を下げる。これ
はウインドーがエッチングにより開けられた直後にコン
タクトウインドーにイオン注入または拡散することによ
り行うことが出来る。通常通りに拡散はＮチャンネルデ
バイスへの拡散の利点がＰチャンネルデバイスに有害と
なるために高密度CMOS部分については行うことが出来な
い。ホトレジストを所望の温度でのマスクとして使用出
来ず、従ってイオン注入がCMOSに必要となる。しかしな
がら欠点はイオン注入が高価につき、所望の線量レベル
では時間がかかるものであり、そして２回の付加的なマ
スキング段階が必要である。
コンタクトエンハンスメント注入部は２つの目的を有す
る。第１はこれらは、ソース／ドレン注入により寄与さ
れるドーパントが所望のコンタクト抵抗をつくるには不
適当であるときにソース／ドレン領域に対する付加的ド
ーパントを与える。第２図に、これらは第1D図に示すよ
うな場合が生じたときすなわちドーピングされない基板
の部分が金属化用に露出されるときドーパントを与え
る。そのような場合にはコンタクトエンハンスメント注
入部は望ましくない短絡を防止するが、マスキング段階
および注入に費用がかかる。
本発明によればこれらの問題が解決される。本発明の主
要な点はソースおよびドレン注入部がエッチストップに
より次の熱段階における外方拡散から保護されることで
ある。ソース／ドレン注入部それ自体はそのように保護
されるとき良好な回路性能をもたらす充分低いコンタク
ト抵抗が得られるようにする。更にほゞ垂直のゲート電
極縁部および電界酸化物縁部がこのプロセスにより使用
されそしてエッチストツプ層のスティックがゲート電極
の側壁に残されるから、エッチング中にドーピングされ
ない基板を露出することが出来ない。従って上述のよう
なエッチストップ層10の使用はコンタクトエンハンスメ
ントを必要とせずに低抵抗のオーミック接触を与える場
合に有利である。
〔発明の効果〕
本発明はデバイスの性能を最適化するたに使用される側
壁プロセス（ゲート電極上の）とは無関係なVLSI回路内
の自己整合コンタクト用のプロセスを提供する。例えば
このプロセスは前記米国特許とは異り、側壁上の不要な
あるいは望ましくない酸化物を必要としない。現在チタ
ニウムシリサイドのようなポリサイドゲート電極を酸化
することは望ましくない。このプロセスは他方において
後につくられる相互接続あるいは他の要素からの分離の
ような目的で側壁に任意の量の酸化物を付加すること、
あるいは二重拡散ドレンまたは僅かにドーピングされた
ドレンデバイスのような最適化VLSIトランジスタ構造を
つくるためにスペーサを与える目的で側壁にある物質を
加えることを許すべきである。
本発明はまた無駄なシリコン面積を必要とする設計規準
を用いることなくトランジスタにコンタクトウインドー
を配置しエッチングするためのプロセスを与えるもので
あり、これは全てのゲートおよび電界酸化物または電界
シールド縁部に同時に適用することが出来る。
中間レベル誘電体の使用に拘ず半導体構造のコンタクト
を自己整合するための技術が提供される。この方法はメ
モリセル、トランジスタあるいは他のデバイスの一体性
を損うことなくコンタクトウインドーの位置の許容度に
拘りなくコンタクトウインドーの信頼性の高いエッチン
グを可能にするものである。
【図面の簡単な説明】
第1A図は分離縁部近辺の活性領域とゲート電極の上のコ
ンタクトウインドーを示す図、第1B図は第1A図と同様で
あって不整合のコンタクトウインドーを示す図、第1C図
および第1D図は第1B図の線Ａ−Ａにおける拡面図、第２
図は本発明による構造を示す断面図、第３図は酸化物で
覆われた基板上の２個の多結晶シリコンゲート電極を示
す図、第４図は第３図の右側のゲート電極に対してホト
レジストを通じて切出されたコンタクト開口および加熱
駆動後の基板の活性領域内のイオン注入されたソースお
よびドレンを示す図、第５図は中間の部分的に完成され
た構造を覆う層状のエッチストップを示す図、第６図は
エッチストップ層上の中間レベル誘電体層を示す図、第
７図はエッチストップ層までコンタクトウインドーを通
じてエッチングした後の第６図の構造を示す図、第8A
図、第8B図、第8C図はゲートまたは電界シールド電極へ
の短絡を生ぜずにいかにしてソースまたはドレン用のコ
ンタンクトウインドーをゲートまたは電界シールド電極
の上に部分的に配置しうるかを説明する図、第9A図およ
び第9B図はいかにして電界酸化物の下の基板への短絡な
しに電界酸化物縁部の上にソースまたはドレン用コンタ
クトウインドーを部分的に配置しうるかを説明する図、
第10A図は二重多結晶電界シールドプロセスと本発明を
用いてつくられるDRAMメモリセルの平面図、第10B図は
第10A図の回路図、第10C図は第10A図の線Ｂ−Ｂにおけ
る断面図、第10D図は第10A図の線Ｃ−Ｃにおける断面
図、第10E図は、第10D図においてコンタクト67が不整合
となった場合の断面図である。 10……エッチストップ層、12……基板、14,16……多結
晶シリコンゲート電極、18……ゲート酸化物、20……不
純物注入部、24……酸化物層、30,32……コンタクトウ
インドー、34……BPSG誘電体層。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】基板（12）、前記基板（12）の一部を覆う
    上面及び側壁面を持つ少なくともひとつの中間導体すな
    わち半導体要素（14,16）及び前記少なくともひとつの
    半導体要素の少なくとも上面を覆う絶縁層（24）を含む
    第１構造体を形成する工程と、 前記第１構造体の露出した上面および側壁面上に選択的
    エッチストップ層（10）を形成する工程と、 前記選択的エッチストップ層（10）上に中間レベル誘電
    体（34）を形成する工程と、 コンタクトウインドー（32）を位置決めする工程と、 前記中間レベル誘電体（34）を通して前記コンタクトウ
    インドー（32）で前記選択的エッチストップ層（10）ま
    でエッチングする工程とを備え、 基板、中間及びそれ以上の導電度すなわち半導体レベル
    の誘電体、並びに中間レベル誘電体を有する半導体構造
    にコンタクトウインドーを形成する方法において、 前記選択的エッチストップ（10）と、コンタクトウイン
    ドーを介してコンタクトを形成すべき基板領域を覆って
    いる絶縁層（24b）並びに前記少なくとも１つの半導体
    要素を覆い、前記絶縁層（24b）よりも完全にエッチン
    グするには長い時間を要する絶縁層（24a）を有する絶
    縁層（24a,24b）とをコンタクトウインドー（32）を介
    して異方性にエッチングする工程を備え、 コンタクトウインドー（32）が前記少なくとも１つの半
    導体要素（14,16）にコンタクトを形成することなく前
    記少なくとも１つの半導体要素（14,16）に部分的に配
    されるように、コンタクトが形成されるべき基板（12）
    領域が露出されるが、コンタクトが形成されるべきでは
    ない前記少なくとも１つの半導体要素（14,16）を覆う
    絶縁層（24a）は全体的にはエッチングされず、前記選
    択的エッチストップ層（10a）が前記第１構造体の前記
    側壁上に残されることを特徴とする半導体構造にコンタ
    クトウインドーを形成する方法。
  2. 【請求項２】前記絶縁層（24a,24b）が誘電体からなる
    ことを特徴とする特許請求の範囲第１項記載の方法。
  3. 【請求項３】前記１つもしくはそれ以上の半導体要素
    （14,16）上の絶縁層（24a）が、コンタクトウインドー
    を介してコンタクトが形成されるべき領域を覆っている
    絶縁層（24b）より厚いことを特徴とする特許請求の範
    囲第２項記載の方法。
  4. 【請求項４】基板（12）とゲート誘電体（18）の上に多
    結晶シリコン層を堆積する工程と、 前記多結晶シリコン層中に多結晶要素（14,16）を画定
    する工程と、 コンタクトが形成されるべきソースもしくはドレイン領
    域（20）を覆っている絶縁層（24b）よりエッチングに
    長い時間を要する、前記多結晶要素（14,16）を覆う絶
    縁層（24a）を形成する工程と、 少なくとも前記コンタクトウインドーが配置される領域
    の前記絶縁層（24a,24b）すなわち電界酸化物上に前記
    選択的エッチストップ層（10）を形成する工程と、 次いで前記エッチングを行う工程とを含む、ソースまた
    はドレイン領域（20）のコンタクト用にコンタクトウイ
    ンドーが形成されることを特徴とする特許請求の範囲第
    １項に記載の方法。
  5. 【請求項５】前記選択的エッチストップ層（10）が前記
    第１構造体の上面および側壁面を覆う材料層を有するこ
    とを特徴とする特許請求の範囲第３項に記載の方法。
  6. 【請求項６】前記選択的エッチストップ層（10）がシリ
    コン窒化物層からなることを特徴とする特許請求の範囲
    第４項に記載の方法。
  7. 【請求項７】前記選択的エッチストップ層（10）は誘電
    体からなり、前記エッチング工程は前記誘電体に対し選
    択的であることを特徴とする特許請求の範囲第４項に記
    載の方法。
  8. 【請求項８】前記エッチングでは窒化物に対し酸化物の
    方に高い選択性を有するエッチャントを用いることを特
    徴とする特許請求の範囲第５項に記載の方法。
  9. 【請求項９】コンタクトウインドー（67）の位置で、コ
    ンタクトが形成されるべきではない比較的大きな導電性
    を持つワードライン（65）とコンタクトが形成されるべ
    きではない比較的大きな導電性を持つ、誘電体で覆われ
    た、電界シールド（63）の縁部との間の高密度半導体デ
    バイス内にコンタクトウインドーを形成する工程と、 さらに、コンタクトウインドー（67）をワードライン
    （65）に整合させる工程と、 コンタクトウインドー（67）を電界シールドの縁部（6
    3）へ自己整合させる工程と を備えることを特徴とする特許請求の範囲第１項乃至第
    ８項のいずれか１つに記載の方法。
JP61076416A 1985-04-02 1986-04-02 半導体構造体にコンタクトウインド−を形成する方法 Expired - Fee Related JPH0797571B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US06/719,073 US4659526A (en) 1984-04-02 1985-04-02 Slip casting forming method and mold
US831463 1986-02-19
US06/831,463 US4686000A (en) 1985-04-02 1986-02-19 Self-aligned contact process
US719073 1986-02-19

Publications (2)

Publication Number Publication Date
JPS61292323A JPS61292323A (ja) 1986-12-23
JPH0797571B2 true JPH0797571B2 (ja) 1995-10-18

Family

ID=27110024

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61076416A Expired - Fee Related JPH0797571B2 (ja) 1985-04-02 1986-04-02 半導体構造体にコンタクトウインド−を形成する方法

Country Status (4)

Country Link
US (1) US4686000A (ja)
EP (1) EP0200372B1 (ja)
JP (1) JPH0797571B2 (ja)
DE (1) DE3687179T2 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981813A (en) * 1987-02-24 1991-01-01 Sgs-Thomson Microelectronics, Inc. Pad oxide protect sealed interface isolation process
EP0337109A1 (en) * 1988-04-14 1989-10-18 International Business Machines Corporation Method for making contacts
US4966870A (en) * 1988-04-14 1990-10-30 International Business Machines Corporation Method for making borderless contacts
JP2645088B2 (ja) * 1988-07-15 1997-08-25 株式会社東芝 半導体装置の製造方法
US4982250A (en) * 1989-01-04 1991-01-01 Motorola, Inc. Mosture barrier for floating gate transistors
JP2904533B2 (ja) * 1989-03-09 1999-06-14 株式会社東芝 半導体装置の製造方法
KR920005453B1 (ko) * 1989-05-13 1992-07-04 현대전자산업 주식회사 반도체 접속장치 형성방법
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
KR920004541B1 (ko) * 1989-05-30 1992-06-08 현대전자산업 주식회사 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
DE69028665T2 (de) * 1989-07-18 1997-04-17 Sony Corp., Tokio/Tokyo Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung
US5282922A (en) * 1989-11-16 1994-02-01 Polycon Corporation Hybrid circuit structures and methods of fabrication
US5216281A (en) * 1990-04-05 1993-06-01 Ramtron Corporation Self sealed aligned contact incorporating a dopant source
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
KR920001760A (ko) * 1990-06-29 1992-01-30 김광호 디램셀의 적층형 캐패시터 제조방법
US5057447A (en) * 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process
US5104822A (en) * 1990-07-30 1992-04-14 Ramtron Corporation Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
EP0523856A3 (en) 1991-06-28 1993-03-17 Sgs-Thomson Microelectronics, Inc. Method of via formation for multilevel interconnect integrated circuits
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5150276A (en) * 1992-01-24 1992-09-22 Micron Technology, Inc. Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings
US5252516A (en) * 1992-02-20 1993-10-12 International Business Machines Corporation Method for producing interlevel stud vias
US5498562A (en) 1993-04-07 1996-03-12 Micron Technology, Inc. Semiconductor processing methods of forming stacked capacitors
US5554884A (en) * 1993-10-07 1996-09-10 Hughes Aircraft Company Multilevel metallization process for use in fabricating microelectronic devices
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure
US5439846A (en) * 1993-12-17 1995-08-08 Sgs-Thomson Microelectronics, Inc. Self-aligned method for forming contact with zero offset to gate
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
US6284584B1 (en) * 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
EP0660392A1 (en) 1993-12-17 1995-06-28 STMicroelectronics, Inc. Method and interlevel dielectric structure for improved metal step coverage
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
US5739068A (en) * 1995-02-22 1998-04-14 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node received within a mass of insulating dielectric material
JPH09186324A (ja) * 1995-12-21 1997-07-15 Texas Instr Inc <Ti> ケイ化物化されたゲートおよび接触体を備えた電力用トランジスタ
DE19655075C2 (de) * 1996-01-26 2003-04-03 Mitsubishi Electric Corp Halbleitereinrichtung mit Kontaktlöchern und Herstellungsverfahren einer Halbleitereinrichtung
JPH09205185A (ja) 1996-01-26 1997-08-05 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH1117000A (ja) * 1997-06-27 1999-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US6159850A (en) * 1998-06-16 2000-12-12 United Microelectronics Corp. Method for reducing resistance of contact window
TW392305B (en) * 1998-12-28 2000-06-01 United Microelectronics Corp Method of making self-aligned contact for via hole
US6483144B2 (en) * 1999-11-30 2002-11-19 Agere Systems Guardian Corp. Semiconductor device having self-aligned contact and landing pad structure and method of forming same
US6806123B2 (en) * 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US20050098480A1 (en) * 2003-11-12 2005-05-12 Robert Galiasso Hydrotreating catalyst and method
US7514313B2 (en) * 2006-04-10 2009-04-07 Freescale Semiconductor, Inc. Process of forming an electronic device including a seed layer and a semiconductor layer selectively formed over the seed layer
US7790631B2 (en) * 2006-11-21 2010-09-07 Intel Corporation Selective deposition of a dielectric on a self-assembled monolayer-adsorbed metal
US8120114B2 (en) * 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US11373947B2 (en) * 2020-02-26 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures of semiconductor device
CN112466811B (zh) * 2020-12-28 2022-09-02 广州丝析科技有限公司 一种镀铜膜触摸屏制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
JPS5235983A (en) * 1975-09-17 1977-03-18 Hitachi Ltd Manufacturing method of field effective transistor
US4182023A (en) * 1977-10-21 1980-01-08 Ncr Corporation Process for minimum overlap silicon gate devices
JPS54161894A (en) * 1978-06-13 1979-12-21 Toshiba Corp Manufacture of semiconductor device
JPS5534444A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
CA1131796A (en) * 1979-01-08 1982-09-14 Tarsaim L. Batra Method for fabricating mos device with self-aligned contacts
US4466172A (en) * 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
IT1140645B (it) * 1979-03-05 1986-10-01 Rca Corp Materiale composito di passivazione per un dispositivo semiconduttore comprendente uno strato di nitruro di silicio (si alla terza in alla quarta) ed uno strato di vetro al fosfosilicato (psg) e metodo di fabbricazione delle stesso
JPS5633899A (en) * 1979-08-29 1981-04-04 Cho Lsi Gijutsu Kenkyu Kumiai Method of forming multilayer wire
JPS56103450A (en) * 1980-01-21 1981-08-18 Nec Corp Manufacture of semiconductor device
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
JPS57173944A (en) * 1981-04-20 1982-10-26 Toshiba Corp Manufacture of semiconductor device
US4486943A (en) * 1981-12-16 1984-12-11 Inmos Corporation Zero drain overlap and self aligned contact method for MOS devices
US4505026A (en) * 1983-07-14 1985-03-19 Intel Corporation CMOS Process for fabricating integrated circuits, particularly dynamic memory cells
US4513494A (en) * 1983-07-19 1985-04-30 American Microsystems, Incorporated Late mask process for programming read only memories

Also Published As

Publication number Publication date
JPS61292323A (ja) 1986-12-23
EP0200372A3 (en) 1988-04-27
US4686000A (en) 1987-08-11
EP0200372B1 (en) 1992-12-02
DE3687179T2 (de) 1993-04-22
EP0200372A2 (en) 1986-11-05
DE3687179D1 (de) 1993-01-14

Similar Documents

Publication Publication Date Title
JPH0797571B2 (ja) 半導体構造体にコンタクトウインド−を形成する方法
US5483104A (en) Self-aligning contact and interconnect structure
US5166771A (en) Self-aligning contact and interconnect structure
US6436805B1 (en) Local interconnect structures and methods for making the same
EP0088922B1 (en) A method of forming electrodes and wiring strips on a semiconductor device
US5057447A (en) Silicide/metal floating gate process
US6624525B2 (en) Contact plug in capacitor device
US6340833B1 (en) Integrated circuit polysilicon resistor having a silicide extension to achieve 100 % metal shielding from hydrogen intrusion
US4826781A (en) Semiconductor device and method of preparation
US5073510A (en) Fabrication method of contact window in semiconductor device
US6521540B1 (en) Method for making self-aligned contacts to source/drain without a hard mask layer
US6194302B1 (en) Integrated process flow to improve the electrical isolation within self aligned contact structure
US5913136A (en) Process for making a transistor with self-aligned source and drain contacts
US5397910A (en) Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same
US6200871B1 (en) High performance self-aligned silicide process for sub-half-micron semiconductor technologies
US6638843B1 (en) Method for forming a silicide gate stack for use in a self-aligned contact etch
US6693341B2 (en) Semiconductor device
US6372641B1 (en) Method of forming self-aligned via structure
US5115296A (en) Preferential oxidization self-aligned contact technology
US6162721A (en) Semiconductor processing methods
JPH06163535A (ja) 半導体装置およびその製造方法
KR20000009277A (ko) 반도체 메모리 장치의 콘택홀 형성방법
KR20030050671A (ko) 반도체소자의 제조 방법
JPH05343399A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees