JPH0616356B2 - 書込みモードより読出しモードへのアドレス変化を有するメモリ及びそのアドレス変化方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は読出しモード及び書込みモードを有するメモリ
に関するものであり、特に、読出しモードが開始される
前に書込みモードを終了しなければならないメモリであ
って書込みモードより読出しモードへのアドレス変化を
有するメモリ及びそのアドレス変化方法に関する。

〔従来の技術〕

スタテイツクランダムアクセスメモリ（ＳＲＡＭｓ）に
は、“関心のないデータに対する書込み高（ｗｒｉｔｅ
ｈｉｇｈ ｔｏ ｄａｔａ ｄｏｎ′ｔ ｃａｒ
ｅ）”（ＴＷＨＤＸ）として知られ、ゼロでなければな
らない仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）がある。
“書込み高”は、論理低より論理高にスイツチする書込
みイネーブル信号（＊ＷＥ）をさす。星印（＊）は、信
号が論理低で能動であるのを表示するのに使用される。
書込みイネーブル信号＊ＷＥが論理低である時は、ＳＲ
ＡＭは書込みモードである。信号＊ＷＥが論理高であれ
ば、ＳＲＡＭは読出しモードである。従ってＴＷＨＤＸ
仕様は、ＳＲＡＭの書込みモードより読出しモードへの
アドレス変化に関連し、データが有効でなければならな
い時間に関係する。とくに、書込みモードより読出しモ
ードへの変化と同時に入力のデータが変化でき、無効と
考えられる新データがＳＲＡＭに書込まれないことが必
要とされる。これは、書込みイネーブル信号＊ＷＥが論
理高にスイツチされれば、入力のデータは書込まれない
であろうと考えられるＳＲＡＭのユーザの合理的な期待
である。実際上、この仕様は、ちょっと見たよりも達成
するのは仲々困難である。

問題は、書込みイネーブル信号が書込み回路をターン・
オフする前に、無効データがメモリセルに到着するかも
しれないことである。データラインは書込みモードで書
込まれ、読出しモードで検出される。メモリセルはワー
ドラインとビツトライン対の交点にアレイ状に配列され
る。ワードラインは、行デコーダにより選択的にイネー
ブルにされる。ビツトライン対は、列デコーダを介しデ
ータラインに選択的に接続される。メモリセルは、ワー
ドラインがイネーブルにされ、ビツトライン対がデータ
ライン対に接続される時に選択される。書込みモードよ
り読出しモードへ切替える場合、書込みイネーブル信号
の論理低より論理高へのスイツチングに応答し、書込み
回路はデータラインより切り離される。書込みイネーブ
ルバツフアがあり、これは、データラインより書込み回
路を有効に切り離すことが可能であり、書込みイネーブ
ル信号に遅延を発生する。もし無効データがデータライ
ンに到着すれば、選択メモリセルが無効データ書込まれ
る危険がある。そこで書込みイネーブルバツフアと書込
み回路の間には、競争（ｒａｃｅ）状態が存在する。解
決方法は、書込み回路に遅延を加えることであり、これ
は、書込み回路が無効データをデータラインに出力する
前に、バツフアされた書込みイネーブル信号が書込み回
路に到着するのを保証することである。ＴＷＨＤＸがゼ
ロとなる要求に合致させるため遅延を追加することは、
書込みを実行するのに要する時間を付加することであ
る。従って、ＴＷＨＤＸの必要性は、他の書込み仕様の
逆の影響を与える。

ＴＷＨＤＸ仕様は、適合されなければならないだけでな
く、保護バンド（ｇｕａｒｄ ｂａｎｄｉｎｇ）目的の
ため、それは越えられるのが望ましい。一般に保護バン
ド、テストのような理由により製造の立場より最も望ま
しいと考えられるが、この場合にはユーザに対しても保
護バンドは望ましい。信号＊ＷＥが変化する前にデータ
が変化しないことをユーザが確認するのは困難であるた
めに、書込みから読出しにスイツチる数ナノ秒（ｎｓ）
前におきるデータ変化をＳＲＡＭが実際無視することが
望ましい。これらの困難性は、自体のタイミング回路と
同様に、プリント回路ボード設計（１ａｙｏｕｔ）問題
よりも生ずる。従って、実際のＳＲＡＭのＴＷＨＤＸ
は、現在のＭＯＳ技術を使用するときには２ナノ秒（ｎ
ｓ）のように、少しだけ負であるのが望ましい。ＴＷＨ
ＤＸ仕様が遭遇することを保証するには、書込みの速度
を不利にする結果となる。

〔発明が解決しようとする課題〕

本発明の目的は、メモリにおける改良された書込み終了
技術を有する、書込みモードより読出しモードへのアド
レス変化を有するメモリ及びそのアドレス変化方法を提
供することである。

本発明の他の目的は、メモリ書込み回路における遅延要
求を減少した、書込みモードより読出しモードのアドレ
ス変化を有するメモリ及びそのアドレス変化方法を提供
することである。

本発明の更に他の目的は、メモリにおける書込みモード
より読出しモードへのアドレス変化情報を使用するため
の改良された回路を有する、書込みモードより読出しモ
ードへのアドレス変化を有するメモリ及びそのアドレス
変化方法を提供することである。

これらの目的及び他の目的は、多くのメモリセル、列デ
コーダ、列アドレス変化回路、書込みイネーブルアドレ
ス変化回路、及びデータライン等化回路を有するメモリ
において達成される。メモリは、選択ビツトライン対を
介しデータが選択メモリに書込まれる書込みモード、及
び選択ビツトライン対よりデータが読出される読出しモ
ードを有する。多くのメモリセルは、ワードライン及び
ビツトライン対にその交点において結合される。各メモ
リセルは、それに接続されるワードラインがイネーブル
にされる時に、それが接続されるビツトライン対よりデ
ータを受信し、または、それにデータを供給する。列デ
コーダは、例アドレスにより決定されるデータライン対
に選択ビツトライン対を接続し、列デコーダデイスエー
ブル（ｄｉｓａｂｌｅ）パルスに応答しデイスエーブル
にされる。列アドレス変化検出回路は、列アドレス変化
に応答し列アドレス変化パルスを供給する。書込みイネ
ーブルアドレス変化回路は、書込みモードより読出しモ
ードへのアドレス変化に応答し、列デコーダデイスエー
ブルパルスを供給する。データライン等化回路は、列ア
ドレス変化パルスに応答しデータライン対を均圧にす
る。

〔発明の構成〕

従って、本発明の構成は以下に示す通りである。即ち、
本発明は、選択されたビツトライン対を介して選択され
たメモリセルにデータが書込まれる書込みモードと、及
び選択されたビツトライン対よりデータが読出される読
出しモードとを有するメモリにおいて、 ワードライン及びビツトライン対にそれらの交点にて結
合され、結合されているワードラインがイネーブルの
時、結合されているビツトライン対からデータを受信
し、又は前記ビットライン対にデータを与える複数のメ
モリセルと、 列アドレスにより決定されるように、選択されたビツト
ライン対をデータライン対に結合させ、列デコーダデイ
スエーブル信号に応答してデイスエーブルにされる列デ
コーダと、 列アドレス変化に応答し、列アドレス変化信号を与える
列アドレス変化検出手段と、 書込みモードから読出しモードへのアドレス変化に応答
し、列デコーダデイスエーブル信号を与える書込みイネ
ーブルアドレス変化検出手段と、 列アドレス変革信号に応答し、データライン対を等化す
るデータライン等化手段と、 を具えることを特徴とする書込みモードより読出しモー
ドへのアドレス変化を有するメモリとしての構成を有す
る。

或いはまた、書込みイネーブル検出手段は、列アドレス
変化に応答し、列デコーダデイスエーブル信号を与える
ことを特徴とする書込みモードより読出しモードへのア
ドレス変化を有するメモリとしての構成を有する。

或いはまた、選択されたビツトライン対を介して選択さ
れたメモリセルにデータが書込まれる書込みモードと、
選択されたビツトライン対よりデータが読出される読出
しモードと、ワードライン及びビツトライン対にそれら
の交点に結合された複数のメモリセルとを有し、各々の
メモリセルは、結合されているビツトライン対からデー
タを受信し、又は前記ビツトライン対にデータを与える
ものであり、 ビツトライン対は、データライン対に選択的に結合さ
れ、選択されたビツトライン対は、列アドレスを受信す
る列デコーダを介してデータライン対に結合される、メ
モリにおいて、 書込みモードから読出しモードへのアドレス変化に応答
し書込みアドレス変化信号を発生する工程と、 列アドレス変化に応答し、列アドレス変化信号を発生す
る工程と、 書込みアドレス変化信号又は列アドレス変化信号又はそ
の両者に応答し、列デコーダデイスエーブル信号を発生
する工程と、 列デコーダをデイスエーブルし、列デコーダデイスエー
ブル信号の発生に応答し、選択されたビツトラインをデ
ータラインに結合させる工程と、 を具える書込みモードより読出しモードへのアドレス変
化を有するメモリのアドレス変化方法としての構成を有
する。

〔発明の概要〕

メモリは、列アドレスに選択されたビツトライン対より
データが読出される読出しモード及び選択ビツトライン
対にデータが書込まれる書込みモードを有する。選択ビ
ツトライン対は、列アドレスに応答し列デコーダを介し
てデータライン対に接続される。書込みモードより読出
しモードへのアドレス変化する時、行デコーダは列デイ
スエーブルパルスの期間、選択データラインをデータラ
イン対に接続するのをデイスエーブルにされる。列デイ
スエーブルパルスは、書込みアドレス変化パルス、また
は、列アドレス変化パルス、または、両方に応答して発
生される。列アドレス変化パルスは列アドレスの変化に
応答し発生される。書込みアドレス変化パルスは書込み
より読出しへのアドレス変化に応答し発生される。

〔実施例〕

第１図に図示されるのはスタテイツクランダムアクセス
メモリ（ＳＲＡＭ）１０であり、一般には、アレイ１
１、行デコーダ１２、行アドレスバツフア１３、列デコ
ーダ１４、ビツトライン等化回路１５、データライン１
６、データＩ／Ｏ回路１７、書込みイネーブルバツフア
１８、書込みイネーブルアドレス変化検出器１９、アド
レス変化総和回路２１、アドレス変化総和回路２２、列
アドレス変化検出器２３、列アドレスバツフア２４、及
びチツプ選択バツフア２６よりなる。アレイ１１は、ワ
ードライン及びビツトライン対の交点に置かれるＳＲＡ
Ｍセルからなる。ワードライン２７と２８、及び、ビツ
トライン対２９と３０は、第１図に図示される。チツプ
選択バツフア２６は、チツプ選択信号＊ＣＳを受け、そ
れに対応して内部チツプ選択信号＊ＣＳＩを供給する。
信号の前の星印（＊）は、信号が論理低で能動であるこ
とを表示する。チツプ選択信号＊ＣＳの場合には、チツ
プ選択信号＊ＣＳが論理低のときにメモリ１０は選択さ
れ、チツプ選択信号＊ＣＳが論理高のとき非選択であ
る。データＩ／Ｏ回路１７は、データ信号Ｄを受信し、
あるいは供給する。×１メモリのデータ信号Ｄは単一信
号である。×４または×８メモリのデータ信号Ｄはそれ
以上であり得る。例えば、単一列アドレスに対し、４ま
たは８ビツトライン対が選択されうるので、データ信号
Ｄは、それぞれ４または８信号でありうる。バツフア１
８は書込みイネーブル信号＊ＷＥを受信し、ビツトライ
ン等化回路１５に内部書込みイネーブル信号＊ＷＥＩを
供給し、書込みイネーブル信号＊ＷＥに応答しデータＩ
／Ｏ回路１７にいくらかの他の書込みイネーブル誘導信
号を与える。書込みイネーブル信号＊ＷＥが論理高の時
はメモリ１０は読出しモードである。書込みイネーブル
信号＊ＷＥが論理低の時はメモリ１０は書込みモードで
ある。メモリ１０が読出しモードであれば、データＩ／
Ｏ回路はデータ信号Ｄを出力として供給し、メモリ１０
が書込みモードであればデータ信号Ｄを入力として受信
する。列デコーダ１４はアレイ１１のビツトライン対に
接続される。データライン１６は、４データライン対及
びデータライン対を等化するあての回路からなる。デー
タライン１６のデータライン対は列デコーダ１４に接続
される。行デコーダ１２はアレイ１１のワードラインに
接続される。

アドレス変化検出器１９はバツフア１８に接続され、下
位込みイネーブル信号＊ＷＥの論理低より論理高へのア
ドレス変化に対応し、論理低パルスとして書込みイネー
ブルアドレス変化信号＊ＷＥＴを供給する。アドレス変
化検出器２３は列アドレスバツフア２４に接続され、列
アドレス変化を検出する。列アドレスは多くの列アドレ
ス信号よりなる。列アドレス信号Ｃ０、Ｃ１、及びＣＮ
は第１図に図示される。アドレス変化検出器２３は、列
アドレスを含む各列アドレス信号にたいしアドレス変化
総和（加算）回路２２へ対応出力を供給する。列アドレ
ス信号パルスは、論理状態を変えた列アドレス信号に対
応するアドレス変化検出器２３の出力に供給される。従
ってアドレス変化総和回路２２は、論理状態を変える各
列アドレス信号にたいするパルスを受信する。アドレス
変化総和回路２２は、また、書込みイネーブルアドレス
変化信号＊ＷＥＴを受信する。アドレス変化総和回路２
２は、列アドレス信号パルスまたは書込みイネーブルア
ドレス変化信号＊ＷＥＴの受信に対応して、論理低パル
スとして列総和信号＊ＣＳＴ及び論理高パルスとしてデ
ータライン等化信号＊ＤＬＥＱを供給し、また、列アド
レス信号パルス、論理低の行アドレス変化総和信号＊Ｒ
ＳＰ、または、書込みイネーブルアドレス変化信号＊Ｗ
ＥＴの受信に対応して、論理高パルスのデータライン等
化信号＊ＤＬＥＱを供給する。行アドレス変化総和信号
＊ＲＳＰは、行アドレス変化に対応しビツトライン等化
回路１５により、論理低パルスとして供給される。アド
レス変化総和回路２１は、列アドレス変化総和信号＊Ｃ
ＳＰ及び書込みイネーブルアドレス変化信号＊ＷＥＴを
受信する入力及び、列アドレス変化総和信号＊ＣＳＰま
たは書込みイネーブルアドレス変化信号＊ＷＥＴ、また
は、両方の発生に対応して論理低パルスとして列デイス
エーブル信号＊ＣＤＰを与える出力を有するＡＮＤゲー
トとして機能する。

アレイ１１に置かれるメモリセルは、それが接続される
ワードラインがイネーブルにされる時はイネーブルであ
る。行デコーダ１２は、ワードライン２７及び２８のよ
うなアレイ１１のワードラインに接続される。イネーブ
ルされるように選択されるワードラインは、行アドレス
により選択される。行アドレスバツフア１３は、行アド
レスを受信し、これをバツフア形式でデコーダ１２に接
続する。行デコーダ１２は受信行アドレスをデコード
し、それにより選択されたワードラインをイネーブルに
する。同様に、列デコーダ１４、は選択ビツトライン対
をデータライン１６に接続する。本実施例では列デコー
ダ１４は、４ビツトライン対をある特定の列アドレスに
たいするデータライン１６の対応データライン対に接続
する。各メモリセルは、ＳＲＡＭセルの特性として、デ
ータを書込ませること又は、データを読出させることも
可能である。これは、メモリセルが接続されるビツトラ
イン対を介し達成される。メモリセルが接続されるワー
ドラインがイネーブルにされると、メモリ内容は読出
し、または、書込みのため、ビツトライン対に利用出来
るようになる。読出しモードではイネーブルメモリセル
は、接続されるビツトライン対の２つのビツトラインの
電圧を分離させる。ビツトライン対が選択されると、こ
の電圧分離は、列デコーダ１４を介しデータライン１６
のデータライン対に接続され、データＩ／Ｏ回路１７に
あるセンスアンプにより検知され、ついでデータ信号Ｄ
の一部分として出力される。書込みモードではイネーブ
ルメモリセルは、それが接続されるビツトライン対が選
択されると、書込まれることが出来る。選択されるとビ
ツトライン対の電圧は分極され、そこでデータはイネー
ブルメモリセルに書込まれる。書込みモードではデータ
ライン１６の４つのデータライン対は、受信データ信号
Ｄにもとづきこの４つのデータライン対に書込むデータ
Ｉ／Ｏ回路１７により電圧が分極される。選択ビツトラ
イン対は、列デコーダ１４を介し分極データライン対の
一方に接続されることにより書込まれる。ビツトライン
等化回路１５は行アドレス変化に応答し、内部書込みイ
ネーブル信号＊ＷＥＩに対応し、ビツトラインの等化を
与える。

列デコーダ１４は、列デイスエーブル信号＊ＣＤＰが論
理低の切換え（ｓｗｉｔｃｉｎｇ）に応答し使用禁止
（ｄｉｓａｂｌｅ）にされる。列デイスエーブル信号＊
ＣＤＰは、書込みイネーブルアドレス変化信号＊ＷＥＴ
または列アドレス変化総和信号＊ＣＳＰに応答し、約１
０ナノ秒（ｎｓ）の間、典型的に論理低を保つであろ
う。列アドレス変化総和信号＊ＣＳＰは、あらゆる、列
アドレス変化または書込みモードより読出しモードへの
変化に応答し、論理低にパルスするであろう。書込みよ
り読出しへのアドレス変化の際にはデータＩ／Ｏ回路１
７は、データがバツフア及び書込みドライバ中にあるこ
とから、センスアンプ及びデータアウトバツフアにある
ようにスイツチしなければならない。この移行は、書込
みイネーブルバツフア１８により与えられる信号に応答
してなされる。論理低より論理鷹にスイツチする書込み
イネーブル信号＊ＷＥの変化にもとづき、データにかま
わぬ書込み高（ｗｒｉｔｅ ｈｉｇｈ ｔｏ ｄａｔａ
ｄｏｎ′ｔ ｃａｒｅ）（ＴＷＨＤＸ）として知られ
る工業上の標準仕様は、データ信号Ｄがまた、セルへの
無効データへの書込みのような不利な影響はなにもなく
変化するのが許されることを要求する。無効データがメ
モリセルに書込まれるまでに、無効データはまづ書込み
回路を通り伝播しなければならない。書込み回路の最終
段は、典型的に書込みドライバと呼ばれる。書込みイネ
ーブル信号＊ＷＥに応答し、書込みイネーブルバツフア
１８により発生される信号の１つは、書込みドライバイ
ネーブル信号ＷＤＥである。書込みドライバイネーブル
信号ＷＤＥは、メモリ１０が書込みモードである時には
論理高で発生され、メモリ１０が読出しモードである時
は論理低で発生される。書込みドライバイネーブル信号
ＷＤＥは論理高で書込みドライバをイネーブルにし、論
理低で書込みドライバをデイスエーブル（ｄｉｓａｂｌ
ｅ）にする。従って、データＩ／Ｏ回路１７により受信
された書込みドライバイネーブル信号ＷＤＥが、無効デ
ータが書込みドライバに到着する前に論理低にスイツチ
されると、無効データがメモリセルに到達することは防
止される。しかし、これを確実にするには、書込み回路
を通る伝播遅延は、少なくとも書込みドライバイネーブ
ル信号ＷＤＥがデータＩ／Ｏ回路１７の書込みドライバ
に達するのに十分な長さであることが保証されねばなら
ない。

第１図に図示される一層良い技術は、パルス（列デイス
エーブル信号＊ＣＤＰ）を使用し、書込みモードより読
出しモードへのアドレス変化に応答し列デコーダ１４を
デイスエーブルにする。勿論、書込みドライバは、検出
が起こり得るように、なおデイスエーブルでなければな
らない。列デコーダをデイスエーブルにすることは、デ
ータＩ／Ｏ回路１７の書込み回路を通り書込みドライバ
への伝播遅延より長い列デコーダへの伝播遅延を利用す
る。

列デイスエーブル信号＊ＣＤＰは最小遅延で極めて迅速
に発生される。アドレス変化総和回路２１は２つの信号
を結合するのにすぎない故に、殆んど伝播遅延はない。
重要なアドレス変化には、書込みイネーブル信号＊ＷＥ
の論理低より論理高への変化である。アドレス変化検出
回路は、立上り縁または立下り縁にたいし、一般に最適
にすることが可能である。アドレス変化検出器１９は、
容易に書込みイネーブル信号＊ＷＥの論理低より論理高
へのアドレス変化を急速に検出するようにつくられる。
それ故に、列デイスエーブル信号＊ＣＤＰは、書込みド
ライバイネーブル信号ＷＤＥが論理高より論理低にスイ
ツチされると、少なくとも迅速に発生されることが可能
である。列デイスエーブル信号＊ＣＤＰは、書込みドラ
イバイネーブル信号ＷＤＥが書込みパスを切断する点よ
りも大きい伝播遅延を有する書込みパスの点で、書込み
パスを切断する。これは、書込み回路からある遅延を除
去する機会を与えるものであり、書込み回路は、データ
にかまわぬ仕様に書込み高さを合致させることを確実に
するように従来は必要とされていた。結局、書込み回路
において必要な遅延が減少されるので、データＩ／Ｏ回
路１７は当然迅速に書込みが出来る。

迅速に列デコーダを使用禁止にする（ｄｉｓａｂｌｅ）
他の長所は、書込みの後でビツトライン対が等化され始
める前に、ビツトライン対がデータライン１６から分離
されることである。これは、データライン１６がビツト
ライン等化回路１５に負荷を加えるのを阻止する。

第２図に図示するのは、アレイ１１の一部分、列デコー
ダ１４の一部分、データライン１６の一部分、及びビツ
トライン対等化回路１５の一部分である。第２図に図示
するデータライン１６の部分は、データライン３７、デ
ータライン３８、及び等化回路３９よりなる、データラ
イン対３６である。等化回路３９は、Ｎチヤネルトラン
ジスタ７１及び７２、Ｐチヤネルトランジスタ７３、及
びＣＭＯＳインバータ７４よりなる。第２図に図示され
る列デコーダ１４の部分は、結合トランジスタ４１、４
２、４３、４４、４５、４６、４７、及び４８よりな
る。第２図に図示されるアレイ１１の部分は、ワードラ
イン２７及び２８、ビツトライン対２９及び３０、ワー
ドライン２７及びビツトライン対２９に接続されるメモ
リセル５１、ワードライン２７及びビツトライン対３０
に接続されるメモリセル５２、ワードライン２８及びビ
ツトライン対２９に接続されるメモリセル５３、ワード
ライン２８及びビツトライン対３０に接続されるメモリ
セル５４、ビツトライン対２９に接続される等化回路５
６、及びビツトライン対３０に接続される等化回路５７
よりなる。ビツトライン対２９はビツトライン５８及び
５９よりなる。ビツトライン対３０はビツトライン６０
及び６１よりなる。等化回路５６は、Ｎチヤネルトラン
ジスタ６３及び６４、Ｐチヤネルトランジスタ６５より
なる。等化回路５７は、Ｎチヤネルトランジスタ６６及
び６７、Ｐチヤネルトランジスタ６８よりなる。このＮ
チヤネルトランジスタは、Ｎチヤネル、エンハンスメン
トモードの絶縁ゲート形電界効果トランジスタである。
Ｐチヤネルトランジスタは、Ｐチヤネルエンハンスメン
トモードの電界効果トランジスタである。Ｎチヤネルト
ランジスタのしきい値電圧は約０．６Ｖで、Ｐチヤネル
トランジスタのしきい値電圧は約−０．６Ｖである。Ｎ
チヤネルトランジスタの場合は既知の基盤効果（ｂｏｄ
ｙ ｅｆｆｅｃｔ）によりソースが３−４Ｖに達する
と、しきい値電圧は約１．０Ｖに増加する。等化回路３
９は、Ｎチヤネルトランジスタ７１及び７２、Ｐチヤネ
ルトランジスタ７３、及びＣＭＯＳインバータ７４より
なる。

トランジスタ４２は、第１電流電極をデータライン３７
に接続させ、第２電流電極をビツトライン５８に接続さ
せ、列デコーダ出力信号ＣＤ１を受信するための制御電
極を有するＮチヤネルトランジスタである。トランジス
タ４３は、第１電流電極をデータライン３８に接続さ
せ、第２電流電極をビツトライン５９に接続させ、列デ
コーダ出力信号ＣＤ１を受信するための制御電極を有す
るＮチヤネルトランジスタである。結合トランジスタ４
６は、第１電流電極をデータライン３７に接続させ、第
２電流電極をビツトライン６０に接続させ、列デコーダ
出力信号ＣＤ２を受信するための制御電極を有する、Ｎ
チヤネルトランジスタである。トランジスタ４７は、第
１電流電極をデータライン３８い接続させ、第２電流電
極をビツトライン６１に接続させ、列デコーダ出力信号
ＣＤ２を受信するための制御電極を有するＮチヤネルト
ランジスタである。トランジスタ４１は、第１電流電極
をデータライン３７に接続させ、第２電流電極をビツト
ライン５８に接続させ、列デコーダ出力信号ＣＤ１の補
数である列デコーダ出力信号＊ＣＤ１を受信するための
制御電極を有するＰチヤネルトランジスタである。トラ
ンジスタ４４は、第１電流電極をデータライン３８に接
続させ、第２電流電極をビツトライン５９に接続させ、
列デコーダ出力信号＊ＣＤ１を受信するための制御電極
を有するＰチヤネルトランジスタである。トランジスタ
４５は、第１電流電極をデータライン３７に接続させ、
第２電流電極をビツトライン６０に接続させ、信号ＣＤ
２の補数である列デコーダ出力信号＊ＣＤ２を受信する
ための制御電極を有するＰチヤネルトランジスタであ
る。トランジスタ４８は、第１電流電極をデータライン
３８に接続させ、第２電流電極をビツトライン６１に接
続させ、列デコーダ出力信号＊ＣＤ２を受信するための
制御電極を有するＰチヤネルトランジスタである。トラ
ンジスタ６３は、第１電流電極を例えば５Ｖを受けるた
め正電源端子Ｖ_DDに接続させ、第２電流電極をビツトラ
イン５８に接続させ、等化プリチヤージ信号ＥＱＰを受
信するための制御電極を有する。トランジスタ６４は、
第１電流電極を正電源端子Ｖ_DDに接続させ、第２電流電
極をビツトライン５９に接続させ、等化プリチヤージ信
号ＥＱＰを受信するための制御電極を有する。トランジ
スタ６５は、第１電流電極をビツトライン５８に接続さ
せ、第２電流電極をビツトライン５９に接続させ、ビツ
トライン等化信号＊ＥＱを受信するための制御電極を有
する。トランジスタ６６は、第１電流電極を正電源端子
Ｖ_DDに接続させ、第２電流電極をビツトライン６０に接
続させ、等化プリチヤージ信号ＥＱＰを受信するための
制御電極を有する。トランジスタ６７は、第１電流電極
を正電源端子Ｖ_DDに接続させ、第２電流電極をビツトラ
イン６１に接続させ、等化プリチヤージ信号ＥＱＰを受
信するための制御電極を有する。トランジスタ６８は、
第１電流電極をビツトライン６０に接続させ、第２電流
電極をビツトライン６１に接続させ、ビツトライン等化
信号＊ＥＱを受信すつあめの制御電極を有する。インバ
ータ７４は、データライン等化信号＊ＤＬＥＱ受信のた
めの入力を有し、かつ出力を有する。トランジスタ７１
は、第１電流電極を正電源端子Ｖ_DDに接続させ、第２電
流電極をデータライン３８に接続させ、制御電極をＣＭ
ＯＳインバータ７４の出力に接続させる。トランジスタ
７２は、第１電流電極を正電源端子Ｖ_DDに接続させ、第
２電流電極をデータライン３７に接続させ、制御電極を
ＣＭＯＳインバータ７４の出力に接続させる。Ｐチヤネ
ルトランジスタ７３は、第１電流電極をデータライン３
７に接続させ、第２電流電極をデータライン３８に接続
させ、データライン等化信号＊ＤＬＥＱを受信するため
の制御電極を有する。

書込みモードにおいて、データライン対３６は分極さ
れ、アレイ１１のビツトライン対の一方に接続される。
メモリセル５１が選択されると仮定すれば、列デコーダ
出力信号ＣＤ１は論理高であるので、トランジスタ４１
−４４は導通であり、データライン対３６はビツトライ
ン対２９に結合される。ビツトライン対２９がデータラ
イン対３６に接続されると、ビツトライン５８及び５９
の論理状態は、データライン３７及び３８にそれぞれ存
在する論理状態と同一にされる。ワードライン２７はイ
ネーブルであるので、メモリセル５１はビツトライン５
８及び５９に存在する論理状態を受信する。ビツトライ
ンが論理状態を反対にするように分極されなければなら
ない最小の時間量が存在し、他方、ワードライン２７
は、メモリセル５１が有効に書込まれることを保証する
ようにイネーブル（使用可能）にされる。読出しモード
においてワードライン２７はイネーブルにされ、これが
メモリセル５１の内容をビツトライン５８及び５９に出
力させる。メモリセル５１は、トランジスタ４１−４４
を介しデータライン３７及び３８に接続されるビツトラ
イン５８及び５９の間に、電位差をおこさせる。電位差
はそこで検出され、論理高か論理低の何れかが判断さ
れ、その様に出力される。

読出しモードの間、等化プリチヤージ信号ＥＱＰは正電
源端子Ｖ_DDの電圧より１個のＮチヤネルしきい値電圧以
下の電位に保たれる。正電源端子Ｖ_DDの電圧値が５．０
Ｖであれば、等化プリチヤージ信号ＥＱＰは約４．０Ｖ
である。これは、ビツトライン２９もビツトライン５９
も正電源端子Ｖ_DDの電圧値より２個のＮチヤネルしきい
値電圧以下の電位には下がらないことを確実にする。正
電源端子Ｖ_DDの電圧値より２個のしきい値電圧が低いこ
とは、基盤効果を含み約３．０Ｖである。読出しモード
の間に行アドレス変化があるときには、等化プリジヤー
ジ信号ＥＱＰはビツトライン等化信号＊ＥＱの論理低パ
ルス幅の間に正電源端子Ｖ_DDの電圧にパルスし、ビツト
ライン対の両方のビツトラインを正電源端子Ｖ_DDの電圧
より１Ｎチヤネルしきい値電圧低くする。いかなる行ア
ドレス変化にも応答してビツトライン等化信号＊ＥＱは
論理低にパルスするが、さもないければ、書込みまたは
読出しの間は論理高である。列アドレス変化、行アドレ
ス変化、または、書込みより読出しモードへのアドレス
変化に応答して論理低にパルスするデータライン等化信
号＊ＤＬＥＱに対応して、等化回路３９はデータライン
３７及び３８を等化する。データライン等化信号＊ＤＬ
ＥＱが論理低の時には、トランジスタ７３は導通であ
り、ＣＭＯＳインバータ７４は論理高出力を正電源端子
Ｖ_DDに供給し、これは、データライン３７及び３８を、
ビツトラインと同様に正電源端子Ｖ_DDの電圧より１Ｎチ
ヤネルしきい値電圧だけ低く等化させる。

第３図に図示されるのは、行アドレスバツフア１３、行
デコーダ１２、及びビツトライン等化信号＊ＥＱ及び等
化プリチヤージ信号ＥＱＰを発生し、制御パルス回路７
６であるビツトライン等化回路１５の一部分である。制
御パルス回路７６は、行アドレス変化検出及び総和（加
算）回路７７、バツフア回路７８、遅延回路７９、イン
バータ８０、ＮＡＮＤゲート８１、Ｐチヤネルトランジ
スタ８２、Ｐチヤネルトランジスタ８３、Ｎチヤネルト
ランジスタ８４、Ｎチヤネルトランジスタ８５、ＮＯＲ
ゲート８６、インバータ８７よりなる。アドレス変化総
和回路７７は行アドレスバツフア１３に接続され、いか
なる行アドレスの変化にも応答し論理高パルスとして行
デコーダデイスエーブル信号ＲＤを供給する。行デコー
ダ１２は行デコーダデイスエーブル信号ＲＤを受け、行
デコーダデイスエーブル信号ＲＤの論理高パルス幅の間
デイスエーブル（使用禁止）にされる。バイフア回路７
８は、行デコーダデイスエーブル信号ＲＤの受信のため
の入力を有し、遅延行アドレス変化信号ＤＲＴを与える
ための出力を有する。遅延行アドレス変化信号ＤＲＴ
は、バツフア回路７８により約２ナノ秒（ｎｓ）遅延さ
れるのを除けば、行デコーダデイスエーブル信号ＲＤと
同様である。インバータ８０は、遅延行アドレス変化信
号ＤＲＴ受信のための入力を有し、ビツトライン等化信
号＊ＥＱの供給のための出力を有する。インバータ８７
は、入力をインバータ８０の出力に接続させ、かつ出力
を有する。遅延回路７９は、入力をインバータ８７の出
力に接続させ、かつ出力を有する。ＮＡＮＤゲート８１
は、第１入力をインバータ８０の出力に接続させ、第２
入力を遅延回路７９の出力に接続させる。トランジスタ
８２は、制御電極をインバータ８０の出力に接続させ、
第１電流電極を正電源端子Ｖ_DDに接続させ、第２電流電
極をノード８８に接続させる。等化プリチヤージ信号Ｅ
ＱＰはノード８８で発生される。トランジスタ８３は、
制御電極をＮＡＮＤゲート８１の出力に接続させ、第１
デコーダ電極を接地に接続させ、第２電流電極をノード
８８に接続させる。トランジスタ８４は、内部書込みイ
ネーブル信号＊ＷＥＩ受信のための制御電極を有し、第
１電流電極を正電源端子Ｖ_DDに接続させ、第２電流電極
をノード８８に接続させる。ＮＯＲゲート８６は、内部
書込みイネーブル信号＊ＷＥＩ受信のための第１入力を
有し、第２入力を遅延バツフア回路７８の出力に接続さ
せ、かつ出力を有する。トランジスタ８５は、制御電極
をＮＯＲゲート８６の出力に接続させ、第１電流電極を
接地に接続させ、第２電流電極をノード８８に接続させ
る。

内部書込みイネーブル信号＊ＷＥＩが論理高で読出しモ
ードを示す場合、トランジスタ８４は導通する内部書込
みイネーブル信号＊ＷＥＩの論理高は、また、ＮＯＲゲ
ート８６に論理低を出力させ、これは、トランジスタ８
５を非導通にさせる。内部書込みイネーブル信号＊ＷＥ
Ｉの論理高は普通のＣＭＯＳの様式で供給されるので、
これは正電源端子Ｖ_DDの電圧である。ノード８８は、正
電源端子Ｖ_DDの電圧よりトランジスタ８４のしきい値電
圧を引いた電位にて駆動されるであろう。トランジスタ
８４は、そこで、正電源端子Ｖ_DDの電圧が約５．５Ｖの
場合には、ノード８８、即ち、等化プリチヤージ信号Ｅ
ＱＰを約４．０Ｖにするであろう。遅延行アドレス変化
信号ＤＲＴは普通は論理低であり、行アドレス変化に応
答し論理高にパルスするだけである。遅延行アドレス変
化信号ＤＲＴが論理低の時には、インバータ８０はビツ
トライン等化信号＊ＥＱを論理高に与えるので、トラン
ジスタ８２は導通しない。インバータ８７は遅延回路７
９に論理低出力を供給するので、遅延回路は、つぎに、
ＮＡＮＤゲート８１に論理低出力を供給する。ＮＡＮＤ
ゲート８１は、そこで論理高出力を供給し、これはトラ
ンジスタ８３を非導通にする。トランジスタ８３は非導
通であるから、ノード８８からの電流供給はなく、等化
プリチヤージ信号ＥＱＰは正電源端子Ｖ_DDの電圧より１
Ｎチヤネルしきい値電圧低い電位で供給される。

読出しモードにおける行アドレス変化に応答して、行デ
コーダデイスエーブル信号ＲＤは約１０ナノ秒（ｎｓ）
の間論理高にスイツチする。バツフア回路７８の遅延は
約２ナノ秒（ｎｓ）であるから、行デコーダデイスエー
ブル信号ＲＤが論理高にスイツチする約２ナノ秒（ｎ
ｓ）後に、遅延行アドレス変化ＤＲＴは論理高にスイツ
チし、行デコーダデイスエーブルＲＤが論理低にスイツ
チする約２ナノ秒（ｎｓ）後に論理低スイツチする。遅
延行アドレス変化信号ＤＲＴを論理高へ切換える（ｓｗ
ｉｔｃｈｉｎｇ）時、インバータ８０は、出力を論理低
へ切換えることにより応答し、これはトランジスタ８２
を導通させる。インバータ８０によりＮＡＮＤゲート８
１に供給される論理低は、ＮＡＮＤゲート８１出力を論
理高に保持するので、トランジスタ８３は非導通を維持
する。そこで等化プリチヤージ信号ＥＱＰは正電源端子
Ｖ_DDの電圧に供給される。遅延回路７９の遅延時間の後
で、遅延回路７９の出力は論理高となる。遅延行アドレ
ス変化信号ＤＲＴが論理低にもどつた後は、インバータ
８０は論理高を出力し、これは、トランジスタ８２を非
導通にさせ、遅延回路７９の遅延の間ＮＡＮＤゲート８
１が論理低出力を供給するようにする。トランジスタ８
３は導通になることにより応答し、等化プリチヤージ信
号ＥＱＰを正電源端子Ｖ_DDの電圧より１しきい値電圧よ
りすこし低い電位に下げる。遅延回路７９の遅延時間の
後に遅延回路７９の出力は論理低にスイツチし、これ
は、ＮＡＮＤゲート８１が論理高出力を供給するように
し、トランジスタ８３を非導通にさせる。信号ＤＲＴが
論理低にスイツチした後は、ビツトラインを開放（ｒｅ
ｌｅａｓｅ）し、イネーブルされたメモリセルにより分
離されるのが望ましい、これは、トランジスタ８３に等
化プリチヤージ信号ＥＱＰの電圧を減少させることによ
り達成される。トランジスタ８３は、遅延回路７９のほ
ぼ遅延の間の導通であり、これは、等化プリチヤージ信
号ＥＱＰを少なくとも正電源端子Ｖ_DDの電圧より１Ｎチ
ヤネルしきい値電圧低くするのに十分である。

書込みモードでは、内部書込みイネーブル信号＊ＷＥＩ
は論理低であり、これは、トランジスタ８４を非導通に
し、ＮＯＲゲート８６を遅延行アドレス変化信号ＤＲＴ
に応答させる。行アドレス変化がない場合、遅延行アド
レス変化信号ＤＲＴは論理低であるので、ＮＯＲゲート
８６は、論理高をトランジスタ８５に出力し、トランジ
スタ８５を導通にする。遅延行アドレス変化信号ＤＲＴ
が論理低の時には、ビツトライン等信号＊ＥＱは論理高
であり、トランジスタ８２及び８３は非導通である。従
って行アドレス変化がない場合、書込みモードの間はト
ランジスタ８５により、等化プリチヤージ信号ＥＱＰは
論理低に保たれる。行アドレス変化に応答して、遅延行
アドレス変化信号ＤＲＴは論理高でパルスし、ビツトラ
イン等化信号＊ＥＱを論理低にスイツチさせ、トランジ
スタ８２を導通にし、遅延行アドレス変化信号ＤＲＴの
論理高パルスと同じ期間ＮＯＲゲート８６が論理低パル
スを出力するようにする。トランジスタ８５はこれと同
一期間非導通になることによって応答する。かくして等
化プリチヤージ信号ＥＱＰは、遅延行アドレス変化信号
ＤＲＴが論理高のあいだ論理高にパルスされる。ＮＡＮ
Ｄゲート８１の出力は、論理低であるビツトライン等化
信号＊ＥＱにより、パルス期間のあいだ論理高に保たれ
る。遅延光アドレス変化信号ＤＲＴが論理低にもどる
時、ビツトライン等化信号＊ＥＱが論理高にもどり、ト
ランジスタ８２が非導通になり、ＮＯＲゲート８６が論
理高を出力し、トランジスタ８５が導通になり、等化プ
リチヤージ信号ＥＱＰは論理低にスイツチする。ＮＡＮ
Ｄゲート８１の出力は論理低にパルスするので、トラン
ジスタ８３は遅延回路７９の遅延の間は導通である。ト
ランジスタ８３は導通である時期と、トランジスタ８５
が導通の時間は同時である。書込みの間の行アドレス変
化は、かくして、遅延行アドレス変化信号ＤＲＴが論理
高の期間、等化プリチヤージ信号ＥＱＰを接地の論理低
から正電源端子Ｖ_DDの電圧の論理高へスイツチさせる。

内部書込みイネーブル信号＊ＷＥＩが、読出しモードへ
の変化を示す論理高にスイツチすると、トランジスタ８
４は導通となり、トランジスタ８５は非導通となる。こ
れは、等化プリチヤージ信号ＥＱＰを正電源端子Ｖ_DDの
電圧より１Ｎチヤネルしきい値電圧低い電位に上昇させ
る。そこで等化プリチヤージ信号ＥＱＰは、イネーブル
されたメモリセルを有するビツトラインの半分に、正電
源端子Ｖ_DDの電圧より２Ｎチヤネルしきい値電圧低い電
圧に向け充電（ｃｈａｒｇｅ）を開始させる。書込みモ
ードにおいては、論理低に書込まれた選択ビツトライン
対は、少なくとも体質的に接地電位である。また書込み
モードにおいては、等化プリチヤージ信号ＥＱＰは論理
低であるので、非選択ビツトラインのうちの選択メモリ
セルは、ビツトライン対の一方を、読出しモードの間に
可能であるよりも低くするであろう。従って、メモリセ
ルをイネーブルにしたビツトラインの半分は、書込みモ
ードより読出しモードに変化することに応答し、等化プ
リチヤージ信号ＥＱＰが正電源端子Ｖ_DDの電圧より１Ｎ
チヤネルしきい値電圧だけ低い電位に到達するのに対応
し、充電（ｃｈａｒｇｅ）されるであろう。つづく行ア
ドレス変化は、そこで、等化プリチヤージ信号ＥＱＰを
正電源端子Ｖ_DDの電圧に上昇させるのであろう。正電源
端子Ｖ_DDの電圧への２段階（ｓｔｅｐ）上昇は、望まし
い電位レベルにビツトラインを充電するため正電源端子
Ｖ_DDの電源より引出されるピーク電流を減少する。ピー
ク電流は、電源及び電流が引出される特定の事象によっ
て発生されるグランドノイズに、重大影響を与えるので
重要である。ビツトラインの所望の電位を得るのに必要
な充電（ｃｈａｒｇｅ）量は、ビツトラインのキヤパシ
タンスの関数である。ビツトラインを所定レベルに充電
するための所定の時間の間、最適充電率は、一定としな
ければならない。最低のピーク電流にとって、特定の充
電期間を通じ電流は同一であるのが望ましい。電流は、
第２図のトランジスタ６３のようにチヤージング（充
電）トランジスタのゲート−ソース電圧に関係する。信
号ＥＱＰの２段階上昇は、所望の一定電流に近似する。

第１段階は、等化プリチヤージ信号ＥＱＰが正電源端子
Ｖ_DDの電圧より１Ｎチヤネルしきい値電圧だけ低い電位
に到達することであり、これはビツトラインを部分的に
充電させるので、第２段階で等化プリチヤージ信号ＥＱ
Ｐが正電源端子Ｖ_DDの電圧に到達するとき、ゲート−ソ
ース電圧は、先行技術においてなされたように、等化プ
リチヤージ信号ＥＱＰが急速にそのピーク電圧にスイツ
チされた場合のように大きくはない。従ってピーク電流
は、等化プリチヤージ信号ＥＱＰの２段階上昇により減
少される。

遅延行アドレス変化信号ＤＲＴは、本来内部書込みイネ
ーブル信号＊ＷＥＩに関しては遅延するので、書込みイ
ネーブル信号＊ＷＥが論理低から論理高にスイツチする
のと同時に行アドレスが変化してさえも、２段階上昇が
存在することを保証する。ビツトラインを実際に最終プ
リチヤージ電圧にする等化プリチヤージ信号ＥＱＰは、
内部書込みイネーブル信号＊ＷＥＩがスイツチされる速
度よりも本来遅いビツトライン等化信号＊ＥＱにより駆
動される。ビツトラインを最終のプリチヤージ電圧に重
電する場合に本質的に速度の不利益（ｐｅｎａｌｔｙ）
は存在せず、他方、減少したピーク電流の利益を受け
る。第４図に図示するのは、行アドレス変化及び書込み
より読出しへの変化が同時におきる場合にたいするタイ
ミング図である。

時刻ｔ０に、書込みイネーブル信号＊ＷＥは論理低より
論理高にスイツチし、行アドレスは状態を変化する。内
部書込みイネーブル信号＊ＷＥＩ及び行デコーダデイス
エーブル信号ＲＤは、ほぼ同一期間に応答するので、時
刻ｔ１に両方とも論理にスイツチする。等化プリチヤー
ジ信号ＥＱＰは上昇することにより内部書込みイネーブ
ル信号＊ＷＥＩに応答し、時刻ｔ２に正電源端子Ｖ_DDの
電圧より１Ｎチヤネルしきい値電圧だけ低い電位に切換
わる。遅延行アドレス変化信号ＤＲＴは時刻ｔ３に行デ
コーダデイスエーブル信号ＲＤに対応し、論理高に上昇
する。時刻ｔ１及びｔ３間の時間は、バツフア回路７８
の時間遅延である。ビツトライン等化信号＊ＥＱは遅延
行アドレス変化信号ＤＲＴに論理高へのスイツチングに
対応し、時刻ｔ４に論理低にスイツチする。等化プリチ
ヤージ信号ＥＱＰはビツトライン等化信号＊ＥＱの論理
低へのスイツチングに対応し、時刻ｔ５に正電源端子Ｖ
_DDの電圧にスイツチする。

遅延行アドレス変化信号ＤＲＴのパルス幅は、行デコー
ダデイスエーブル信号ＲＤの幅と同一であり、これは少
なくとも所定時間、例えば、９ナノ秒（ｎｓ）である
が、もしアドレスのスキユー（ｓｋｅｗ）があれば、そ
の厳しさ（ｓｅｖｅｒｉｔｙ）に依り長くすることも可
能である。アドレススキユーは、１つ以上のアドレス信
号が状態を変化し、変化の間に時間的にある分離がある
時におきる。アドレススキユーは技術上既知である。所
定時間の後に、行デコーダデイスエーブル信号ＲＤは時
刻ｔ６に論理低にもどる。遅延行アドレス変化信号ＤＲ
Ｔは、時刻ｔ７に行デコーダデイスエーブル信号ＲＤに
より論理低にもどされ、これは、ビツトライン等化信号
＊ＥＱを時刻ｔ８に論理高にもどす。ビツトライン等化
信号＊ＥＱが論理高にスイツチすれば、ＮＡＮＤゲート
８１への両入力は論理高であるから、ＮＡＮＤゲート８
１は時刻ｔ９論理低出力を与える。ＮＡＮＤゲート８１
の論理低出力は、トランジスタ８３を導通にするので、
等化プリチヤージ信号ＥＱＰは約３Ｖに向って降下し始
める。遅延回路７９の遅延の後に、遅延回路７９の出力
は、時刻ｔ１０に論理高になり、ＮＡＮＤゲート８１出
力を時刻ｔ１１に論理高を与えるようにさせ、これは等
化プリチヤージ信号ＥＱＰを正電源端子Ｖ_DDの電圧より
１しきい値電圧だけ低い電位に上昇させる。これは、検
出がおきる等化プリチヤージ信号ＥＱＰのレベルであ
る。

正電源端子Ｖ_DDの電圧にある等化プリチヤージ信号ＥＱ
Ｐにより検出される前に、ビツトライン電圧は正電源端
子Ｖ_DDの電圧より１しきい値電圧だけ低く等化される。
検出の間は、等化プリチヤージ信号ＥＱＰは正電源端子
Ｖ_DDの電圧より１しきい値電圧だけ低く保たれるので、
より低い電圧に引かれるビツトラインは、正電源端子Ｖ
_DDの電圧より約２Ｎチヤネルしきい値電圧だけ低く保た
れがちであろう。これは、つぎの読出しの準備のため達
成すべきプリチヤージング量を減少する。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例としての改良された
書込みモードより読出しモードへのアドレス変化を有す
るメモリの模式的ブロツク構成図である。 第２図は、本発明の好ましい実施例としての改良された
書込みモードより読出しモードへのアドレス変化を有す
るメモリの一部分の回路図である。 第３図は、本発明の好ましい実施例としての改良された
書込みモードより読出しモードへのアドレス変化を有す
るメモリの組合せ構成、論理、及び回路図である。 第４図は、本発明の実施例としての改良された書込みモ
ードより読出しモードへのアドレス変化を有するメモリ
の一部分の動作の理解に使用されるタイミング図であ
る。 １０……メモリ １１……アレイ １２……行デコーダ １３……行アドレスバツフア １４……列デコーダ １５……ビツトライン等化回路 １６、３７、３８……データライン １７……データＩ／Ｏ回路 １８……書込みイネーブルバツフア １９、２３……アドレス変化検出器 ２１、２２、７７……アドレス変化総和回路 ２４……列アドレスバツフア ２６……チツプ選択バツフア ２７、２８……ワードライン ２９、３０……ビツトライン対 ３９、５６、５７……等化回路 ４２、４２、…、４８……（結合）トランジスタ ５１、５２、５３、５４……メモリセル ５８、５９、６０、６１……ビツトライン ６３、６４、６６、６７、７１、７２、８５……Ｎチヤ
ネルトランジスタ ６５、６８、７３、８２、８３……Ｐチヤネルトランジ
スタ ７４……ＣＭＯＳインバータ ７６……制御パルス回路 ７８……バツフア回路 ７９……遅延回路 ８０、８７……インバータ ８１……ＮＡＮＤゲート ８６……ＮＯＲゲート ８８……ノード Ｄ……データ信号 ＊ＷＥ……書込みイネーブル信号 ＊ＷＥＩ……内部書込みイネーブル信号 ＊ＷＥＴ……書込みイネーブルアドレス変化信号 Ｃ０、Ｃ１、…、ＣＮ……列アドレス信号 ＊ＣＳＴ……列総和信号 ＊ＤＬＥＱ……データライン等化信号 ＊ＲＳＰ……行アドレス変化総和信号 ＊ＣＳＰ……列アドレス変化総和信号 ＊ＣＤＰ……列デイスエーブル信号 ＷＤＥ……書込みドライバイネーブル信号 ＣＤ１、ＣＤ２、＊ＣＤ１、＊ＣＤ２……列デコーダ出
力信号 ＲＤ……行デコーダデイスエーブル信号 ＥＱＰ……等化プリチヤージ信号 ＊ＥＱ……ビツトライン等化信号 ＤＲＴ……遅延行アドレス変化信号 Ｖ_DD……正電源端子 ＊ＣＳ……チツプ選択信号 ＊ＣＳＩ……内部チツプ選択信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−13584（ＪＰ，Ａ) 特開 昭62−54891（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】選択されたビツトライン対を介して選択さ
   れたメモリセルにデータが書込まれる書込みモードと、
   及び選択されたビツトライン対よりデータが読出される
   読出しモードとを有するメモリにおいて、 ワードライン及びビツトライン対にそれらの交点にて結
   合され、結合されているワードラインがイネーブルの
   時、結合されているビツトライン対からデータを受信
   し、又は前記ビットライン対にデータを与える複数のメ
   モリセルと、 列アドレスにより決定されるように、選択されたビツト
   ライン対をデータライン対に結合させ、列デコーダデイ
   スエーブル信号に応答してデイスエーブルにされる列デ
   コーダと、 列アドレス変化に応答し、列アドレス変化信号を与える
   列アドレス変化検出手段と、 書込みモードから読出しモードへのアドレス変化に応答
   し、列デコーダデイスエーブル信号を与える書込みイネ
   ーブルアドレス変化検出手段と、 列アドレス変化信号に応答し、データライン対を等化す
   るデータライン等化手段と、 を具えることを特徴とする書込みモードより読出しモー
   ドへのアドレス変化を有するメモリ。
2. 【請求項２】書込みイネーブル検出手段は、列アドレス
   変化に応答し、列デコーダデイスエーブル信号を与える
   ことを特徴とする前記特許請求の範囲第１項記載の書込
   みモードより読出しモードへのアドレス変化を有するメ
   モリ。
3. 【請求項３】選択されたビツトライン対を介して選択さ
   れたメモリセルにデータが書込まれる書込みモードと、
   選択されたビツトライン対よりデータが読出される読出
   しモードと、ワードライン及びビツトライン対にそれら
   の交点に結合された複数のメモリセルとを有し、各々の
   メモリセルは、結合されているビツトライン対からデー
   タを受信し、又は前記ビツトライン対にデータを与える
   ものであり、 ビツトライン対は、データライン対に選択的に結合さ
   れ、選択されたビツトライン対は、列アドレスを受信す
   る列デコーダを介してデータライン対に結合される、メ
   モリにおいて、 書込みモードから読出しモードへのアドレス変化に応答
   し書込みアドレス変化信号を発生する工程と、 列アドレス変化に応答し、列アドレス変化信号を発生す
   る工程と、 書込みアドレス変化信号又は列アドレス変化信号又はそ
   の両者に応答し、列デコーダデイスエーブル信号を発生
   する工程と、 列デコーダをデイスエーブルし、列デコーダデイスエー
   ブル信号の発生に応答し、選択されたビツトラインをデ
   ータラインに結合させる工程と、 を具える書込みモードより読出しモードへのアドレス変
   化を有するメモリのアドレス変化方法。