JPH07169272A

JPH07169272A - エッジ遷移検知装置

Info

Publication number: JPH07169272A
Application number: JP6236332A
Authority: JP
Inventors: David Mcclure; マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1993-09-30
Filing date: 1994-09-30
Publication date: 1995-07-04
Also published as: EP0646926B1; EP0646926A2; EP0952549B1; DE69430080T2; DE69424735T2; EP0646926A3; US5418756A; DE69430080D1; DE69424735D1; EP0952549A3; EP0952549A2

Abstract

(57)【要約】【目的】プログラマブルな動作特性を有するスタティ
ックランダムアクセスメモリ集積回路用のエッジ遷移検
知器を提供する。【構成】本エッジ遷移検知器は、信号ライン上で受取
られる状態信号を入力として受取り且つ遅延した状態信
号を発生する遅延ラインを有している。排他的ＯＲゲー
トがその状態信号及び遅延した状態信号を入力として受
取り且つ遷移パルス信号を発生する。排他的ＯＲゲート
へ接続したエッジ遷移検知器イネーブルラインが排他的
ＯＲゲートの出力レベルを、電力効率的な態様で強制的
に所定の論理レベルと一致させる。遷移パルス信号を入
力として受取り且つエッジ検知パルス信号を発生する出
力バッファも、ヒューズオプション、マスクプログラム
オプション、ボンディングオプションへ修正させて、エ
ッジ遷移検知信号を取除くことが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路装置に関するも
のであって、更に詳細にはユーザが選択可能な動作速
度、ノイズ免疫性又は電力消費を与えるスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）集積回路に関するも
のである。

【０００２】

【従来の技術】ＳＲＡＭは同等の容量のダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）と比較して速度及び
電力条件の上で有益性を有している。ＳＲＡＭにおける
メモリセルは、ＤＲＡＭにおけるコンデンサと比較し
て、ラッチに基づいている。コンデンサは時間の関数と
して電荷（１ビットのデータに対応）を散逸させ、従っ
て周期的にリフレッシュさせることが必要とされる。リ
フレッシュを行う場合には電力が必要となる。コンデン
サを基礎としたメモリ装置に対して読取り及び書込みを
行うことは時間と電力の両方を必要とする。従って、高
速動作（例えば、パソコン用のキャッシュメモリ）又は
低消費電力（例えば電池駆動型の小型コンピュータ）を
必要とする適用場面においてはＳＲＡＭが効果的に使用
されている。更に、ＳＲＡＭ集積回路は同等のＤＲＡＭ
と比較して使用方法が簡単である。何故ならば、ＤＲＡ
Ｍはクロック動作及びリフレッシュ動作のために複雑な
回路を必要とするからである。従って、改善した性能と
するためにより多くの費用をかけることが正当化される
場合、又はリフレッシュを処理するために増加する設計
コストが正当化されない基本的な電子部品においては、
ＳＲＡＭが好まれている。

【０００３】ＳＲＡＭの動作速度を更に向上させるため
に、ＳＲＡＭ装置のアドレスデコード回路と共にエッジ
遷移検知回路が組込まれている。エッジ遷移検知は、１
組のアドレス又は制御信号のいずれかの状態における前
端のエッジ遷移に応答してＳＲＡＭの内部的に同期され
た部品に対してパルスを供給する。これは、データの読
取り又は書込みの準備としてＳＲＡＭ内においてプレチ
ャージ動作及び平衡化動作を制御するために使用するこ
とが可能である。然しながら、高速動作のために有用で
あるが、エッジ遷移検知はオンチップノイズ及び電力消
費を増加させる傾向がある。ある適用場面においては、
ユーザは、ノイズをより低いものとし且つ電力消費をよ
り低いものとするために速度に関して譲歩する場合があ
る。然しながら、２つの別個のＳＲＡＭ設計を与える代
わりに、エッジ遷移検知動作を選択するか又は選択しな
いために１つのＳＲＡＭタイプを再プログラムするか又
は再構築することが可能であることが望ましい。

【０００４】

【発明が解決しようとする課題】本発明は、ユーザが動
作速度、電力消費又はノイズ許容性を選択することを可
能とするスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、アドレス信号
を担持するための複数個のアドレスライン及び制御信号
を担持するための制御ラインを具備するスタティックラ
ンダムアクセスメモリ集積回路を提供している。遅延信
号を発生するために各アドレスライン又は制御ラインに
対して遅延回路が接続されている。各アドレスラインに
対して１個の比較回路を有する複数個の比較回路が設け
られており、各比較回路はアドレス信号及び対応する遅
延アドレス信号を入力として受取り、アドレス信号及び
対応する遅延アドレス信号の値が異なる場合には出力ノ
ード上に遷移パルスを発生し、それはアドレス信号の状
態変化が存在する毎に発生する。比較回路へのイネーブ
ル入力は、遅延回路及び比較回路を選択的に活性化させ
ることを可能とする。比較回路内の複数個の内部ノード
は、イネーブル入力が不存在であることに応答して所定
の論理レベルへ接続させることが可能である。これによ
って比較装置はディスエーブル即ち動作不能状態とされ
る。

【０００６】遷移パルスがいずれかの出力ライン上に表
われる場合にエッジ遷移パルスを発生するために、複数
個の比較回路からの出力ラインへＮＯＲゲートが接続さ
れている。このＮＯＲゲートは複数個のトランジスタを
有しており、各トランジスタは制御ノードにおいて出力
ラインへ接続されると共に共通出力ノードへ接続されて
いる。この共通出力ノードは、共通出力ノードを所定の
論理レベルへ復帰させるためにリーク用トランジスタへ
接続している。共通出力ノード内のヒューズを焼切させ
て、エッジ遷移パルスの発生を抑圧させることが可能で
あり、又マスクオプションを使用することが可能であ
る。最後に、ＮＯＲゲートの複数個のトランジスタの各
々に対する入力ノードは、エッジ遷移パルスの発生を抑
圧させるために前記所定の論理レベルへ選択的に接続さ
せることが可能である。

【０００７】

【実施例】図１は本発明の好適実施例を実現することの
可能な集積回路（ＩＣ）メモリ１の一例を示している。
ＩＣメモリ１はスタティックランダムアクセスメモリ
（ＳＲＡＭ）であって、そのメモリセルは複数個のブロ
ック１０内に分割して設けられている。

【０００８】ＩＣメモリ１内のメモリセルは行と列との
形態で配列されている。注意すべきことであるが、メモ
リ１内の行及び列の指定は、行という用語は、複数個の
メモリセルがワードラインによって選択されるアレイ方
向のことを意味している。従来のメモリにおいては、選
択された行内のメモリセルの各々は、通常、一対又は相
補的対のビットラインへ結合される。列という用語は、
本明細書においては、選択された行内のメモリセルの１
つ又はそれ以上のものが読取り又は書込みアクセスのた
めに選択されるアレイ方向のことを意味している。従来
のメモリにおいては、これは、通常、ビットラインのう
ちの１つをセンス増幅器／書込回路又は内部データバス
へ結合させることによって行なわれる。このような行及
び列の用語の使用は当該技術分野において通常理解され
ているものと一貫している。

【０００９】アドレス端子Ａ₀ 乃至Ａ_n はアドレス信号
を受取り、それにしたがって、アクセスされるべきメモ
リセルが指定される。従来の態様においては、アドレス
端子Ａ₀ 乃至Ａ_n はアドレスバッファ２８へ接続され、
該バッファは受取ったアドレス信号をバッファし且つそ
のアドレス信号のうちの一部をバスＲＯＷを介して行デ
コーダ２４ａ，２４ｂへ供給し、且つその残部をバスＣ
ＯＬを介して列デコーダ２６ａ，２６ｂへ供給する行デ
コーダ２４ａ，２４ｂは、従来の態様で選択したワード
ラインをイネーブル即ち動作可能状態とさせることによ
って１つの行のメモリセルを選択し、且つ、この実施例
においては、メモリアレイブロック１０の１つの側部に
沿って位置されている。この実施例において、列デコー
ダ２６ａ，２６ｂがそのアドレスの列部分にしたがって
センスアンプ１３によって検知されるべき選択された行
内の８個のメモリセルを選択する。

【００１０】メモリ１において、メモリセルは１６個の
主要アレイブロック１０₀ 乃至１０₁₅にグループ化され
ている。アレイブロック１０の数は、勿論、夫々の実施
例によって異なるものとすることが可能である。このよ
うなメモリの１６個の主要アレイブロック１０への区画
化は、例えば小型のコンピュータにおいて使用される場
合等の低電力メモリにおいて特に有利である。何故なら
ば、選択されたメモリセルが位置しているブロック１０
のみが１サイクル期間中にイネーブル即ち動作可能状態
とさせることが必要であるに過ぎないからである。この
実施例においては、各主要アレイブロック１０は６４個
の列を有している。ブロックの選択は、行アドレスビッ
トのうちの１つ（上側半分か又は下側半分かを表わす）
及び列アドレスビットのうちの４つ（選択されるべき１
６個の主要アレイブロック１０のうちの１つを表わす）
にしたがって行なうことが可能である。

【００１１】一方、主要アレイブロック１０のうちの１
つにおける１つの行の選択は、それが動作可能な主要ア
レイブロック１０を横断して延在する行デコーダ２４
ａ，２４ｂによって発生されるグローバルワードライン
によって行なうことが可能である。主要アレイブロック
１０の各々におけるメモリセルをそれらのビットライン
へ接続させるパスゲートはこの別の実施形態において
は、各行部分に対して各主要アレイブロック１０内にの
み延在するローカルワードラインによって制御される。
この構成においては、各グローバルワードラインとロー
カルワードラインとの間に接続されたパストランジスタ
が、列アドレスのブロック部分にしたがってイネーブル
即ち動作可能状態とされ、従って列アドレスによって選
択された主要アレイブロック１０と関連するローカルワ
ードラインのみがイネーブル即ち動作可能状態とされ、
従って各メモリサイクルにおける活性電力消費を減少さ
せる。このような構成の１つの例はＳａｋｕｒａｉｅ
ｔａｌ．著「動的二重ワードラインを有する低電力４
６ｎｓ２５６キロビットＣＭＯＳスタティックＲＡＭ
（ＡＬｏｗＰｏｗｅｒ４６ｎｓ２５６ｋｂ
ｉｔＣＭＯＳＳｔａｔｉｃＲＡＭｗｉｔｈＤ
ｙｎａｍｉｃＤｏｕｂｌｅＷｏｒｄＬｉｎｅ）」
ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、ＳＣ−１９巻、Ｎｏ．５（ＩＥＥＥ、１９８
４年１０月）、５７８−５８５頁に記載されている。

【００１２】殆どの最近のＳＲＡＭ及びＤＲＡＭの場合
における如く、メモリ１はメモリサイクルにおける特定
の点においてあるノード（例えば、ビットライン）のプ
レチャージ及び平衡化等のある程度の動的動作を包含す
る場合がある。メモリ１におけるサイクルの開始は、エ
ッジ遷移検知（ＥＴＤ）回路２５によって行なわれるア
ドレスエッジ遷移検知によって発生する。ＥＴＤ回路２
５は、好適にはアドレスバッファ２８の前において（図
示した如く）、アドレス入力Ａ₀ 乃至Ａ_n の各々へ接続
されており、且つアドレス入力Ａ₀ 乃至Ａ_n のうちのい
ずれか１つ又はそれ以上のものにおいて遷移を検知する
ことに応答してラインＥＴＤ上にパルスを発生し、この
ようなパルスは従来の態様においてメモリ１の内部動作
を制御するのに有用である。

【００１３】その他の内部動作機能はタイミング・制御
回路２９によって制御され、該回路はＥＴＤ回路２５か
らラインＥＴＤを介して信号を受取り且つ端子ＣＥにお
けるチップイネーブル信号及び端子Ｒ／Ｗにおける読取
／書込選択信号等の幾つかの外部制御信号を受取る。タ
イミング・制御回路２９は、従来の態様でメモリ１内の
種々の機能を制御するために、これらの入力に基づいて
種々の制御信号を発生する。図１に示した如く、制御バ
スＣＢＵＳはセンスアンプ１３及びデータドライバ１５
へ接続しており、その他の機能は従来の態様でタイミン
グ・制御回路２９によって同様に制御され、それらの接
続は図面を簡単化するために図１には示していない。

【００１４】この実施例においてメモリ１はバイト幅タ
イプのものであり、そうであるから、それは８個の入力
／出力端子ＤＱ₀ 乃至ＤＱ₇ を有しており、該端子にお
いて、読取動作期間中には出力データが提供され、且つ
書込動作期間中には入力データが受取られる。入力／出
力回路２０がデータバス２２と端子ＤＱとの間に接続さ
れており、且つそれに接続されている従来の入力及び出
力バッファを有している。

【００１５】主要アレイブロック１０₀ 乃至１０₁₅の各
々は、図１に示した如く、対応するグループのセンスア
ンプ１３₀ 乃至１３₁₅と関連している。本実施例におい
ては、８個の個別的なセンスアンプ１３が各グループの
センスアンプ１３₀ 乃至１３₁₅内に設けられており、主
要アレイブロック１０₀ 乃至１０₁₅の選択した１つから
内部データバス２２を介して伝達されるべき８個のビッ
トの各々に対して１個のセンスアンプ１３が設けられて
いる。データドライバ１５₀ 乃至１５₁₅のグループの各
々はそれからのデータ信号を受取り且つ内部データバス
２２を駆動するために対応するグループのセンスアンプ
１３₀ 乃至１３₁₅と関連しており、個別的なデータドラ
イバ１５は各グループ内の個別的なセンスアンプ１３と
関連しており、１個のデータドライバ１５がデータバス
２２における各ラインを駆動する。

【００１６】メモリアレイは、更に、半分に分割されて
おり、即ちメモリアレイブロック１０₀ 乃至１０₇ はア
レイの一方の半分を構成しており且つ主要アレイブロッ
ク１０₈ 乃至１０₁₅は他方のアレイの半分を構成してい
る。内部データバス２２がこれらのアレイの半分の長さ
にわたって走行しており、且つ図１に示した如くそれら
の間に位置されている。本実施例においては、データバ
ス２２は８個のデータ導体を有しており、その各々は入
力／出力端子ＤＱ₀ 乃至ＤＱ₇ と関連しており且つ入力
／出力回路２０を介してそれへ結合されている。各個別
的データ導体は１６個の主要アレイブロック１０₀ 乃至
１０₁₅の１６個のデータドライバグループ１５₀ 乃至１
５₁₅のうちの各々における対応するデータドライバ１５
へ接続している。このようなメモリ１においてメモリの
読取り又は書込みを行なう場合には、従来の態様で、選
択されたメモリセルへ書込まれるべき入力データを伝達
するために別個の入力データバスを使用することが可能
である。一方、あるメモリ設計において行なわれている
如く、入力データはデータバス２２に沿って伝達させる
ことも可能である。

【００１７】本実施例においては、データバス２２は、
更に、８個のダミーデータ導体を有しており、その各々
は電荷共用によってデータバス２２をプレチャージする
目的のために、１６個の主要アレイブロック１０₀ 乃至
１０₁₅の１６個のデータドライバグループ１５₀ 乃至１
５₁₅の各々における対応するデータドライバ１５へ接続
している。これらダミーデータ導体の各々は、好適に
は、真データ導体の１つと類似しており、好適には、実
質的に同一の長さ及び断面積を有しており且つ同一の物
質から形成されており、且つ常時その真データ導体に対
して相補的な状態に維持される。

【００１８】図２はＮ＋１個のエッジ遷移検知要素３０
からの出力Ｔ_i を結合させるためのエッジ遷移検知要素
３０_k 及びＮＯＲゲート３６の回路概略図である。要素
３０_k は代表的なアドレスラインｋを使用して示してあ
り、各アドレスラインＡ₀ −Ａ_n に対して同一である。
エッジ遷移検知は制御ラインで使用することも可能であ
る。アドレス信号Ａ_k はバッファ４０によってアドレス
ライン上で受取られる。バッファ４０の出力はインバー
タ４２へ印加されインバータ４２はインバータ４４と直
列している。インバータ４４の出力は行及び列ドライバ
又はスタティックランダムアクセスメモリ集積回路１の
その他の回路へ印加するために使用することが可能であ
る。

【００１９】インバータ４２の出力はアドレス状態信号
ＡＳ₀ として指定してある。アドレス状態信号ＡＳ₀ は
遅延ライン３２へ印加され、遅延ライン３２はインバー
タ４６（その出力はＡＳ₁ ）及び修正したインバータ４
８を有しており、それらは遅延要素として機能する。修
正したインバータ４８は、トランジスタ５０をＶ_ccと出
力ノード５１との間に接続させる接続ノードを有してい
る。トランジスタ５０はＰチャンネルＭＯＳＦＥＴであ
り、それは、その制御ノード上の信号が低状態へ移行し
出力ノード５１をＶ_ccとさせることに応答してターンオ
ンされる。インバータ４８は、更に、バイアスされて導
通状態となるトランジスタ５３と、強制用トランジスタ
５０と同一の制御信号を受取るべく接続されたトランジ
スタ５５を有している。トランジスタ５５はＮチャンネ
ルＭＯＳＦＥＴであり、且つ強制用トランジスタ５０が
カットオフ状態にある場合にオンであり、且つその逆も
又真である。従って、出力ノード５１がトランジスタ５
０をターンオンさせることによって強制的にＶ_ccの値を
とる場合には、出力ノード５１と接地との間に導通経路
が設けられることはない。何故ならば、トランジスタ５
５はカットオフしていることが確保されているからであ
る。このことは、ＡＳ₁ の値が変化することに拘らずに
発生する。

【００２０】出力ノード５１上の信号の値は遅延要素と
して動作する２つの直列したインバータ５２及び５４へ
印加される。インバータ５４の出力（ＡＳ₂ ）は遷移高
検知器５８及び遷移低検知器６０の各々における一方の
トランジスタスイッチへ供給される。インバータ５２の
出力は、インバータ５４と並列な非反転遅延要素として
機能するパスゲート５６へ印加される。パスゲート５６
の出力はＡＳ₃ であり、遷移高検知器５８及び遷移低検
知器６０の各々における一方のトランジスタへ印加され
る。信号ＡＳ₀ 及びＡＳ₁ は、夫々、遷移高検知器５８
及び遷移低検知器６０の各々における２つのトランジス
タへ印加される。検知器５８及び６０からの出力信号Ｔ
_k はノード６７上に表われ且つアドレス信号Ａ_k の状態
における変化に応答して、インバータ４６，４８，５
２，５４における遅延値の選択によって決定される時間
期間の間高状態へ移行する。

【００２１】前述した説明では、ピン５７上のＥＴＤイ
ネーブル信号が高状態であると仮定している。ＥＴＤイ
ネーブルが高状態であると、トランジスタ５０はカット
オフ状態にあり且つトランジスタ５５はオン状態であっ
て、ノード５１がＡＳ₀ の値に追従することを許容する
（ある遅延の後）。パスゲート５６の両方の要素は導通
状態にあり、且つトランジスタ６２はオフしているの
で、ＡＳ₃ がＡＳ₀ に追従することを許容する（この場
合も、ある遅延の後において）。

【００２２】ＥＴＤイネーブル信号は、ピン５７上の制
御ピン信号の制御によって、又は該ピンを接地５９へ接
続させるためのマスクオプション又はヒューズオプショ
ンによって、強制的に低状態とさせることが可能であ
る。一方、レーザを使用することによって開放状態とさ
れるべきＥＴＤイネーブルライン内にヒューズを配置さ
せることが可能である。ＥＴＤイネーブル信号が低状態
へ移行すると、トラジスタ５０及び６２が導通状態を開
始し、且つトランジスタ５５はカットオフ状態へ駆動さ
れる。インバータ６４の出力は高状態へ移行し、その結
果、パスゲート５６におけるＮチャンネルトランジスタ
及びＰチャンネルトランジスタの両方をカットオフ状態
へ駆動させる。これらの条件下において、信号値Ａ₂ は
強制的に高状態とされ、且つ信号値Ａ₃ は強制的に高状
態とされる。Ａ₂ 及びＡ₃ が強制的に高状態とされるの
で、検知アレイ５８及び６０の出力は強制的に低状態と
される。何故ならば、それらの共通出力ノード６７はＶ
_ccへ接続させることができず且つ、アレイ６０の２つの
ＮチャンネルＭＯＳＦＥＴを介してか又はアレイ５８の
２つのＮチャンネルＭＯＳＦＥＴを介して（殆どの時間
ＡＳ₀ 又はＡＳ₁ のいずれかが高状態）、接地への接続
が保証されているからである。

【００２３】ノード６７上に表われる排他的ＯＲゲート
３４の出力はＴ_k として示してあり、それは要素６６
₀ ，６６₁ ，６６_k を包含する複数個の遷移パルス検知
要素のうちの１つへ通過される。遷移パルス検知要素６
６は高状態へ移行する遷移検知ラインＴ上のいずれかの
高へ移行するパルスに応答するＮＯＲゲートとして機能
する。いずれかのこのような遷移がパルス検知要素（こ
れらはＮチャンネルＭＯＳＦＥＴ）をターンオンさせ、
そのサイクルにＮＯＲゲートアレイに対する共通入力ノ
ードであるピン８０が低論理レベル供給源へ接続されて
いる場合に、共通出力ノード６８を低状態へプルさせ
る。通常の動作においては、トランジスタ６６のうちの
１つがターンオンしているものが存在しないので、イン
バータ７２への入力とＶ_ccとの間に接続しているリーク
用トランジスタ７６によってバス６８は高状態へ保持さ
れている。トランジスタ７６の能力は検知要素６６のい
ずれの伝達能力よりも実質的に低いものに選択されてお
り、従っていずれかの要素６６がバス６８を低状態へプ
ルさせることを可能としている。バス６８はヒューズ７
０によってインバータ７２の入力へ接続しており、イン
バータ７２はインバータ７４を駆動する。インバータ７
２及び７４は、負へ向かうエッジ遷移検知（ＥＴＤ）信
号を発生する出力バッファ３８として機能する。該ＥＴ
Ｄ信号はプルアップトランジスタ７８へフィードバック
され、トランジスタ７８は、導通状態へ駆動されると、
トランジスタ７６が可能であるよりも一層迅速にバス６
８を高状態へプルする。エッジ遷移検知パルスは、通常
の論理高値を有する負へ向かうパルスである。

【００２４】エッジ遷移検知器２８をディスエーブル即
ち動作不能状態とさせる１つの態様は、ピン８０をＶ_cc
へ接続させることであり、そのことは、必要とされる導
電性リードを与えるためのボンドオプション又はマスク
オプションによって行なうことが可能である。ピン８０
がＶ_ccへ接続されると、バス６８は低状態へプルさせる
ことはできない。一方、ヒューズ７０をレーザ修復技術
によって開放状態とさせることが可能である。このオプ
ションが選択される場合には、リーク用トランジスタ７
６はＥＴＤ信号を高状態に保持すべく動作する。

【００２５】図３は、信号ＡＳ₀ −ＡＳ₃ ，Ｔ_k ，Ｗ
_nor （バス６８上の信号レベルに対応）、エッジ遷移検
知信号、エッジ遷移検知イネーブル信号のタイミング線
図を示している。時間Ｔ₀ において、エッジ遷移検知信
号は論理高であり、且つ無限の以前の時間期間の間論理
高状態にあったものと仮定される。ＡＳ₁ 及びＡＳ₃ は
論理低であり且つ信号レベルＡＳ₂ は論理高である。遷
移パルス検知信号Ｔ_k は低状態であり、且つＷ_nor 及び
ＥＴＤの両方は論理高であっては、アドレスラインに対
して最近の状態遷移が存在していないことを表わす。エ
ッジ遷移検知がイネーブル即ち動作可能状態とされる。
時間Ｔ₁ においてＡＳ₀ が論理低状態で移行し、その結
果時間Ｔ₂ においてＴ_k において変化が発生し、即ちＴ
_k は論理高へ移行し且つＷ_nor が論理低へ移行する。
又、時間Ｔ₂ において、信号ＡＳ₁ が低状態から高状態
へ移行する。時間Ｔ₃ において、ＡＳ₃ が状態を逆転さ
せ、その結果、ＡＳ₂ 及び遷移検知信号Ｔ_k は時間Ｔ′
₃ において低状態へ移行する。又、時間Ｔ₃ の後のある
時点において、ＥＴＤが論理高へ移行し、Ｗ_nor を高状
態へプルする。時間Ｔ₃ の後のある時間においてである
が時間Ｔ₅ の前の時間において、ＥＴＤが論理高へ復帰
する。時間Ｔ₄ において、ＡＳ₀ が高状態へ移行し、ア
ドレス状態における別の遷移を表わす。Ｔ_k 及びＷ_nor
の値は、その結果、Ｔ₅ において変化する。時間Ｔ₅ に
おいて、ＡＳ₁ が低状態へ移行し、且つ時間Ｔ₆ におい
て、ＡＳ₃ が状態を逆転させる。次いで、Ｔ_k 及びＷ
_nor がそれらのデフォルトレベルへ復帰する。エッジ遷
移検知パルスは時間Ｔ₇ の直前に発生され、且つ時間Ｔ
₇ の後のある時点において終了する。ＥＴＤイネーブル
信号は時間Ｔ₇ の後に低状態へ移行する。ＥＴＤイネー
ブル信号が低状態へ移行する結果、信号Ａ₂ 及びＡ₃ は
論理高状態に保持される。時間Ｔ₈ 及びＴ₉ におけるＡ
Ｓ₀ 及びＡＳ₁ の値におけるその後の変化は信号ＡＳ
₂ ，ＡＳ₃ ，Ｔ_k ，Ｗ_nor，ＥＴＤに対して何等影響を
与えるものではない。

【００２６】本発明はエッジ遷移検知の選択的な使用に
よって、速度、ノイズ免疫性、電力消費、データ速度等
のパラメータに対する種々のユーザの条件を充足するた
めの特性を提供するためにプログラムすることが可能な
ＳＲＡＭを提供することを可能としている。従来におい
てはこのことはゲート遅延を増加させることによって行
なわれていた。本発明は、従来のボンドオプション、ヒ
ューズオプション、又はメタリゼーションオプショを使
用してこれらの要求を充足するための経済的な対策を与
えている。

【００２７】１つの構成で複数の適用状態をサポートし
ている。厳しいノイズ許容性、速度又は電力消費の減少
を必要とする適用場面は、ＥＴＤをディスエーブル即ち
動作不能状態とさせた装置によって満足させることが可
能である。このことは、ボンドオプション、ヒューズオ
プション、マスクオプション又は制御信号オプションに
よって行なうことが可能である。

【００２８】本明細書に記載した全ての方法が集積回路
上に存在することが必要なものではない。全てが存在し
ている場合には、エッジ遷移検知をカットオフさせるた
めに１つのもののみを使用することが可能である。ＥＴ
Ｄを所定の固定したレベルへ直接的に強制させることに
よって当然発生する電力のリークなしで、プログラマブ
ル要素の各々は、ＥＴＤの値、即ち特定のアドレス又は
制御ライン要素の出力をロックする。

【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】スタティックランダムアクセスメモリを示し
た概略ブロック図。

【図２】ＳＲＡＭ用のアドレスエッジ遷移検知器を示
した部分的概略回路図。

【図３】図２の回路における種々の信号の状態変化を
示したタイミング線図。

【符号の説明】

１ＩＣメモリ１０メモリアレイブロック１３センスアンプ１５データドライバ２０入力／出力回路２２データバス２４行デコーダ２５エッジ遷移検知（ＥＴＤ）回路２６列デコーダ２８アドレスバッファ２９タイミング・制御回路

Claims

【特許請求の範囲】

【請求項１】エッジ遷移検知装置において、遷移パルス信号を発生するために信号ライン上で受取ら
れる状態信号における変化に応答する手段、入力として前記遷移パルス信号を受取りエッジ検知パル
ス信号を発生する出力バッファ、前記エッジ検知パルス信号をエッジが発生しないことを
表わすレベルに固定するプログラマブル要素、を有する
ことを特徴とするエッジ遷移検知装置。
【請求項２】請求項１において、前記遷移パルス信号
を発生する手段が、前記信号ライン上で受取られる前記
状態信号を入力として受取り且つ遅延状態信号を発生す
る遅延ラインと、前記状態信号と前記遅延状態信号とを
入力として受取り且つ遷移パルス信号を発生する排他的
ＯＲゲートとを有することを特徴とするエッジ遷移検知
装置。
【請求項３】請求項１において、前記プログラマブル
要素が前記遷移パルス信号を発生する手段の出力を所定
の論理レベルへロックするためのエッジ遷移イネーブル
ラインを有することを特徴とするエッジ遷移検知装置。
【請求項４】請求項２において、複数個の状態信号を
入力として受取る複数個の遅延ラインが設けられてお
り、複数個の遷移パルス信号を発生するための複数個の
排他的ＯＲゲートが設けられており、前記出力バッファ
は、前記複数個の排他的ＯＲゲートからの前記複数個の
遷移パルス信号を入力として受取るＮＯＲゲートを有す
ることを特徴とするエッジ遷移検知装置。
【請求項５】請求項１において、前記出力バッファ
が、複数個の前記遷移パルス信号を発生する手段からの
複数個の遷移パルス信号を入力として受取る論理加算回
路を有することを特徴とするエッジ遷移検知装置。
【請求項６】請求項５において、前記プログラマブル
要素が、前記論理加算回路の出力において開放状態とさ
せることの可能なヒューズを有することを特徴とするエ
ッジ遷移検知装置。
【請求項７】請求項４において、前記ＮＯＲゲート
が、各々が制御ノード上で遷移パルス信号を受取ると共
に共通出力ノードを有する複数個のトランジスタを有す
るワイヤードＮＯＲゲートであり、前記共通出力ノード
は前記共通出力ノードを所定の論理レベルへ復帰させる
ためのリーク用トランジスタへ接続しており、エッジ遷
移パルスの発生を抑圧させるために前記ワイヤードＮＯ
Ｒゲートの複数個のトランジスタの各々に対する入力ノ
ードを前記所定の論理レベルへ選択的に接続させる手段
が設けられていることを特徴とするエッジ遷移検知装
置。
【請求項８】請求項７において、前記プログラマブル
要素が金属ボンド、ヒューズ、又はマスクオプションに
よって形成された接続部であることを特徴とするエッジ
遷移検知装置。
【請求項９】請求項５において、前記ＮＯＲゲート
が、各々が制御ノード上で遷移パルス信号を受取り且つ
共通出力ノードを具備する複数個のトランジスタを有し
ており、前記共通出力ノードは前記共通出力ノードを所
定の論理レベルへ復帰させるためのリーク用トランジス
タへ接続しており、前記プログラマブル要素はエッジ遷
移パルスの発生を抑圧させるために各トランジスタに対
する入力ノードを前記所定の論理レベルへ選択的に接続
させる手段を有していることを特徴とするエッジ遷移検
知装置。
【請求項１０】請求項７において、前記プログラマブ
ル要素が、本エッジ遷移検知装置をディスエーブルさせ
るために開放状態とさせることの可能なヒューズを前記
ＮＯＲゲートの共通出力ノードにおいて有していること
を特徴とするエッジ遷移検知装置。
【請求項１１】請求項７において、前記選択的に接続
させる手段が、選択した電圧レベル信号を外部的に印加
するためのパッドを有していることを特徴とするエッジ
遷移検知装置。
【請求項１２】請求項９において、前記選択的に接続
させる手段が、選択した電圧レベル信号を外部的に印加
させるためのパッドを有することを特徴とするエッジ遷
移検知装置。
【請求項１３】スタティックランダムアクセスメモリ
集積回路において、アドレス信号を担持するための複数個のアドレスライン
が設けられており、遅延アドレス信号を発生するために各アドレスラインへ
接続して遅延回路が設けられており、各アドレスラインに対して１個の比較回路を有する複数
個の比較回路が設けられており、各比較回路はアドレス
信号及び対応する遅延アドレス信号を入力として受取り
且つ前記アドレス信号及び前記対応する遅延アドレス信
号が値が異なる場合には出力ライン上に遷移パルスを発
生させ、前記比較回路へのイネーブル入力が設けられており、前記複数個の比較回路からの出力ラインへ接続されてお
りいずれかの出力ライン上に遷移パルスが表われる場合
にエッジ遷移パルスを発生する加算論理が設けられてお
り、前記遷移パルスの発生にも拘らず前記エッジ遷移パルス
の発生を阻止する手段が設けられている、ことを特徴と
するスタティックランダムアクセスメモリ集積回路。
【請求項１４】請求項１３において、前記阻止する手
段が前記加算論理をディスエーブルさせることを特徴と
するスタティックランダムアクセスメモリ集積回路。
【請求項１５】請求項１３において、各比較回路が、
複数個の内部ノードと、前記イネーブル入力が第一論理
レベルをとることに応答し前記比較回路をディスエーブ
ルさせるために選択した内部ノードを強制的に固定した
論理レベルへ設定させる手段とを有することを特徴とす
るスタティックランダムアクセスメモリ集積回路。
【請求項１６】請求項１３において、前記加算論理
が、エッジ遷移パルスの発生を阻止するために開放状態
とさせることの可能なヒューズを具備する共通出力ノー
ドを有することを特徴とするスタティックランダムアク
セスメモリ集積回路。
【請求項１７】請求項１３において、前記加算論理
が、各々が制御ノード上において遷移パルス信号を受取
り且つ共通出力ノードを具備する複数個のトランジスタ
を有しており、前記共通出力ノードは前記共通出力ノー
ドを所定の論理レベルへ復帰させるためにリーク用トラ
ンジスタへ接続しており、且つエッジ遷移パルスの発生
を抑圧させるために各トランジスタに対する入力ノード
を前記所定の論理レベルへ選択的に接続させる手段が設
けられていることを特徴とするスタティックランダムア
クセスメモリ集積回路。
【請求項１８】請求項１５において、前記加算論理
が、エッジ遷移パルスの発生を阻止するために開放状態
とすることの可能なヒューズを具備する共通出力ノード
を有することを特徴とするスタティックランダムアクセ
スメモリ集積回路。
【請求項１９】請求項１５において、前記加算論理
が、各々が制御ノード上の遷移パルス信号を受取り且つ
共通出力ノードを具備する複数個のトランジスタを有し
ており、前記共通出力ノードは前記共通出力ノードを所
定の論理レベルへ復帰させるためにリーク用トランジス
タへ接続しており、且つエッジ遷移パルスの発生を抑圧
するために各トランジスタに対する入力ノードを前記所
定の論理レベルへ選択的に接続する手段が設けられてい
ることを特徴とするスタティックランダムアクセスメモ
リ集積回路。
【請求項２０】請求項１７において、各比較回路が複
数個の内部ノードと、前記イネーブル信号が第一論理レ
ベルをとることに応答し前記比較回路をディスエーブル
させるために選択した内部ノードを強制的に固定した論
理レベルへ設定する手段とを有することを特徴とするス
タティックランダムアクセスメモリ集積回路。
【請求項２１】請求項１６において、各比較回路が、
複数個の内部ノードと、前記イネーブル信号が第一論理
レベルをとることに応答して前記比較回路をディスエー
ブルさせるために選択した内部ノードを固定した論理レ
ベルへ強制的に設定する手段とを有することを特徴とす
るスタティックランダムアクセスメモリ集積回路。
【請求項２２】スタティックランダムアクセスメモリ
集積回路において、アドレス信号を担持するための複数個のアドレスライン
が設けられており、遅延したアドレス信号を発生するた
めに各アドレスラインへ接続した遅延回路が設けられて
おり、各アドレスラインに対して１個の比較回路を具備する複
数個の比較回路が設けられており、各比較回路は、アド
レス信号及び対応する遅延アドレス信号を入力として受
取り且つ前記アドレス信号及び前記対応する遅延アドレ
ス信号の値が異なる場合には出力ライン上に遷移パルス
を発生させ、前記比較回路へのイネーブル入力が設けられており、いずれかの出力ライン上に遷移パルスが表われる場合に
エッジ遷移パルスを発生するために前記複数個の比較回
路から前記出力ラインへ接続して加算論理が設けられて
おり、前記加算論理は各々が制御ノード上の遷移パルス信号を
受取り且つ共通出力ノードを具備する複数個のトランジ
スタを有しており、前記共通出力ノードは前記共通出力
ノードを所定の論理レベルへ復帰するためにリーク用ト
ランジスタへ接続されており、複数個の内部ノードが設けられており、選択した内部ノードを固定した論理レベルへバイアスさ
せ且つエッジ遷移検知をディスエーブルさせる手段が設
けられている、ことを特徴とするスタティックランダム
アクセスメモリ集積回路。
【請求項２３】請求項２１において、前記バイアス手
段が、前記イネーブル信号が第一論理レベルをとること
に応答して前記比較回路の内部ノードをバイアスさせる
べく接続した制御ノードを具備するトランジスタスイッ
チを有することを特徴とするスタティックランダムアク
セスメモリ集積回路。
【請求項２４】請求項２２において、前記バイアス手
段が、エッジ遷移パルスの発生を抑圧するために焼切す
ることの可能なヒューズを前記共通出力ノード内に有す
ることを特徴とするスタティックランダムアクセスメモ
リ集積回路。
【請求項２５】請求項２２において、前記バイアス手
段がエッジ遷移パルスの発生を抑圧するために前記ＮＯ
Ｒゲートの複数個のトランジスタの各々に対する入力ノ
ードを前記所定の論理レベルへ選択的に接続する手段を
有することを特徴とするスタティックランダムアクセス
メモリ集積回路。
【請求項２６】請求項２５において、前記選択的に接
続する手段が、選択した論理レベル源へ接続することの
可能な外部ピンを有することを特徴とするスタティック
ランダムアクセスメモリ集積回路。
【請求項２７】請求項２５において、前記選択的に接
続する手段が入力ノードを所定の論理レベルへ接続する
ためのマスクプログラム可能な位置を有することを特徴
とするスタティックランダムアクセスメモリ集積回路。
【請求項２８】請求項２５において、前記比較回路が
遅延ゲートを有しており、且つイネーブル信号が遅延ゲ
ートへバス接続させて強制的に所定の状態とさせること
を特徴とするスタティックランダムアクセスメモリ集積
回路。
【請求項２９】メモリ回路においてエッジトリガ検知
をプログラムする方法において、複数個のアドレス状態信号の各々を遅延ラインへ印加し
て複数個の対応する遅延アドレス状態信号を発生し、第一状態イネーブル信号に応答して、各アドレス状態信
号を対応する遅延アドレス状態信号と比較して複数個の
遷移検知信号を発生し、第二状態イネーブル信号に応答して、前記遷移検知信号
を一定の論理０値に保持し、論理的加算器を介して前記複数個の遷移検知信号を比較
して論理非０値が発生するとエッジ遷移検知信号を発生
させる、上記各ステップを有することを特徴とする方
法。
【請求項３０】請求項２９において、前記論理的加算
器の動作を阻止して前記エッジ遷移検知信号の発生を阻
止することを特徴とする方法。