JPH06163905A - 絶縁ゲート半導体装置の製造方法 - Google Patents
絶縁ゲート半導体装置の製造方法Info
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- JPH06163905A JPH06163905A JP31847892A JP31847892A JPH06163905A JP H06163905 A JPH06163905 A JP H06163905A JP 31847892 A JP31847892 A JP 31847892A JP 31847892 A JP31847892 A JP 31847892A JP H06163905 A JPH06163905 A JP H06163905A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 パワーＭＯＳＦＥＴ、ＩＧＢＴ等をセルフア
ラインで形成する絶縁ゲート半導体装置の製造方法を提
供する。 【構成】 ゲート電極８をマスクとして、半導体基板に
チャネル領域３とソース領域５とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面が露出する迄エッチングし、前記ゲート電極の側
面に絶縁サイドウォール１２を形成する工程と、該半導
体基板表面の露出部分を通して、チャネル領域３と同一
導電型の高濃度領域６を形成する工程と、前記絶縁サイ
ドウォールを更にエッチバックし、前記半導体基板のソ
ース領域５の表面にも露出部分を形成する工程と、金属
電極１１を形成する工程とからなることを特徴とする絶
縁ゲート半導体装置の製造方法。
ラインで形成する絶縁ゲート半導体装置の製造方法を提
供する。 【構成】 ゲート電極８をマスクとして、半導体基板に
チャネル領域３とソース領域５とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面が露出する迄エッチングし、前記ゲート電極の側
面に絶縁サイドウォール１２を形成する工程と、該半導
体基板表面の露出部分を通して、チャネル領域３と同一
導電型の高濃度領域６を形成する工程と、前記絶縁サイ
ドウォールを更にエッチバックし、前記半導体基板のソ
ース領域５の表面にも露出部分を形成する工程と、金属
電極１１を形成する工程とからなることを特徴とする絶
縁ゲート半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート半導体装置
の製造方法に係り、特にドレイン領域となる半導体基板
上にゲート電極をマスクとして、チャネル領域とソース
領域とが二重に拡散された縦型構造のパワーＭＯＳＦＥ
Ｔ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）等の製造方法に関する。
の製造方法に係り、特にドレイン領域となる半導体基板
上にゲート電極をマスクとして、チャネル領域とソース
領域とが二重に拡散された縦型構造のパワーＭＯＳＦＥ
Ｔ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）等の製造方法に関する。
【０００２】
【従来の技術】図８は、従来の縦型絶縁ゲート半導体装
置の断面図である。シリコン半導体基板１には、ドレイ
ン領域２となる低濃度領域がエピタキシャル成長等によ
り形成され、半導体基板表面のドレイン領域２には、チ
ャネル領域３及びソース領域５が拡散により形成されて
いる。ソース領域５とドレイン領域２との間のチャネル
領域３の上部にはゲート絶縁膜７を介してゲート電極８
が配置されている。そして、チャネル領域３の中央部の
高濃度領域であるボディ領域６の上部とソース領域５の
一部分には開口部が設けられており、金属電極１１と接
触するようになっている。
置の断面図である。シリコン半導体基板１には、ドレイ
ン領域２となる低濃度領域がエピタキシャル成長等によ
り形成され、半導体基板表面のドレイン領域２には、チ
ャネル領域３及びソース領域５が拡散により形成されて
いる。ソース領域５とドレイン領域２との間のチャネル
領域３の上部にはゲート絶縁膜７を介してゲート電極８
が配置されている。そして、チャネル領域３の中央部の
高濃度領域であるボディ領域６の上部とソース領域５の
一部分には開口部が設けられており、金属電極１１と接
触するようになっている。
【０００３】係る縦型の絶縁ゲート半導体装置は、ゲー
ト電極８に電圧が印加されることによってチャネル領域
３が反転され、ドレイン領域２からソース領域５に流れ
る電流が制御される。係る絶縁ゲート半導体装置は、ゲ
ート電極によってスイッチングが行われるため、駆動電
流が僅かで、高速スイッチングが可能、且つ縦型である
ため、大電流密度が取れる等の利点を有する。
ト電極８に電圧が印加されることによってチャネル領域
３が反転され、ドレイン領域２からソース領域５に流れ
る電流が制御される。係る絶縁ゲート半導体装置は、ゲ
ート電極によってスイッチングが行われるため、駆動電
流が僅かで、高速スイッチングが可能、且つ縦型である
ため、大電流密度が取れる等の利点を有する。
【０００４】係る絶縁ゲート半導体装置の製造方法は、
従来以下に述べる工程によっている。
従来以下に述べる工程によっている。
【０００５】まず、半導体基板１の表面にＰ+ 型の拡散
領域であるボディ領域６を形成する。次に、半導体基板
の表面の酸化膜等を除去して、新たに薄い酸化膜である
ゲート絶縁膜７と、ゲート電極８となる多結晶シリコン
膜を被着する。そして、ボディ領域６とマスク合わせを
行って、多結晶シリコン膜をエッチングして、ゲート電
極８を形成する。そしてゲート電極８をマスクとして、
Ｐ型不純物をイオン注入し、拡散することによりチャネ
ル領域３を形成する。
領域であるボディ領域６を形成する。次に、半導体基板
の表面の酸化膜等を除去して、新たに薄い酸化膜である
ゲート絶縁膜７と、ゲート電極８となる多結晶シリコン
膜を被着する。そして、ボディ領域６とマスク合わせを
行って、多結晶シリコン膜をエッチングして、ゲート電
極８を形成する。そしてゲート電極８をマスクとして、
Ｐ型不純物をイオン注入し、拡散することによりチャネ
ル領域３を形成する。
【０００６】そして、ソース領域開口のためのパターン
のマスク合わせを行い、レジストマスク１７を図示する
位置に形成する。レジストマスク１７と、ゲート電極８
とをマスクとしてＮ+ 型不純物をイオン注入することに
よりソース領域５を形成する。その後、酸化膜等の絶縁
膜９をＣＶＤ等により被着して、コンタクトのマスク合
わせの工程に入る。コンタクトの開口は、マスク合わせ
によりフォトレジスト膜を形成し、このフォトレジスト
膜をマスクとして絶縁膜９のエッチングを行うものであ
る。このコンタクトの開口により、チャネル領域３の表
面と、ソース領域５の表面の一部が露出されるので、ア
ルミ等の金属膜を被着し、マスク合わせ及びエッチング
により金属電極１１の配線パターンを形成する。
のマスク合わせを行い、レジストマスク１７を図示する
位置に形成する。レジストマスク１７と、ゲート電極８
とをマスクとしてＮ+ 型不純物をイオン注入することに
よりソース領域５を形成する。その後、酸化膜等の絶縁
膜９をＣＶＤ等により被着して、コンタクトのマスク合
わせの工程に入る。コンタクトの開口は、マスク合わせ
によりフォトレジスト膜を形成し、このフォトレジスト
膜をマスクとして絶縁膜９のエッチングを行うものであ
る。このコンタクトの開口により、チャネル領域３の表
面と、ソース領域５の表面の一部が露出されるので、ア
ルミ等の金属膜を被着し、マスク合わせ及びエッチング
により金属電極１１の配線パターンを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の絶縁ゲート半導体装置の製造方法では、多数のマ
スク合わせ工程を含み、マスク合わせの精度によりその
寸法の微細化が制限されていた。即ち、ボディ領域６に
対してゲート電極８のパターンの合わせ、ゲート電極８
に対してソース領域５のパターンの合わせ、ソース領域
５に対してコンタクト開口の合わせ等が必要であった。
特にソース領域の形成のためのマスク合わせと、コンタ
クト開口のためのマスク合わせとは精度の厳しいマスク
合わせが必要となり、パターンの微細化のためのネック
となっていた。
従来の絶縁ゲート半導体装置の製造方法では、多数のマ
スク合わせ工程を含み、マスク合わせの精度によりその
寸法の微細化が制限されていた。即ち、ボディ領域６に
対してゲート電極８のパターンの合わせ、ゲート電極８
に対してソース領域５のパターンの合わせ、ソース領域
５に対してコンタクト開口の合わせ等が必要であった。
特にソース領域の形成のためのマスク合わせと、コンタ
クト開口のためのマスク合わせとは精度の厳しいマスク
合わせが必要となり、パターンの微細化のためのネック
となっていた。
【０００８】本発明は係る従来技術の問題点に鑑み、セ
ルフアラインにより、マスク合わせを必要とすることな
く、パターンの微細化に好適なパワーＭＯＳＦＥＴ、Ｉ
ＧＢＴ等の製造方法を提供する。
ルフアラインにより、マスク合わせを必要とすることな
く、パターンの微細化に好適なパワーＭＯＳＦＥＴ、Ｉ
ＧＢＴ等の製造方法を提供する。
【０００９】
【課題を解決するための手段】本発明に係る絶縁ゲート
半導体装置の製造方法は、ゲート電極をマスクとして、
半導体基板にチャネル領域とソース領域とを二重に形成
する工程と、絶縁膜を被着する工程と、該絶縁膜を前記
半導体基板表面が露出する迄エッチングし、前記ゲート
電極の側面に絶縁サイドウォールを形成する工程と、該
半導体基板表面の露出部分を通して、チャネル領域と同
一導電型の高濃度領域を形成する工程と、前記絶縁サイ
ドウォールを更にエッチバックし、前記半導体基板のソ
ース領域及び前記高濃度領域の表面に露出部分を形成す
る工程と、金属膜を被着し金属電極を形成する工程とか
らなることを特徴とするものである。
半導体装置の製造方法は、ゲート電極をマスクとして、
半導体基板にチャネル領域とソース領域とを二重に形成
する工程と、絶縁膜を被着する工程と、該絶縁膜を前記
半導体基板表面が露出する迄エッチングし、前記ゲート
電極の側面に絶縁サイドウォールを形成する工程と、該
半導体基板表面の露出部分を通して、チャネル領域と同
一導電型の高濃度領域を形成する工程と、前記絶縁サイ
ドウォールを更にエッチバックし、前記半導体基板のソ
ース領域及び前記高濃度領域の表面に露出部分を形成す
る工程と、金属膜を被着し金属電極を形成する工程とか
らなることを特徴とするものである。
【００１０】又、絶縁膜を半導体基板表面に僅かな厚み
を残してエッチングし絶縁サイドウォールを形成する工
程と、僅かな絶縁膜の厚みを通してチャネル領域と同一
導電型の高濃度領域を形成する工程と、僅かな厚みの絶
縁膜及び絶縁サイドウォールをエッチバックしてコンタ
クトの開口を形成する工程とからなることを特徴とする
ものである。
を残してエッチングし絶縁サイドウォールを形成する工
程と、僅かな絶縁膜の厚みを通してチャネル領域と同一
導電型の高濃度領域を形成する工程と、僅かな厚みの絶
縁膜及び絶縁サイドウォールをエッチバックしてコンタ
クトの開口を形成する工程とからなることを特徴とする
ものである。
【００１１】
【作用】絶縁膜を半導体基板表面が露出する迄エッチン
グし、ゲート電極の側面に絶縁サイドウォールを形成す
る工程、及び、半導体基板表面の露出部分を通してチャ
ネル領域と同一導電型の高濃度領域であるボディ領域を
形成する工程により、ボディ領域がゲート電極に対して
位置合わせされソース領域の一部分が反対導電型となる
ため、結局ボディ領域によりソース領域が位置合わせさ
れ形成されることとなる。更に絶縁サイドウォールをエ
ッチバックし、半導体基板のソース領域の表面にも露出
部分を形成する工程により、ボディ領域とソース領域の
表面部分にコンタクト開口が得られる。金属膜を被着
し、金属電極を形成することにより、金属電極はソース
領域表面とチャネル領域に連通するボディ領域とに良好
なコンタクトをとることができる。
グし、ゲート電極の側面に絶縁サイドウォールを形成す
る工程、及び、半導体基板表面の露出部分を通してチャ
ネル領域と同一導電型の高濃度領域であるボディ領域を
形成する工程により、ボディ領域がゲート電極に対して
位置合わせされソース領域の一部分が反対導電型となる
ため、結局ボディ領域によりソース領域が位置合わせさ
れ形成されることとなる。更に絶縁サイドウォールをエ
ッチバックし、半導体基板のソース領域の表面にも露出
部分を形成する工程により、ボディ領域とソース領域の
表面部分にコンタクト開口が得られる。金属膜を被着
し、金属電極を形成することにより、金属電極はソース
領域表面とチャネル領域に連通するボディ領域とに良好
なコンタクトをとることができる。
【００１２】絶縁膜を半導体基板表面に僅かな厚みを残
してエッチングし絶縁サイドウォールを形成した場合
も、ほぼ上述と同様の作用効果となる。この場合は、コ
ンタクトの開口に際して、僅かな絶縁膜の厚みに相当す
る長さだけソース領域のコンタクト面積を広げることが
できる。
してエッチングし絶縁サイドウォールを形成した場合
も、ほぼ上述と同様の作用効果となる。この場合は、コ
ンタクトの開口に際して、僅かな絶縁膜の厚みに相当す
る長さだけソース領域のコンタクト面積を広げることが
できる。
【００１３】
【実施例】以下、本発明の一実施例を添付図面を参照し
ながら説明する。
ながら説明する。
【００１４】図１は、本発明の一実施例の製造方法によ
る絶縁ゲート半導体装置の断面図である。ドレイン領域
２となるＮ- 型エピタキシャル層を有する半導体基板１
上に、多結晶シリコンからなるゲート電極８をマスクと
して、チャネル領域３とソース領域５とが二重に拡散さ
れ、セル領域が形成されている。ここで、ソース領域５
はＮ+ 型拡散領域であり、チャネル領域３はＰ型拡散領
域である。半導体基板１がＮ+ 型である場合には、この
縦型絶縁ゲート半導体装置はＭＯＳＦＥＴとなり、半導
体基板１がＰ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＩＧＢＴ（絶縁ゲートバイポーラトランジ
スタ）となる。
る絶縁ゲート半導体装置の断面図である。ドレイン領域
２となるＮ- 型エピタキシャル層を有する半導体基板１
上に、多結晶シリコンからなるゲート電極８をマスクと
して、チャネル領域３とソース領域５とが二重に拡散さ
れ、セル領域が形成されている。ここで、ソース領域５
はＮ+ 型拡散領域であり、チャネル領域３はＰ型拡散領
域である。半導体基板１がＮ+ 型である場合には、この
縦型絶縁ゲート半導体装置はＭＯＳＦＥＴとなり、半導
体基板１がＰ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＩＧＢＴ（絶縁ゲートバイポーラトランジ
スタ）となる。
【００１５】多結晶シリコンからなるゲート電極８と酸
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２が形成される。ボディ領域
６はＰ+ 型領域であり、絶縁サイドウォール１２をマス
クとしてイオン注入により形成されたものである。この
イオン注入により、結果としてソース領域となるＮ+型
領域の一部が反対導電型のボディ領域６になり、ソース
領域５が位置合わせされる。尚、ボディ領域６は、チャ
ネル領域３の抵抗分を下げるための同一導電型の高濃度
領域であり、アバランシェ耐量（ラッチアップ耐量）等
を高く保持するためのものである。
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２が形成される。ボディ領域
６はＰ+ 型領域であり、絶縁サイドウォール１２をマス
クとしてイオン注入により形成されたものである。この
イオン注入により、結果としてソース領域となるＮ+型
領域の一部が反対導電型のボディ領域６になり、ソース
領域５が位置合わせされる。尚、ボディ領域６は、チャ
ネル領域３の抵抗分を下げるための同一導電型の高濃度
領域であり、アバランシェ耐量（ラッチアップ耐量）等
を高く保持するためのものである。
【００１６】係る絶縁ゲート半導体装置は、図示するセ
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流が半導体基板１、ドレイン領域２及びソース
領域５を通って金属電極１１に流れるセルが多数配列さ
れているため、絶縁ゲート半導体装置は大きな電流容量
を取ることができる。
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流が半導体基板１、ドレイン領域２及びソース
領域５を通って金属電極１１に流れるセルが多数配列さ
れているため、絶縁ゲート半導体装置は大きな電流容量
を取ることができる。
【００１７】次に、本発明の一実施例の絶縁ゲート半導
体装置の製造方法について、図２乃至図４を参照しなが
ら説明する。
体装置の製造方法について、図２乃至図４を参照しなが
ら説明する。
【００１８】図２は、多結晶シリコンからなるゲート電
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、ゲート電極８となる多
結晶シリコン膜及び絶縁膜９を被着する。そして開口部
を設け、ゲート電極８及び絶縁膜９を形成し、まずＰ型
の拡散領域であるチャネル領域３を形成する。そして、
Ｎ+ 型の浅い拡散領域であるソース領域５を形成する。
従って、ソース領域５はセルフアラインで形成されるこ
ととなる。
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、ゲート電極８となる多
結晶シリコン膜及び絶縁膜９を被着する。そして開口部
を設け、ゲート電極８及び絶縁膜９を形成し、まずＰ型
の拡散領域であるチャネル領域３を形成する。そして、
Ｎ+ 型の浅い拡散領域であるソース領域５を形成する。
従って、ソース領域５はセルフアラインで形成されるこ
ととなる。
【００１９】図３は、絶縁膜１４を被着した段階であ
る。この絶縁膜１４は、例えばＣＶＤによる酸化膜であ
る。
る。この絶縁膜１４は、例えばＣＶＤによる酸化膜であ
る。
【００２０】図４は、絶縁膜１４をエッチバックした段
階である。絶縁膜１４を、半導体基板表面が露出するま
で等方性エッチングを行い、ゲート電極８の側面に絶縁
サイドウォール１２を形成したところである。
階である。絶縁膜１４を、半導体基板表面が露出するま
で等方性エッチングを行い、ゲート電極８の側面に絶縁
サイドウォール１２を形成したところである。
【００２１】図５は、半導体基板表面の露出部分を通し
てチャネル領域と同一導電型の高濃度領域であるボディ
領域６を形成した段階である。この工程により、絶縁サ
イドウォール１２に対してセルフアラインによりボディ
領域６が形成される。また、ボディ領域６はチャネル領
域３と同一導電型の高濃度領域であるため、ソース領域
５のボディ領域６が形成された部分は、表面がＰ型に反
転し、結果として、ソース領域５も絶縁サイドウォール
１２をマスクとしてセルフアラインによって形成され
る。又、ボディ領域６の形成時にＰt （白金）等を合わ
せてドープすることによりライフタイムキラーとして、
絶縁ゲート半導体装置に規制的に内蔵されるダイオ−ド
の逆方向回復時間を短縮することができる。
てチャネル領域と同一導電型の高濃度領域であるボディ
領域６を形成した段階である。この工程により、絶縁サ
イドウォール１２に対してセルフアラインによりボディ
領域６が形成される。また、ボディ領域６はチャネル領
域３と同一導電型の高濃度領域であるため、ソース領域
５のボディ領域６が形成された部分は、表面がＰ型に反
転し、結果として、ソース領域５も絶縁サイドウォール
１２をマスクとしてセルフアラインによって形成され
る。又、ボディ領域６の形成時にＰt （白金）等を合わ
せてドープすることによりライフタイムキラーとして、
絶縁ゲート半導体装置に規制的に内蔵されるダイオ−ド
の逆方向回復時間を短縮することができる。
【００２２】図６は、絶縁サイドウォールを更にエッチ
バックし、半導体基板上のソース領域５の表面にも露出
部分を形成した段階である。この工程により、コンタク
トの開口がセルフアラインによって形成され、ボディ領
域６、絶縁サイドウォール１２、あるいはゲート電極８
の側面に対して正確に位置合わせされたこととなる。
バックし、半導体基板上のソース領域５の表面にも露出
部分を形成した段階である。この工程により、コンタク
トの開口がセルフアラインによって形成され、ボディ領
域６、絶縁サイドウォール１２、あるいはゲート電極８
の側面に対して正確に位置合わせされたこととなる。
【００２３】図７は、金属電極１１を形成した段階であ
る。アルミ等の金属膜を蒸着等により被着し、電極配線
パターンでマスク合わせすることによってフォトリソグ
ラフィにより金属電極１１が形成される。金属電極１１
は、図６の段階で形成されたコンタクト開口により、ソ
ース領域５およびチャネル領域３に連通したボディ領域
６とその表面において接触状態となる。
る。アルミ等の金属膜を蒸着等により被着し、電極配線
パターンでマスク合わせすることによってフォトリソグ
ラフィにより金属電極１１が形成される。金属電極１１
は、図６の段階で形成されたコンタクト開口により、ソ
ース領域５およびチャネル領域３に連通したボディ領域
６とその表面において接触状態となる。
【００２４】次に本発明の第２の実施例について説明す
る。図４に示す第１の実施例の絶縁膜１４をエッチバッ
クし、絶縁サイドウォール１２を形成する段階で、絶縁
膜を半導体基板表面に僅かな厚みを残すものである。僅
かな厚みとしては、１０００〜２０００オングストロー
ムが適当である。そして、半導体基板表面の僅かな絶縁
膜の厚みを通して、チャネル領域と同一導電型の高濃度
領域を形成する。更にサイドウォール１２及び僅かな絶
縁膜の厚みの部分を更にエッチバックし、半導体基板の
ソース領域の表面にも露出部分を形成する。その後の金
属電極を形成する工程は、第１の実施例と同様である。
る。図４に示す第１の実施例の絶縁膜１４をエッチバッ
クし、絶縁サイドウォール１２を形成する段階で、絶縁
膜を半導体基板表面に僅かな厚みを残すものである。僅
かな厚みとしては、１０００〜２０００オングストロー
ムが適当である。そして、半導体基板表面の僅かな絶縁
膜の厚みを通して、チャネル領域と同一導電型の高濃度
領域を形成する。更にサイドウォール１２及び僅かな絶
縁膜の厚みの部分を更にエッチバックし、半導体基板の
ソース領域の表面にも露出部分を形成する。その後の金
属電極を形成する工程は、第１の実施例と同様である。
【００２５】この第２の実施例においては、僅かな絶縁
膜の厚みに相当する長さだけソース領域５と金属電極１
１のコンタクト面積を広げることができる。従って、ソ
ース領域と金属電極とのコンタクトがより良好となり、
ＯＮ電圧をより低くすることができる。
膜の厚みに相当する長さだけソース領域５と金属電極１
１のコンタクト面積を広げることができる。従って、ソ
ース領域と金属電極とのコンタクトがより良好となり、
ＯＮ電圧をより低くすることができる。
【００２６】
【発明の効果】以上に説明したように、本発明の絶縁ゲ
ート半導体装置の製造方法によれば、ゲート電極側面に
対して、ドレイン領域、ソース領域、ボディ領域及びコ
ンタクト開口をセルフアラインにより形成できる。そし
て、絶縁サイドウォールをエッチバックすることによ
り、ソース領域のコンタクト面積を拡大することができ
るので、良好な金属電極とソース領域とのコンタクトが
とれる。従って、微細なパターン形成が可能となり、特
性及び歩留りの改善されたパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ等の絶縁ゲート半導体装置を製造することが可能とな
る。
ート半導体装置の製造方法によれば、ゲート電極側面に
対して、ドレイン領域、ソース領域、ボディ領域及びコ
ンタクト開口をセルフアラインにより形成できる。そし
て、絶縁サイドウォールをエッチバックすることによ
り、ソース領域のコンタクト面積を拡大することができ
るので、良好な金属電極とソース領域とのコンタクトが
とれる。従って、微細なパターン形成が可能となり、特
性及び歩留りの改善されたパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ等の絶縁ゲート半導体装置を製造することが可能とな
る。
【図１】本発明の一実施例により製造される絶縁ゲート
半導体装置の断面図。
半導体装置の断面図。
【図２】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図３】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図４】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図５】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図６】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図７】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。
の製造工程の説明断面図。
【図８】従来の製造方法による絶縁ゲート半導体装置の
説明断面図。
説明断面図。
Claims (2)
- 【請求項１】 ゲート電極をマスクとして、半導体基板
にチャネル領域とソース領域とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面が露出する迄エッチングし、前記ゲート電極の側
面に絶縁サイドウォールを形成する工程と、該半導体基
板表面の露出部分を通して、チャネル領域と同一導電型
の高濃度領域を形成する工程と、前記絶縁サイドウォー
ルを更にエッチバックし、前記半導体基板のソース領域
及び前記高濃度領域の表面に露出部分を形成する工程
と、金属膜を被着し金属電極を形成する工程とからなる
ことを特徴とする絶縁ゲート半導体装置の製造方法。 - 【請求項２】 ゲート電極をマスクとして、半導体基板
にチャネル領域とソース領域とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面に僅かな厚みを残してエッチングし、前記ゲート
電極の側面に絶縁サイドウォールを形成する工程と、該
半導体基板表面の僅かな絶縁膜の厚みを通して、チャネ
ル領域と同一導電型の高濃度領域を形成する工程と、前
記絶縁サイドウォール及び僅かな絶縁膜を更にエッチバ
ックし、前記半導体基板のソース領域及び前記高濃度領
域の表面にも露出部分を形成する工程と、金属膜を被着
し金属電極を形成する工程とからなることを特徴とする
絶縁ゲート半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31847892A JPH06163905A (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31847892A JPH06163905A (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163905A true JPH06163905A (ja) | 1994-06-10 |
Family
ID=18099564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31847892A Pending JPH06163905A (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163905A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343969A (ja) * | 2001-05-16 | 2002-11-29 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2005536868A (ja) * | 2001-11-20 | 2005-12-02 | ゼネラル セミコンダクター，インク． | 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法 |
| JP2006128191A (ja) * | 2004-10-26 | 2006-05-18 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| KR100903276B1 (ko) * | 2002-06-28 | 2009-06-17 | 매그나칩 반도체 유한회사 | 고전압 소자의 제조방법 |
| JP2011193020A (ja) * | 2003-04-24 | 2011-09-29 | Cree Inc | 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法 |
| JP2012134492A (ja) * | 2010-12-17 | 2012-07-12 | General Electric Co <Ge> | 半導体デバイスおよびその製造方法 |
-
1992
- 1992-11-27 JP JP31847892A patent/JPH06163905A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012134492A (ja) * | 2010-12-17 | 2012-07-12 | General Electric Co <Ge> | 半導体デバイスおよびその製造方法 |
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