JPH0629533A - 半導体装置および、その製造方法 - Google Patents
半導体装置および、その製造方法Info
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- JPH0629533A JPH0629533A JP18354192A JP18354192A JPH0629533A JP H0629533 A JPH0629533 A JP H0629533A JP 18354192 A JP18354192 A JP 18354192A JP 18354192 A JP18354192 A JP 18354192A JP H0629533 A JPH0629533 A JP H0629533A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】少なくとも二層以上の多結晶シリコン膜また
は、アモルファス・シリコン膜を具備し、下層多結晶シ
リコンをゲート電極とし、上層多結晶シリコンをチャン
ネル、ソース、ドレインとした薄膜トランジスタにおい
て、ゲート電極を囲むゲート絶縁膜は、図１の１０５の
ような絶縁膜を設けることにより、前記ゲート電極側面
の半導体基板面に対して垂直方向の絶縁膜の膜厚に比
べ、前記ゲート電極表面上の半導体基板面に対して水平
方向の前記ゲート絶縁膜を厚くする。 【効果】ゲート電極エッヂ部分のゲート絶縁膜のストレ
スが軽減し、絶縁破壊を低減でき、薄膜トランジスタの
信頼性の向上を図れることと、薄膜トランジスタにおい
て、ゲート電極側面の不純物濃度のバラツキを抑え、そ
の特性を安定させて半導体装置として高信頼性のデバイ
スを提供することができる。
は、アモルファス・シリコン膜を具備し、下層多結晶シ
リコンをゲート電極とし、上層多結晶シリコンをチャン
ネル、ソース、ドレインとした薄膜トランジスタにおい
て、ゲート電極を囲むゲート絶縁膜は、図１の１０５の
ような絶縁膜を設けることにより、前記ゲート電極側面
の半導体基板面に対して垂直方向の絶縁膜の膜厚に比
べ、前記ゲート電極表面上の半導体基板面に対して水平
方向の前記ゲート絶縁膜を厚くする。 【効果】ゲート電極エッヂ部分のゲート絶縁膜のストレ
スが軽減し、絶縁破壊を低減でき、薄膜トランジスタの
信頼性の向上を図れることと、薄膜トランジスタにおい
て、ゲート電極側面の不純物濃度のバラツキを抑え、そ
の特性を安定させて半導体装置として高信頼性のデバイ
スを提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び、その
製造方法に関し、特にＭＩＳ型半導体基板上に形成され
る薄膜トランジスタに関する。
製造方法に関し、特にＭＩＳ型半導体基板上に形成され
る薄膜トランジスタに関する。
【０００２】
【従来の技術】従来のＭＩＳ型半導体基板上に形成され
る薄膜トランジスタにおいては、ゲート電極を囲むゲー
ト絶縁膜は、ゲート電極表面上及びゲート電極側面に同
時に形成していた。
る薄膜トランジスタにおいては、ゲート電極を囲むゲー
ト絶縁膜は、ゲート電極表面上及びゲート電極側面に同
時に形成していた。
【０００３】
【発明が解決しようとする課題】しかし、このようなＭ
ＩＳ型半導体基板上に形成される薄膜トランジスタで
は、ゲート電極を囲むゲート絶縁膜は、半導体基板の対
し水平なゲート電極表面上のゲート絶縁膜の膜厚と半導
体基板の対し垂直な前記ゲート電極側面の絶縁膜の膜厚
が同等または、薄かった。
ＩＳ型半導体基板上に形成される薄膜トランジスタで
は、ゲート電極を囲むゲート絶縁膜は、半導体基板の対
し水平なゲート電極表面上のゲート絶縁膜の膜厚と半導
体基板の対し垂直な前記ゲート電極側面の絶縁膜の膜厚
が同等または、薄かった。
【０００４】そのため、ゲート電極側面の絶縁膜また
は、ゲート電極エッヂ部分の絶縁膜が絶縁破壊を起こし
易いということと、ゲート電極側面に位置する領域に注
入されるイオンが入り難く、不純物濃度のバラツキが大
きく、薄膜トランジスタの特性が安定しないという課題
がある。本発明は、かかる課題を解決し、高歩留りかつ
信頼性の高い半導体装置および、その製造方法を提供す
ることにある。
は、ゲート電極エッヂ部分の絶縁膜が絶縁破壊を起こし
易いということと、ゲート電極側面に位置する領域に注
入されるイオンが入り難く、不純物濃度のバラツキが大
きく、薄膜トランジスタの特性が安定しないという課題
がある。本発明は、かかる課題を解決し、高歩留りかつ
信頼性の高い半導体装置および、その製造方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明は、少なくとも二
層以上の多結晶シリコン膜または、アモルファス・シリ
コン膜を具備し、下層多結晶シリコンをゲート電極と
し、上層多結晶シリコンをチャンネル、ソース、ドレイ
ンとした薄膜トランジスタにおいて、ゲート電極を囲む
ゲート絶縁膜は、前記ゲート電極側面の半導体基板面に
対して垂直方向の絶縁膜の膜厚より前記ゲート電極表面
上の半導体基板面に対して水平方向の前記ゲート絶縁膜
が厚いことを特徴とする。
層以上の多結晶シリコン膜または、アモルファス・シリ
コン膜を具備し、下層多結晶シリコンをゲート電極と
し、上層多結晶シリコンをチャンネル、ソース、ドレイ
ンとした薄膜トランジスタにおいて、ゲート電極を囲む
ゲート絶縁膜は、前記ゲート電極側面の半導体基板面に
対して垂直方向の絶縁膜の膜厚より前記ゲート電極表面
上の半導体基板面に対して水平方向の前記ゲート絶縁膜
が厚いことを特徴とする。
【０００６】また、半導体基板上に第一の絶縁膜を形成
する工程と、前記第一の絶縁膜上に第一の多結晶シリコ
ン膜または、アモルファス・シリコン膜から成るゲート
電極を形成する工程と、前記ゲート電極を高濃度不純物
層とする工程と、前記ゲート電極の側面に側壁を形成す
る工程と、前記ゲート電極上と前記ゲート電極の側面の
側壁を覆う第二の絶縁膜を形成する工程と、前記第二の
絶縁膜上に第二の多結晶シリコン膜または、アモルファ
ス・シリコン膜を形成する工程と、イオン注入によりチ
ャンネル、ソース、ドレイン領域を形成する工程を含む
ことを特徴とする。
する工程と、前記第一の絶縁膜上に第一の多結晶シリコ
ン膜または、アモルファス・シリコン膜から成るゲート
電極を形成する工程と、前記ゲート電極を高濃度不純物
層とする工程と、前記ゲート電極の側面に側壁を形成す
る工程と、前記ゲート電極上と前記ゲート電極の側面の
側壁を覆う第二の絶縁膜を形成する工程と、前記第二の
絶縁膜上に第二の多結晶シリコン膜または、アモルファ
ス・シリコン膜を形成する工程と、イオン注入によりチ
ャンネル、ソース、ドレイン領域を形成する工程を含む
ことを特徴とする。
【０００７】
【作用】本発明の半導体装置および、その製造方法にお
いては、ゲート電極側面及び、エッヂ部分の絶縁膜がゲ
ート電極表面上のゲート絶縁膜と比較して厚くなるた
め、ゲート電極側面及び、エッヂ部分の絶縁膜に印加さ
れる電界は、ゲート電極表面上のゲート絶縁膜に印加さ
れる電界と比較して低く、ゲート絶縁膜に加わるストレ
スが小さくなる。
いては、ゲート電極側面及び、エッヂ部分の絶縁膜がゲ
ート電極表面上のゲート絶縁膜と比較して厚くなるた
め、ゲート電極側面及び、エッヂ部分の絶縁膜に印加さ
れる電界は、ゲート電極表面上のゲート絶縁膜に印加さ
れる電界と比較して低く、ゲート絶縁膜に加わるストレ
スが小さくなる。
【０００８】また、ゲート電極側面に側壁があるため、
ゲート電極上に形成されるチャンネル、ソース、ドレイ
ン領域を形成する導電膜は急峻な段差をもたないため、
ゲート電極側面に位置する領域に注入されるイオンは従
来に比べてが入り易く、不純物濃度のバラツキが小さく
なる。
ゲート電極上に形成されるチャンネル、ソース、ドレイ
ン領域を形成する導電膜は急峻な段差をもたないため、
ゲート電極側面に位置する領域に注入されるイオンは従
来に比べてが入り易く、不純物濃度のバラツキが小さく
なる。
【０００９】
【実施例】以下、本発明について、実施例に基づき、詳
細に説明する。
細に説明する。
【００１０】図１は本発明の実施例の半導体装置の断面
図である。また、図２は本発明の実施例を工程順に示し
た半導体装置の断面図である。ここで、１０１，２０１
は半導体基板、１０２，２０２はシリコン酸化膜、１０
３，２０３はゲート電極、１０４，２０４は側壁、１０
５，２０５はゲート酸化膜、１０６，２０６は薄膜トラ
ンジスタのチャンネル領域、１０７，２０７は薄膜トラ
ンジスタのソース領域、１０８，２０８は薄膜トランジ
スタのドレイン領域である。
図である。また、図２は本発明の実施例を工程順に示し
た半導体装置の断面図である。ここで、１０１，２０１
は半導体基板、１０２，２０２はシリコン酸化膜、１０
３，２０３はゲート電極、１０４，２０４は側壁、１０
５，２０５はゲート酸化膜、１０６，２０６は薄膜トラ
ンジスタのチャンネル領域、１０７，２０７は薄膜トラ
ンジスタのソース領域、１０８，２０８は薄膜トランジ
スタのドレイン領域である。
【００１１】これから、図２の本発明の実施例である半
導体装置の断面図により工程順に説明する。
導体装置の断面図により工程順に説明する。
【００１２】まず、シリコン基板２０１上にＣＶＤ法ま
たは、熱酸化により１０ｎｍ〜５００ｎｍの膜厚のシリ
コン酸化膜２０２を形成する。（図２（ａ）） 次に、ＣＶＤ法により温度６００℃〜６５０℃のモノシ
ラン雰囲気中で多結晶シリコン膜を１００ｎｍ〜４００
ｎｍ堆積した後、全面にＰ型不純物であるＢＦ2のイオ
ンまたは、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）
のイオンをエネルギー３０ｋｅＶ〜１２０ｋｅＶ、ドー
ズ量１×１０14ｃｍー2以上の条件下で注入を行い、高濃
度不純物拡散層を形成する。それから、写真食刻法によ
り、パターニングを行った後、フロン１２３とＯ2 及び
ＳＦ6 の混合ガスを用い、数ｍＴｏｒｒの圧力下でゲー
ト電極材である多結晶シリコンのエッチングを行い、ゲ
ート電極を形成し、薄膜トランジスタのゲート電極２０
３を形成する。（図２（ｂ）） ついで、ウェハー全面にＣＶＤ法によりシリコン酸化膜
を１００ｎｍ〜１μｍ堆積した後、反応ガスＣＨＦ3に
よりシリコン酸化膜を平坦部に堆積したシリコン酸化膜
の膜厚分だけ異方性エッチングすることによりゲ−ト電
極に側壁２０４を設ける。（図２（ｃ）） つづいて、ゲート酸化膜２０５となるシリコン酸化膜を
熱酸化または、ＣＶＤ法により、１０ｎｍ〜１００ｎｍ
のシリコン酸化膜を形成する。（図２（ｄ）） 次に、ＣＶＤ法により温度６００℃〜６５０℃のモノシ
ラン雰囲気中で多結晶シリコン膜２０６を２０ｎｍ〜５
００ｎｍ堆積した後、全面に薄膜トランジスタのしきい
値電圧を調整するＰ型不純物であるＢＦ2のイオンまた
は、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）のイオ
ンを行い、薄膜トランジスタのチャンネル領域を形成す
る。（図２（ｅ）） それから、写真食刻法により薄膜トランジスタのソース
２０７および、ドレイン２０８領域を開孔し、レジスト
２０９をマスクとしてＰ型不純物であるＢＦ2のイオン
または、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）の
イオン２１０をエネルギー３０ｋｅＶ〜１２０ｋｅＶ、
ドーズ量１×１０14ｃｍー2以上の条件下で注入を行い、
高濃度不純物拡散層を形成する。（図２（ｆ）） 次に、写真食刻法によりパターニングを行った後、フロ
ン１２３とＯ2 及びＳＦ6 の混合ガスを用い、数ｍＴｏ
ｒｒの圧力下で薄膜トランジスタのチャンネル、ソース
及び、ドレインとなる多結晶シリコンのエッチングを行
う。（図２（ｇ）） 以降の工程は、通常の方法に従って、ウェハー全面に層
間絶縁膜としてＮＳＧ膜を約１００ｎｍ程度堆積し、写
真食刻法によりソースおよびドレインの引出し用のコン
タクト・ホールを形成したのち、電極配線用のアルミニ
ウムまたは、その合金をスパッタして、写真食刻法によ
りアルミニウム配線のパターニングを行い、アルミ配線
を形成する。
たは、熱酸化により１０ｎｍ〜５００ｎｍの膜厚のシリ
コン酸化膜２０２を形成する。（図２（ａ）） 次に、ＣＶＤ法により温度６００℃〜６５０℃のモノシ
ラン雰囲気中で多結晶シリコン膜を１００ｎｍ〜４００
ｎｍ堆積した後、全面にＰ型不純物であるＢＦ2のイオ
ンまたは、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）
のイオンをエネルギー３０ｋｅＶ〜１２０ｋｅＶ、ドー
ズ量１×１０14ｃｍー2以上の条件下で注入を行い、高濃
度不純物拡散層を形成する。それから、写真食刻法によ
り、パターニングを行った後、フロン１２３とＯ2 及び
ＳＦ6 の混合ガスを用い、数ｍＴｏｒｒの圧力下でゲー
ト電極材である多結晶シリコンのエッチングを行い、ゲ
ート電極を形成し、薄膜トランジスタのゲート電極２０
３を形成する。（図２（ｂ）） ついで、ウェハー全面にＣＶＤ法によりシリコン酸化膜
を１００ｎｍ〜１μｍ堆積した後、反応ガスＣＨＦ3に
よりシリコン酸化膜を平坦部に堆積したシリコン酸化膜
の膜厚分だけ異方性エッチングすることによりゲ−ト電
極に側壁２０４を設ける。（図２（ｃ）） つづいて、ゲート酸化膜２０５となるシリコン酸化膜を
熱酸化または、ＣＶＤ法により、１０ｎｍ〜１００ｎｍ
のシリコン酸化膜を形成する。（図２（ｄ）） 次に、ＣＶＤ法により温度６００℃〜６５０℃のモノシ
ラン雰囲気中で多結晶シリコン膜２０６を２０ｎｍ〜５
００ｎｍ堆積した後、全面に薄膜トランジスタのしきい
値電圧を調整するＰ型不純物であるＢＦ2のイオンまた
は、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）のイオ
ンを行い、薄膜トランジスタのチャンネル領域を形成す
る。（図２（ｅ）） それから、写真食刻法により薄膜トランジスタのソース
２０７および、ドレイン２０８領域を開孔し、レジスト
２０９をマスクとしてＰ型不純物であるＢＦ2のイオン
または、Ｎ型不純物であるＡｓ（砒素）、Ｐ（リン）の
イオン２１０をエネルギー３０ｋｅＶ〜１２０ｋｅＶ、
ドーズ量１×１０14ｃｍー2以上の条件下で注入を行い、
高濃度不純物拡散層を形成する。（図２（ｆ）） 次に、写真食刻法によりパターニングを行った後、フロ
ン１２３とＯ2 及びＳＦ6 の混合ガスを用い、数ｍＴｏ
ｒｒの圧力下で薄膜トランジスタのチャンネル、ソース
及び、ドレインとなる多結晶シリコンのエッチングを行
う。（図２（ｇ）） 以降の工程は、通常の方法に従って、ウェハー全面に層
間絶縁膜としてＮＳＧ膜を約１００ｎｍ程度堆積し、写
真食刻法によりソースおよびドレインの引出し用のコン
タクト・ホールを形成したのち、電極配線用のアルミニ
ウムまたは、その合金をスパッタして、写真食刻法によ
りアルミニウム配線のパターニングを行い、アルミ配線
を形成する。
【００１３】そして、パッシベーション膜としてシリコ
ン酸化膜をＣＶＤ法を用いて堆積し、写真食刻法によ
り、パッドを開孔した後、弗酸を含む溶液により、パッ
シベーション膜を除去し、電極引出し口を形成する。
ン酸化膜をＣＶＤ法を用いて堆積し、写真食刻法によ
り、パッドを開孔した後、弗酸を含む溶液により、パッ
シベーション膜を除去し、電極引出し口を形成する。
【００１４】このように形成された半導体装置では、ゲ
ート電極側面及び、エッヂ部分の絶縁膜がゲート電極表
面上のゲート絶縁膜と比較して厚くなるため、ゲート電
極側面及び、エッヂ部分の絶縁膜に印加される電界は、
ゲート電極表面上のゲート絶縁膜に印加される電界と比
較して低い。
ート電極側面及び、エッヂ部分の絶縁膜がゲート電極表
面上のゲート絶縁膜と比較して厚くなるため、ゲート電
極側面及び、エッヂ部分の絶縁膜に印加される電界は、
ゲート電極表面上のゲート絶縁膜に印加される電界と比
較して低い。
【００１５】したがって、従来、絶縁破壊を起こし易い
ゲート絶縁膜の部分のストレスを軽減し、薄膜トランジ
スタの不良を防ぐことが出来る。
ゲート絶縁膜の部分のストレスを軽減し、薄膜トランジ
スタの不良を防ぐことが出来る。
【００１６】また、ゲート電極側面に側壁を設け、ゲー
ト電極上に形成されるチャンネル、ソース、ドレイン領
域を形成する多結晶シリコン膜が急峻な段差がないた
め、ゲート電極側面に位置する領域に注入されるイオン
は従来に比べてが入り易く、不純物濃度のバラツキが小
さくなる。
ト電極上に形成されるチャンネル、ソース、ドレイン領
域を形成する多結晶シリコン膜が急峻な段差がないた
め、ゲート電極側面に位置する領域に注入されるイオン
は従来に比べてが入り易く、不純物濃度のバラツキが小
さくなる。
【００１７】したがって、薄膜トランジスタの電圧、電
流特性は、安定する。
流特性は、安定する。
【００１８】よって、特性の安定した、高信頼性の半導
体装置および、その製造方法を提供できる。
体装置および、その製造方法を提供できる。
【００１９】
【発明の効果】以上、述べたように本発明の半導体装置
および、その製造方法では、不良の起き易い領域のゲー
ト絶縁膜を厚くすることにより、印加される電界を小さ
くし、ストレスを低減できる。それにより、半導体装置
として高歩留り且つ、高信頼性のデバイスを提供するこ
とができる。
および、その製造方法では、不良の起き易い領域のゲー
ト絶縁膜を厚くすることにより、印加される電界を小さ
くし、ストレスを低減できる。それにより、半導体装置
として高歩留り且つ、高信頼性のデバイスを提供するこ
とができる。
【００２０】また、ゲート電極側面に側壁を設けること
により、ゲート電極上に形成されるチャンネル、ソー
ス、ドレイン領域を形成する導電膜が急峻な段差をもた
ないようにし、ゲート電極側面に位置する領域に注入さ
れるイオンは従来に比べてが入り易く、不純物濃度のバ
ラツキが小さくなる。それにより、薄膜トランジスタの
電圧、電流特性は、安定する。
により、ゲート電極上に形成されるチャンネル、ソー
ス、ドレイン領域を形成する導電膜が急峻な段差をもた
ないようにし、ゲート電極側面に位置する領域に注入さ
れるイオンは従来に比べてが入り易く、不純物濃度のバ
ラツキが小さくなる。それにより、薄膜トランジスタの
電圧、電流特性は、安定する。
【００２１】したがって、ゲート絶縁膜の不良を低減
し、薄膜トランジスタの特性を安定させ、半導体装置と
して高歩留り且つ、高信頼性のデバイスを提供すること
ができる。
し、薄膜トランジスタの特性を安定させ、半導体装置と
して高歩留り且つ、高信頼性のデバイスを提供すること
ができる。
【図１】本発明の実施例の半導体装置の断面図である。
【図２】本発明の実施例の半導体装置の製造方法に沿っ
た断面図である。
た断面図である。
【図３】従来の半導体装置の断面図である。
１０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ シリコン酸化膜 １０３，２０３，３０３ ゲート電極 １０４，２０４， 側壁 １０５，２０５，３０４ ゲート酸化膜 １０６，２０６，３０５ 薄膜トランジスタのチャン
ネル領域 １０７，２０７，３０６ 薄膜トランジスタのソース
領域 １０８，２０８，３０７ 薄膜トランジスタのドレイ
ン領域 ２０９ レジスト ２１０ ＢＦ2、Ａｓ（砒素）また
は、Ｐ（リン）のイオン
ネル領域 １０７，２０７，３０６ 薄膜トランジスタのソース
領域 １０８，２０８，３０７ 薄膜トランジスタのドレイ
ン領域 ２０９ レジスト ２１０ ＢＦ2、Ａｓ（砒素）また
は、Ｐ（リン）のイオン
Claims (2)
- 【請求項１】少なくとも二層以上の多結晶シリコン膜ま
たは、アモルファス・シリコン膜を具備し、下層多結晶
シリコンをゲート電極とし、上層多結晶シリコンをチャ
ンネル、ソース、ドレインとした薄膜トランジスタにお
いて、ゲート電極を囲むゲート絶縁膜は、前記ゲート電
極側面の半導体基板面に対して垂直方向の絶縁膜の膜厚
より前記ゲート電極表面上の半導体基板面に対して水平
方向の前記ゲート絶縁膜が厚いことを特徴とする半導体
装置。 - 【請求項２】半導体基板上に第一の絶縁膜を形成する工
程と、前記第一の絶縁膜上に第一の多結晶シリコン膜ま
たは、アモルファス・シリコン膜から成るゲート電極を
形成する工程と、前記ゲート電極を高濃度不純物層とす
る工程と、前記ゲート電極の側面に側壁を形成する工程
と、前記ゲート電極上と前記ゲート電極の側面の側壁を
覆う第二の絶縁膜を形成する工程と、前記第二の絶縁膜
上に第二の多結晶シリコン膜または、アモルファス・シ
リコン膜を形成する工程と、イオン注入によりチャンネ
ル、ソース、ドレイン領域を形成する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18354192A JPH0629533A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置および、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18354192A JPH0629533A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置および、その製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629533A true JPH0629533A (ja) | 1994-02-04 |
Family
ID=16137625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18354192A Pending JPH0629533A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置および、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704148B2 (en) | 2000-05-25 | 2004-03-09 | Sharp Kabushiki Kaisha | Omnidirectional visual angle system and retainer for the system |
| WO2024203736A1 (ja) | 2023-03-30 | 2024-10-03 | 日本特殊陶業株式会社 | 半導体素子搭載用基板 |
-
1992
- 1992-07-10 JP JP18354192A patent/JPH0629533A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704148B2 (en) | 2000-05-25 | 2004-03-09 | Sharp Kabushiki Kaisha | Omnidirectional visual angle system and retainer for the system |
| WO2024203736A1 (ja) | 2023-03-30 | 2024-10-03 | 日本特殊陶業株式会社 | 半導体素子搭載用基板 |
| EP4693391A1 (en) | 2023-03-30 | 2026-02-11 | Niterra Co., Ltd. | Substrate for mounting semiconductor element |
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