JPH06164252A - 演算増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、単一の正電源を用いて演算増幅器
を動作させる場合に負電源発生回路を不要とできる演算
増幅器を提供することを目的とする。 【構成】 本発明によれば、演算増幅器の他方の入力端
子への入力電圧が０ボルトの時に一方の入力端子及び前
記他方の入力端子との間に生じる入力オフセット電圧を
所定の正電圧とできる手段を有するので、単一の正電源
で動作する演算増幅器に従来使用していた独立した負電
源発生回路を不要とできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算増幅器に関する。

【０００２】

【従来の技術】従来の演算増幅器について図３を用いて
説明する。図３において、（１）は演算増幅器であり、
その−（反転入力）端子には入力抵抗（２）が接続さ
れ、−端子と出力端子との間には帰還抵抗（３）が接続
されている。そして、＋（非反転入力）端子に所定の電
圧が印加されると、帰還抵抗（３）の値を入力抵抗
（２）の値で除算した利得を有する出力電圧が演算増幅
器（１）の出力端子から得られることになっている。

【０００３】ここで、演算増幅器（１）においては、通
常、一方の電源端子に正電源を、他方の電源端子に負電
源を接続して使用している。ところが、マイクロコンピ
ュータ内部で上記した演算増幅器（１）を作り込む場
合、マイクロコンピュータ自体が正の単一電源を使用す
ることから、演算増幅器（１）の両電源端子に正負の電
源を使用できず、この場合、図３に示す様に、一方の電
源端子に正電源Ｖddを接続すると共に他方の電源端子を
接地して使用せざるを得ない。

【０００４】ところで、演算増幅器において、＋端子に
０ボルトを印加した時に出力電圧も０ボルトとなるのが
理想であるが、実際には＋端子に０ボルトを印加した時
に出力電圧を０ボルトとするのは難しい。例えば演算増
幅器（１）がマイナスの入力オフセット電圧を有してい
る場合、具体的には、＋端子に０ボルトを印加した時に
−端子に−１ｍＶ等のマイナスのオフセット電圧が生じ
た場合、演算増幅器（１）の出力電圧範囲が０〜Ｖddで
あることから、出力端子には利得に関わらず最低の０ボ
ルトしか発生できない。つまり、演算増幅器（１）はマ
イナスの入力オフセットに対しては正常に動作しなくな
ってしまう。そこで、マイナスの入力オフセット電圧に
対しても演算増幅器（１）を正常に動作させようとした
ら、破線に示す負電源発生回路（４）が必要となる。

【０００５】負電源発生回路（４）は、抵抗（５）、コ
ンデンサ（６）及びインバータ（７）から成る発振器、
コンデンサ（８）（９）、ダイオード（１０）（１１）
より構成されている。つまり、抵抗（５）及びコンデン
サ（６）で行われる充放電に応じてインバータ（７）が
反転動作を繰り返し、これによって発振が行われると、
コンデンサ（８）及びダイオード（１０）による充電動
作、及びコンデンサ（９）及びダイオード（１１）によ
る放電動作が発振に応じて繰り返し行われ、コンデンサ
（１１）の非接地側の一端には負電圧が発生することに
なる。この負電圧を入力抵抗（２）を介して−端子に印
加すれば、演算増幅器（１）の出力端子から帰還抵抗
（３）、入力抵抗（２）を介してアース側に電流が流
れ、出力端子には帰還抵抗（３）による電位差だけ上昇
した電圧が現れることになる。尚、負電源発生回路
（４）を構成する各素子の値を適切に設定し、その負電
圧が−端子に生じた電圧より小さい適切な値になる様に
設定すれば、入力オフセット電圧に対応した出力電圧を
発生させることができる。

【０００６】つまり、マイクロコンピュータ等の正の単
一電源を有するものに演算増幅器（１）を設ける場合、
独立に負電源発生回路（４）を設けることによって、マ
イナスの入力オフセット電圧であっても十分に対応でき
るようにしていた。

【０００７】

【発明が解決しようとする課題】しかしながら、マイナ
スの入力オフセット電圧に対応した出力電圧を発生する
のに比較的素子数の多い負電源発生回路（４）を設けな
ければならない為、この演算増幅器（１）及び負電源発
生回路（４）をマイクロコンピュータ内部に設けると、
チップ面積が大きくなると共にコストアップにつながる
問題があった。

【０００８】そこで本発明は、単一の正電源を用いて演
算増幅器を動作させる場合に負電源発生回路を不要とで
きる演算増幅器を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に入力抵抗を接続すると共に前記
一方の入力端子及び出力端子の間に帰還抵抗を接続し、
一方の電源端子を所定の正電源と接続すると共に他方の
電源端子を接地し、他方の入力端子に印加された入力電
圧に対して前記入力抵抗及び前記帰還抵抗の比で定まる
出力電圧を発生する演算増幅器において、前記一方の入
力端子及び前記他方の入力端子を同電位とした時、前記
他方の入力端子を制御端子とする第１トランジスタに比
べて、前記一方の入力端子を制御端子とする第２トラン
ジスタの出力路の方に、より多くの電流が流れる様にす
る為の手段を備えた点である。

【００１０】

【作用】本発明によれば、演算増幅器の他方の入力端子
への入力電圧が０ボルトの時に一方の入力端子及び前記
他方の入力端子との間に生じる入力オフセット電圧を所
定の正電圧とできる手段を有するので、単一の正電源で
動作する演算増幅器に従来使用していた独立した負電源
発生回路は不要となる。

【００１１】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明を説明する為の一実施例としての演算
増幅器である。図１において、破線は演算増幅器の内部
を示しており、全てＰチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯＳトランジスタと称する）で構成してお
り、（１２）（１３）は定電流を流す直列接続されたＰ
ＭＯＳトランジスタであり、ＰＭＯＳトランジスタ（１
２）のソースは電源Ｖddと接続され、ＰＭＯＳトランジ
スタ（１３）のドレインは接地されている。また、（１
４）（１５）は差動接続されたＰＭＯＳトランジスタで
あり、ＰＭＯＳトランジスタ（１４）のゲートは演算増
幅器の−端子、ＰＭＯＳトランジスタ（１５）のゲート
はその＋端子として使用される。（１６）はＰＭＯＳト
ランジスタ（１２）（１３）の接続点電圧がゲートに印
加されて動作し、ＰＭＯＳトランジスタ（１４）（１
５）に電流を供給するＰＭＯＳトランジスタであり、そ
のソースは電源Ｖddと接続され、ドレインはＰＭＯＳト
ランジスタ（１４）（１５）のソースと接続されてい
る。また（１７）（１８）は電流ミラー回路を構成する
ＰＭＯＳトランジスタであり、各々のソースはＰＭＯＳ
トランジスタ（１４）（１５）のドレインと接続され、
ドレインは接地されている。また、（１９）（２０）は
電源Ｖdd及びアース間に直列接続されたＰＭＯＳトラン
ジスタであり、ＰＭＯＳトランジスタ（１９）のゲート
はＰＭＯＳトランジスタ（１２）（１３）の接続点に接
続されて制御され、ＰＭＯＳトランジスタ（２０）のゲ
ートは電流ミラー回路の出力であるＰＭＯＳトランジス
タ（１８）のソースと接続されて制御される。そして、
ＰＭＯＳトランジスタ（１９）（２０）の接続点が演算
増幅器の出力端子として使用される。

【００１２】そして上記した構成の中で、ＰＭＯＳトラ
ンジスタ（１４）のゲート及びＰＭＯＳトランジスタ
（１９）（２０）の接続点に帰還抵抗（２１）を接続
し、且つ、ＰＭＯＳトランジスタ（１４）のゲート及び
アースの間に入力抵抗（２２）を接続することにより、
図１の演算増幅器は、＋端子に印加された入力電圧に対
して、帰還抵抗（２１）の抵抗値を入力抵抗（２２）の
抵抗値で割った値を利得とする出力電圧を発生すること
になる。

【００１３】さて、上記した演算増幅器をマイクロコン
ピュータに内蔵して使用する場合、単一の正電源を使用
することを考慮して、＋端子及び−端子の間の入力オフ
セット電圧がマイナスとならない様にしなければならな
い。言い換えれば入力オフセット電圧を正電圧にしなけ
ればならない。その為には、ＰＭＯＳトランジスタ（１
４）（１５）のゲートに同電圧を印加した時にＰＭＯＳ
トランジスタ（１４）の方により多くの出力電流が流れ
る様にすればよい。こうすれば、ＰＭＯＳトランジスタ
（１４）（１５）に同一電流を流すには、ＰＭＯＳトラ
ンジスタ（１４）のゲート電圧をＰＭＯＳトランジスタ
（１５）のゲート電圧より高く設定しなければならない
ことになる。このゲート電圧の差が入力オフセット電圧
であり、つまり、＋端子の入力電圧を０ボルトにしても
＋端子及び−端子の間の入力オフセット電圧はマイナス
にはならなくなる。これを実現する為の一手段として、
ＰＭＯＳトランジスタ（１４）のサイズをＰＭＯＳトラ
ンジスタ（１５）のサイズに比べて大きくすればよい。
その具体的方法を図２に示す。図２において（ａ）はＰ
ＭＯＳトランジスタをチップ上に作り込んだ時の平面
図、（ｂ）はそれをＡ−Ａ’線で切断した時の断面図で
ある。図２において、（２３）はＰ型基板、（２４）は
ロコス、（２５）はソースドレイン領域、（２６）はゲ
ート酸化膜、（２７）はポリシリコンから成るゲートで
ある。図２において、ＰＭＯＳトランジスタ（１５）の
ゲート幅をＬとすると、ＰＭＯＳトランジスタ（１４）
のゲート幅をＬ’まで長くすればよい。こうすることに
よって、同一のゲート電圧であっても、ＰＭＯＳトラン
ジスタ（１４）の方により多くの電流が流れることにな
る。尚、ゲート幅の差（Ｌ’−Ｌ）は、入力オフセット
電圧に応じて定まるものである。また他の方法として、
ＰＭＯＳトランジスタ（１４）（１５）のサイズを同一
としたままで、ＰＭＯＳトランジスタ（１５）（１８）
の間に所定値の抵抗（図示せず）を介在させ、ＰＭＯＳ
トランジスタ（１５）に比べてＰＭＯＳトランジスタ
（１４）の方に多くの電流が流れる様にしてもよい。

【００１４】以上述べた様に、演算増幅器の＋端子に印
加される電圧が０ボルトであっても、入力オフセット電
圧が正電圧となる様に構成した為、単一電源を使用する
演算増幅器に従来使用されていた負電源発生回路が不要
となり、素子数の削減が可能となる。例えばマイクロコ
ンピュータに内蔵されたＡＤコンバータの直列抵抗の両
端に印加すべき電圧を発生する為に、演算増幅器を内蔵
して使用する場合、チップ面積の小型化にも貢献できる
ことになる。

【００１５】

【発明の効果】本発明によれば、演算増幅器の他方の入
力端子への入力電圧が０ボルトの時に一方の入力端子及
び他方の入力端子との間に生じる入力オフセット電圧を
所定の正電圧とできるので、単一の正電源で動作する演
算増幅器に従来使用していた独立した負電源発生回路が
不要となり、素子数の削減及びそれに伴うコストダウン
が可能となり、特にマイクロコンピュータに演算増幅器
を内蔵した場合、チップ面積を縮小できる利点が得られ
る。

【図面の簡単な説明】

【図１】本発明を説明する為の一実施例を示す回路図で
ある。

【図２】本発明の一手段を説明する為の図である。

【図３】従来の演算増幅器を示す図である。

【符号の説明】

（１４）（１５） ＰＭＯＳトランジスタ （２７） ゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一方の入力端子に入力抵抗を接続すると
   共に前記一方の入力端子及び出力端子の間に帰還抵抗を
   接続し、一方の電源端子を所定の正電源と接続すると共
   に他方の電源端子を接地し、他方の入力端子に印加され
   た入力電圧に対して前記入力抵抗及び前記帰還抵抗の比
   で定まる出力電圧を発生する演算増幅器において、 前記一方の入力端子及び前記他方の入力端子を同電位と
   した時、前記他方の入力端子を制御端子とする第１トラ
   ンジスタに比べて、前記一方の入力端子を制御端子とす
   る第２トランジスタの出力路の方に、より多くの電流が
   流れる様にする為の手段を備え、前記他方の入力端子へ
   の入力電圧が０ボルトの時に前記一方の入力端子及び前
   記他方の入力端子との間に生じる入力オフセット電圧を
   所定の正電圧としたことを特徴とする演算増幅器。
2. 【請求項２】 前記手段として、前記第１トランジスタ
   に比べて前記第２トランジスタのサイズを大とすること
   を特徴とする請求項１記載の演算増幅器。
3. 【請求項３】 前記手段として、前記第１トランジスタ
   の出力路に抵抗を介在させることを特徴とする請求項１
   記載の演算増幅器。