JPH06164283A

JPH06164283A - 増幅装置

Info

Publication number: JPH06164283A
Application number: JP4308493A
Authority: JP
Inventors: Taichi Ohashi; 太一大橋
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1992-11-18
Filing date: 1992-11-18
Publication date: 1994-06-10

Abstract

(57)【要約】【目的】波形整形等のために増幅率を変化させても波
形に歪が起こらない増幅装置を提供する。【構成】アナロググランドＧＮＤに対する入力アナロ
グ信号２０１の極性の変化をコンパレータ１１１で判定
し、このコンパレータの出力の変化をクロックとしてカ
ウンタ１１２で計数し、計数された値をデコードして正
転増幅回路１０１の抵抗分圧比の制御に利用する。正転
増幅回路に対する抵抗分圧比の変化タイミングは、入力
アナログ信号の極性の変化に同期されるので、アナログ
グランドに対する歪を阻止して、減衰等の波形整形を実
現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、増幅装置、さらにはそ
の増幅率を変化させる技術に係わり、例えばアナログ信
号の半波化や減衰処理などの波形整形に適用して有効な
技術に関する。

【０００２】

【従来の技術】本発明者は、例えば増幅装置を利用して
サインカーブのようなアナログ信号波形を減衰させる波
形整形などを行う技術について検討した。前記増幅装置
は、図７に示されるように、演算増幅器７２１と増幅率
調整回路７０１から成る。前記増幅率調整回路７０１
は、演算増幅器７２１の出力とアナロググランドＧＮＤ
との間に直列接続された抵抗７２５，７２６，７２７
と、抵抗７２５〜７２７相互の結合点と接続されたＣＭ
ＯＳトランスファーゲート回路７２３，７２４を介して
演算増幅器７２１の反転入力端子に帰還される経路を有
する。ＣＭＯＳトランスファーゲート回路７２３，７２
４は、制御信号７１２と、ＣＭＯＳインバータ回路７２
２による該信号の反転信号とによって排他的にオン状態
にされる。非反転入力端子に入力アナログ信号７１１を
入力する演算増幅器７２１は、このＣＭＯＳトランスフ
ァーゲート回路７２３，７２４のスイッチ状態に応じて
選択される帰還経路の抵抗分圧比に応じて増幅率が制御
される。斯る増幅装置において、入力アナログ信号波形
の振幅を増減させて出力させるには、制御信号の論理値
を所望のタイミングで変化させればよい。図７には、選
択可能な抵抗分圧比は２通りしか記載しないが、これを
多段階に選択可能として、その抵抗分圧比を順次変化さ
せていけば、入力アナログ信号７１１の波形を減衰や漸
増が可能になる。

【０００３】

【発明が解決しようとする課題】しかしながら、図６の
（Ｂ）に示されるように減衰波形整形を行うとき、入力
アナログ信号７１１のサイクルに対して、制御信号７１
２によって抵抗分圧比の変化タイミングがまちまちであ
るとすれば、出力波形は図６の出力アナログ信号６１３
のようにアナログ信号グランドに対して歪が生じ、所望
の減衰波形を得ることができない。歪のない波形を得よ
うとすれば、入力アナログ信号レベルがアナログ信号グ
ランドになるタイミングに同期させて抵抗分圧比を変化
させてやればよいことを本発明者は見い出した。

【０００４】各種アナログ回路装置で利用される基準電
圧に対しては、プロセス等の影響による電圧レベルのば
らつきを修正してやらなければならない。例えば演算増
幅器と抵抗ラダー回路を利用する場合、演算増幅器の非
反転入力端子に接続される基準電圧レベルに応じて、抵
抗ラダー回路による抵抗分圧比を調整しなければならな
い。斯る調整は、抵抗素子のトリミング或いは帰還経路
をヒューズ素子の選択的な切断にて設定したりすること
で行われる。このような作業は、通常手作業的であり非
能率的である。

【０００５】本発明の目的は、波形整形等のために増幅
率を変化させても波形に歪が起こらない増幅装置を提供
することにある。本発明の別の目的は、必要な増幅率を
自動的に調整できる増幅装置を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、本発明のうち減衰等の波形整形
に適用可能な増幅装置は、基準レベルに対する入力アナ
ログ信号の極性の変化を検出する第１比較手段と、前記
変化の検出に同期して、正転増幅回路の帰還経路におけ
る抵抗分圧比を変化させる第１選択手段を有する。ま
た、半波化等の波形整形に適用可能な増幅装置は、基準
レベルに対する入力アナログ信号の極性の変化を検出す
る第２比較手段と、前記変化の検出に同期して、増幅回
路の出力アナログ信号と基準レベルとの出力切り替えを
行う切替手段を有する。また、基準電圧等の信号レベル
の自動的な調整に適用可能な増幅装置は、基準信号に対
する増幅回路出力信号の大小を比較する第３比較手段
と、前記第３比較手段に基づく両信号のレベルの差の程
度を検出する計数手段と、前記差の程度を小さくし得る
ように正転増幅回路の帰還経路における抵抗分圧比を変
化させる第３選択手段を有する。

【０００９】

【作用】上記した手段によれば、減衰等の波形整形に適
用可能な増幅装置は、第１比較手段で基準レベルに対す
る入力アナログ信号の極性の変化を検出すると、検出さ
れた入力アナログ信号の変化に同期して、第１選択手段
で正転増幅回路の抵抗分圧比を変化させる。正転増幅回
路は、そのように変化された抵抗分圧比に応じて入力ア
ナログ信号の増幅率を変える。そのタイミングは、入力
アナログ信号の極性の変化に同期され波形整形された出
力アナログ信号の基準レベルに対する歪を阻止する。

【００１０】半波化等の波形整形に適用可能な増幅装置
では、第２比較手段で基準レベルに対する入力アナログ
信号の極性の変化が検出されると、検出された変化に同
期して、増幅回路の出力アナログ信号と基準レベルの出
力切り替えが行われる。このような同期的出力切り替え
は、基準レベルに対する入力アナログ信号の半波化を歪
なく実現する。

【００１１】基準電圧等の自動的な調整に適用可能な増
幅装置では、正転増幅回路の出力信号を第３手段にて基
準信号と大小比較し、アップダウンカウンタのような計
数手段がその比較結果に基づいて前記基準信号に対する
前記出力信号レベルの差の程度を検出する。前記第３選
択手段は、前記差の程度を小さくし得るように正転増幅
回路の抵抗分圧比を変化させる。斯る制御は、正転増幅
回路の出力信号を前記基準信号レベルに近づけるための
増幅率の自動調整を実現する。

【００１２】

【実施例】図１には、本発明の第１実施例に係る増幅装
置の回路図が示され、図２には、前記増幅装置の動作タ
イミングチャートが示されている。同図に示される増幅
装置は、特に限定されないが、入力アナログ信号に対す
る漸増の波形整形を行うものである。

【００１３】図１に示される増幅装置は、帰還経路にお
ける抵抗分圧比の選択によって増幅率を変化させ得る正
転増幅回路１０１と、入力アナログ信号２０１の基準レ
ベルとしてのアナロググランドＧＮＤに対する極性の変
化を判定するコンパレータ１１１と、正転増幅回路にお
ける抵抗分圧比を変化させる抵抗選択回路１０２とから
成る。正転増幅回路１０１は、演算増幅器１１４の出力
とアナロググランドＧＮＤとの間に直列接続された９個
の抵抗１２１〜１２９と、抵抗１２１〜１２９の結合点
と接続された８個のＣＭＯＳトランスファーゲート回路
１３１〜１３８を介して演算増幅器１１４の出力を反転
入力端子に帰還させる経路を有する。前記ＣＭＯＳトラ
ンスファーゲート回路１３１〜１３８は、抵抗選択回路
１０２から出力される８種類の信号Ｓ０〜Ｓ７と、夫々
の信号Ｓ０〜Ｓ７がＣＭＯＳインバータ回路１４１〜１
４８によって反転された信号とによってスイッチ制御さ
れる。本実施例に従えば、信号Ｓ０〜Ｓ７は、論理値１
（以下ハイレベルとも記す）にされることによってＣＭ
ＯＳトランスファーゲート回路１３１〜１３８をオン状
態に制御する。

【００１４】前記コンパレータ１１１は、反転入力端子
に入力アナログ信号２０１を入力し、非反転入力端子に
アナロググランドＧＮＤを入力し、入力アナログ信号２
０１がアナロググランドＧＮＤに対して負極性であれば
ハイレベル、正極性であればローレベル（以下論理値０
とも記す）のコンパレータ出力信号２０２を出力する。
前記抵抗選択回路１０２は、３ビットのバイナリカウン
タ（以下単にカウンタとも記す）１１２とデコーダ１１
３を有する。前記カウンタ１１２は、前記コンパレータ
出力信号２０２のローレベルからハイレベルへの立ち上
がりタイミングに同期して昇順カウントを行う。カウン
タ１１２の３ビットの出力は、下位側からＱＡ，ＱＢ，
ＱＣとして図示されている。前記デコーダ１１３は、カ
ウンタ１１２の出力のＱＡ，ＱＢ，ＱＣをデコードして
前記信号Ｓ０〜Ｓ７を形成する。本実施例に従えば、デ
コーダ１１３のデコード論理は、カウンタ出力ＱＡ，Ｑ
Ｂ，ＱＣが０００〜１１１に順次変化されるとき、信号
Ｓ０〜Ｓ７を順次ハイレベルにする論理とされる。例え
ば、ＱＡ〜ＱＣの全ビットがローレベルの場合に信号Ｓ
０がハイレベルで出力され、ＱＡ〜ＱＣの全ビットがハ
イレベルの場合に信号Ｓ７がハイレベルで出力される。
正転増幅回路１０１の増幅率は、信号Ｓ０〜Ｓ７によっ
て帰還経路が選択されることによって決定される抵抗分
圧比に応ずる。例えば、ＣＭＯＳトランスファーゲート
１３１を含む帰還経路が選択されるときの増幅率は、概
ね抵抗１２２〜１２９の合計抵抗値に対する全部の抵抗
１２１〜１２９の合計抵抗値の割合とされる。本実施例
に従えば、入力アナログ信号を漸増波形整形するもので
あるから、例えば斯る抵抗１２１〜１２８の抵抗値は、
夫々同じか或いは演算増幅器１１４の出力側に近いもの
ほど大きくされる。これは、漸増率をどのようにするか
に応じて適宜決定することができる。

【００１５】次に本実施例の増幅装置による漸増波形整
形の動作を図２をも参照しながら説明する。

【００１６】例えば、図２の入力アナログ信号２０１の
時刻Ｔ１を見ると、コンパレータ出力信号２０２は、入
力アナログ信号２０１が負極性に変化するタイミングで
ローレベルからハイレベルに変わり、入力アナログ信号
２０１が正極性に変化するタイミングで再度ローレベル
に変わる。カウンタ１１２から出力される３ビットＱ
Ａ，ＱＢ，ＱＣは、時刻Ｔ１の直前において１１１であ
ったものが時刻Ｔ１で０００に初期化される。前記３ビ
ットのＱＡ，ＱＢ，ＱＣが全てローレベルであるとき、
信号Ｓ０は、ハイレベルで出力される。ハイレベルの前
記信号Ｓ０は、ＣＭＯＳトランスファーゲート回路１３
１をオン状態にする。これにより抵抗１２１が帰還経路
に組み込まれ、正転増幅回路の増幅率が変化される。ま
た、時刻Ｔ２において、カウンタ１１２から出力される
３ビットＱＡ，ＱＢ，ＱＣは、前記０００からカウント
アップされた００１として出力される。これにより、信
号Ｓ１がハイレベルにされる。前記信号Ｓ１は、ＣＭＯ
Ｓトランスファーゲート回路１３２のスイッチを制御し
オン状態にする。これにより抵抗１２１，抵抗１２２が
帰還経路に組み込まれる。このときの正転増幅回路１０
１の増幅率は、制御信号Ｓ０がハイレベルの増分に比べ
て大きくされる。同じようにして、時刻Ｔ３〜Ｔ８でＳ
３〜Ｓ７が順次ハイレベルで出力され、それに従って正
転増幅回路１０１の増幅率は漸増され、これによって、
時刻Ｔ１からＴ８のあいだで順次入力アナログ信号の振
幅が漸増された出力波形を得る。時刻Ｔ９以降において
は、上記同様の動作が行われる。以上の漸増波形整形に
おいては、時刻Ｔ１〜Ｔ８で示されるように入力アナロ
グ信号の極性が正極性に変化されるタイミングに同期し
て正転増幅回路の増幅率が変化されるから、アナロググ
ランドＧＮＤに対して一切歪のない波形整形を得ること
ができる。尚、図２において入力アナログ信号と出力ア
ナログ信号との振幅スケールは相違されている。

【００１７】図３には、本発明の第２実施例に係る増幅
装置の回路図が示され、図６の（Ａ）には、前記増幅装
置の入力アナログ信号と整形された出力アナログ信号の
波形が示される。同図に示される増幅装置は、特に限定
されないが、入力アナログ信号に対する半波化の波形整
形を行うものである。

【００１８】図３に示される増幅装置は、入力アナログ
信号６０１の増幅率を１とするボルテージフォローのよ
うな演算増幅器１１４と、前記入力アナログ信号６０１
の基準レベルとしてのアナロググランドＧＮＤに対する
極性の変化を判定するコンパレータ１１１と、半波化の
ために前記演算増幅器１１４の出力アナログ信号とアナ
ロググランドＧＮＤの出力切り替えを行うための出力切
替回路６０３とから成る。前記出力切替回路６０３は、
演算増幅器１１４と増幅装置との間に挿入されたＣＭＯ
Ｓトランスファゲート回路３２１と、前記出力端子６０
４と回路のアナロググランドＧＮＤとの間に挿入された
ＣＭＯＳトランスファゲート回路３２２とを備える。双
方のＣＭＯＳトランスファゲート回路３２１，３２２
は、前記コンパレータ１１１の出力信号と該出力信号を
ＣＭＯＳインバータ回路３１１で反転した信号とで排他
的にオン状態に制御される。前記コンパレータ１１１
は、反転入力端子に入力アナログ信号６０１を入力し、
非反転入力端子にアナロググランドＧＮＤを入力し、入
力アナログ信号６０１がアナロググランドＧＮＤに対し
て正極性であればローレベル、負極性であればハイレベ
ルの信号を出力する。前記ＣＭＯＳトランスファーゲー
ト回路３２１は、前記コンパレータ１１１の出力信号が
ローレベルのときオン状態にされ、これによって出力端
子６０４には前記演算増幅器１１４の出力信号が得られ
る。コンパレータ１１１の出力がハイレベルのときは、
前記ＣＭＯＳトランスファゲート回路３２２がオン状態
にされ、出力端子６０４にはアナロググランドＧＮＤが
得られる。

【００１９】図３に示される増幅装置の動作を図６の
（Ａ）をも参照しながれ説明する。例えば、コンパレー
タ出力信号は、図６の（Ａ）の入力アナログ信号６０１
が正極性に変化するタイミングでハイレベルからローレ
ベルに変わり、入力アナログ信号が負極性に変化するタ
イミングで再度ハイレベルに変わる。ローレベルの前記
コンパレータ出力信号は、前記ＣＭＯＳトランスファー
ゲート回路３２１をオン状態にし、出力端子６０４には
前記演算増幅器１１４の出力アナログ信号が得られる。
また、ハイレベルの前記コンパレータ出力信号は、前記
ＣＭＯＳトランスファーゲート回路３２２をオン状態に
し、これにより出力端子６０４にはアナロググランドＧ
ＮＤが得られる。前記コンパレータ１１１の出力信号
は、入力アナログ信号６０１の極性が変化するタイミン
グに同期して論理値が反転され、この論理値反転に同期
してＣＭＯＳインバータ回路３２１，３２２のスイッチ
状態も切り替え制御されるので、出力端子６０４に得ら
れる波形は、アナロググランドに対して歪みのない半波
化された波形とされる。

【００２０】図４には、本発明の第３実施例に係る増幅
装置の回路図が示される。同図に示される増幅装置は、
特に限定されないが、基準電圧の出力レベルを自動的に
調整するものである。

【００２１】図４に示される増幅装置は図１の正転増幅
回路と同様に演算増幅器１１４と抵抗ラダー回路によっ
て構成される。図４では抵抗ラダー回路を省略して図示
してある。演算増幅器１１４の非反転入力端子には入力
基準電圧４０１が供給される。この入力基準電圧４０１
は、例えばシリコンのバンドギャップを利用した回路で
形成することができる。このような基準電圧４０１はプ
ロセスなどの影響によってばらつく。抵抗ラダー回路は
その電圧レベルのばらつきをキャンセルするように調整
される。本実施例においては、それを自動調整可能にす
るために、演算増幅器１１４の出力を反転入力端子に受
け、テスタ等からの基準信号４０３を非反転入力端子に
受けるコンパレータ４１２が設けられ、その出力はアッ
プダウンカウンタ４１３の制御端子に供給される。アッ
プダウンカウンタ４１３は、クロック信号ＣＬＫを計数
するが、計数方向すなわちアップカウントかダウンカウ
ントかの指示は前記コンパレータ４１２の出力で指示さ
れる。例えば、コンパレータ４１２は、基準信号に対し
て出力基準電圧４０２が小さいときハイレベルを出力
し、これを受けるアップダウンカウンタ４１３はクロッ
ク信号ＣＬＫをアップカウントする。カウンタ４１３の
出力はデコーダ４１４でデコードされて、これによって
抵抗ラダー回路のスイッチ制御信号が生成される。例え
ばアップダウンカウンタが４ビットカウンタであると
き、デコーダ４１４はその４ビットをデコードして１６
種類のスイッチ制御信号を生成する。特に制限されない
が、デコード論理は第１実施例と同様とされる。デコー
ダ４１４の出力は抵抗ラダー回路に直接的には供給され
ず、制御回路４１５を経由する。制御回路４１５は、デ
コーダ４１４の出力を抵抗ラダー回路に与えると共に、
デコーダ４１４の出力が特定のスイッチ制御信号の選択
状態に収束するかを判定し、収束した時点でデコーダ４
１４の出力状態をＥＥＰＲＯＭ（エレクトリカリ・イレ
ーザブル・アンド・プログラマブル・リード・オンリ・
メモリ）のような不揮発性メモリ４１６に書込み、その
後は、デコーダ４１４の出力に代えて不揮発性メモリ４
１６の出力を抵抗ラダー回路に供給するように制御す
る。

【００２２】次に上記実施例の動作を説明する。本実施
例の回路が組み込まれたウェーハのテストにおいて、テ
スタは正規の基準電圧レベルとされるべき所要の目的電
圧に応ずるレベルの基準信号４０３をコンパレータ４１
２に与える。コンパレータ４１２の出力に応ずるカウン
タ４１３のアップカウント又はダウンカウント出力に従
って、抵抗ラダー回路の抵抗分圧比が制御される。この
ような負帰還制御によって、出力基準電圧４０２は基準
信号４０３のレベルに収束しようとする。この収束状態
は制御回路４１５で判定され、このときのデコーダ４１
４の出力状態が不揮発性メモリ４１６に記憶され、それ
以降抵抗ラダー回路の抵抗分圧比は当該不揮発性メモリ
４１６の記憶データによって制御される。このようにし
て、抵抗分圧比の自動調整が行われ、出力基準電圧４０
２は所望のレベルにされる。これにより、抵抗のトリミ
ング又はヒューズプログラムのような手間のかかる作業
を省くことができる。

【００２３】図５には本発明の第４実施例係る増幅装置
の回路図が示される。同図に示される増幅装置は、第３
実施例に対してコンパレータ４１２の非反転入力端子へ
の入力を規定しない実施例であり、更に、第３実施例に
おける制御回路４１５及び不揮発性メモリ４１６が省か
れている。その他の構成は第３実施例と同じである。こ
の実施例において、例えば入力信号５０１としてサイン
波形のアナログ信号を供給し、基準信号５０３として一
定電圧レベルの信号を採用すると、出力信号５０２は基
準信号５０３に収束しようとすると共に、負帰還制御の
遅れによって、入力信号５０１に対して振幅の小さなア
ナログ波形を出力信号として得ることができる。このと
き、基準信号５０３の電圧レベルを変化させれば、出力
信号５０２が収束しようとするレベルが変わるため、出
力信号５０２のアナロググランドをシフトさせたような
波形を得ることができる。このように本実施例において
は、入力信号５０１を基準信号５０３のレベルに収束さ
せるように演算増幅器１１４の増幅率を自動的に制御で
きるので、入力信号５０１及び基準信号５０３の波形若
しくはレベルを適当に設定若しくは制御すれば、任意の
波形を得ることができる。

【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
第１実施例、第２実施例において、入力アナログ信号の
波形整形を行う場合の基準レベルにアナロググランドを
用いたが、他の信号レベルを採用してもよい。また、デ
コーダのデコード論理も上記実施例に限定されない。ま
た波形整形は、減衰、漸増、半波に限定されない。例え
ば、振幅が漸増する入力アナログ信号をサイン波形に波
形整形したりすることも可能である。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２６】すなわち、正転増幅回路に対する抵抗分圧
比の変化タイミングを、入力アナログ信号の極性の変化
に同期させるので、波形整形された出力アナログ信号の
基準レベルに対する歪を阻止して、減衰等の波形整形を
行うことができる。半波化等の波形整形においては、入
力アナログ信号の極性の変化が検出されると、検出され
た変化に同期して、増幅回路の出力アナログ信号と基準
レベルの出力切り替えを行うので、基準レベルに対する
入力アナログ信号の半波化を歪なく実現することができ
る。正転増幅回路の出力信号を基準信号と大小比較し、
アップダウンカウンタのような計数手段がその比較結果
に基づいて前記基準信号に対する前記出力信号レベルの
差の程度を検出し、当該差の程度を小さくし得るように
正転増幅回路の抵抗分圧比を変化させることにより、正
転増幅回路の出力信号を前記基準信号レベルに近づける
ための増幅率の自動調整を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例である減衰波形整形用の増
幅装置の回路図である。

【図２】図１の増幅装置における動作タイミングチャー
トである。

【図３】本発明の第２実施例である半波化波形整形用の
増幅装置の回路図である。

【図４】本発明の第３実施例である基準電圧自動調整用
の増幅装置の回路図である。

【図５】本発明の第４実施例である任意の０ｄＢレベル
を以って増幅率を自動調整する増幅装置の回路図であ
る。

【図６】波形整形処理の一例を示す説明図である。

【図７】本発明者が先に検討した波形整形用の増幅装置
の回路図である。

【符号の説明】

１０１正転増幅回路１０２抵抗選択回路１１１コンパレータ１１２カウンタ１１３デコーダ１１４演算増幅器１２１〜１２９抵抗１３１〜１３８ＣＭＯＳトランスファーゲート回路１４１〜１４８ＣＭＯＳインバータ回路３１１ＣＭＯＳインバータ回路３２１〜３２２ＣＭＯＳトランスファーゲート回路４１２コンパレータ４１３アップダウンカウンタ４１４デコーダ６０３出力切替回路

Claims

【特許請求の範囲】

【請求項１】帰還経路の抵抗分圧比に応じて、入力ア
ナログ信号に対する増幅率を変化させ得る正転増幅回路
を含む増幅装置において、基準レベルに対する入力アナ
ログ信号の極性の変化を判定する第１比較手段と、前記
第１比較手段によって検出された所定の変化タイミング
に同期して、前記正転増幅回路の帰還経路の抵抗分圧比
を変化させる第１選択手段とを設けて成るものであるこ
とを特徴とする増幅装置。
【請求項２】入力アナログ信号を所定の増幅率に従っ
て増幅し出力する増幅回路と、基準レベルに対する入力
アナログ信号の極性の変化を判定する第２比較手段と、
前記第２比較手段によって検出された所定の変化タイミ
ングに同期して、前記増幅回路から出力された出力信号
と基準レベルを切り替える切替手段とを備えるものであ
ることを特徴とする増幅装置。
【請求項３】前記基準レベルは、アナログ信号のアナ
ロググラウンドであることを特徴とする請求項１又は２
に記載の増幅装置。
【請求項４】帰還経路の抵抗分圧比に応じて、入力信
号に対する増幅率を変化させ得る正転増幅回路を含む増
幅装置において、基準信号のレベルと前記正転増幅回路
の出力信号レベルとの大小比較を行う第３比較手段と、
第３比較手段の比較結果に基づいて前記基準信号と前記
正転増幅回路の出力信号とのレベル差の程度を検出する
ための計数手段と、この計数手段から得られる計数値に
基づいて前記レベル差の程度を小さくし得る値に前記帰
還経路の抵抗分圧比を変化させる第３選択手段とを設け
てなるものであることを特徴とする増幅装置。
【請求項５】前記入力信号は基準電圧であることを特
徴とする請求項４に記載の増幅装置。