JPH0568127B2 - - Google Patents
Info
- Publication number
- JPH0568127B2 JPH0568127B2 JP58198681A JP19868183A JPH0568127B2 JP H0568127 B2 JPH0568127 B2 JP H0568127B2 JP 58198681 A JP58198681 A JP 58198681A JP 19868183 A JP19868183 A JP 19868183A JP H0568127 B2 JPH0568127 B2 JP H0568127B2
- Authority
- JP
- Japan
- Prior art keywords
- variable gain
- gain amplifier
- clock pulse
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
〔発明の技術分野〕
本発明は、例えばデータ伝送装置の検波レベル
安定化用として用いられる自動レベル制御回路
（ALC回路）の改良に関する。 〔発明の技術的背景〕 従来、この種の回路としては、例えば第１図に
示す如く、可変利得増幅器１の出力信号e0をレベ
ル検出器２で整流することによりレベル検出して
そ検出出力E0を比較器３で基準レベルErと比較
し、積分器４を介して得られた誤差電圧ΔVを上
記可変利得増幅器１のFET１ａに供給してその
抵抗値を可変することにより利得を制御し、これ
により出力信号e0のレベルを一定化するようにし
たものが知られている。このような回路であれ
ば、例えば入力信号eiが低下すると、出力信号e0
の検出レベルE0が低下するので基準レベルErと
比較して得られる誤差電圧ΔVも低下し、これに
より可変利得増幅器１のFET１ａの抵抗値が減
少する。そうすると、利得Ｇは、負帰還抵抗１ｂ
の抵抗値をRF，FET１ａの抵抗値をRSとしたと
き Ｇ＝20 log（１＋RF／RS）〔dB〕 と表わせることから増加し、この結果入力信号ei
はより大きく増幅されて出力信号e0の振幅は一定
値に保持される。なお、入力信号eiが増加した場
合には、上記動作とは逆の動作が行なわれて、出
力信号e0のレベルは一定化される。 〔背景技術の問題点〕 ところが、このような従来の回路は、可変利得
増幅器１をFET１ａの抵抗値を可変することに
より利得制御する構成としている。このため、利
得の変化がFET１ａの抵抗変化特性により支配
されることになり、一般にFETのチヤンネル間
抵抗はドレイン・ソース間電圧が100mV〜
200mV程度の範囲でしか直線ならないことから、
出力信号e0に非直線性による信号歪が生じるとい
う欠点があつた。 〔発明の目的〕 本発明の目的は、信号歪みを低減して高精度の
レベル制御を行なうことができ、しかも出力信号
の増加ばかりでなく減少に対しても高速度に追従
できるようにして応答性の向上を図り得る自動レ
ベル制御回路を提供することある。 また本発明の他の目的は、入力信号の立上がり
に対し高速度に応答できるとともに、入力信号の
安定状態にいてはレベル検出を正確に行なえるよ
うにし、これにより高速度の応答性とレベル制御
の高安定性とを合わせ持つた自動レベル制御回路
を提供することにある。 〔発明の概要〕 上記目的を達成するために本発明は、利得を所
定間隔で多段階に可変可能な可変利得増幅器を設
けるとともに、検出出力値を保持するコンデン
サ、および上記可変利得増幅器の利得変化時には
このコンデンサを強制放電させて検出出力値を短
期間に初期化する手段を有したレベル検出器を設
けている。そして、こレベル検出器により上記可
変利得増幅器の出力信号レベルを検出して、その
検出値を基準レベルと比較してその大小関係を求
め、その結果に応じてクロツクパルスをアツプカ
ウントあるいはダウンカウントして、そのカウン
ト値に応じて上記可変利得増幅器の利得を可変す
るようにしたものである。 また、上記他の目的を達成するために他の本発
明は、制御部に、所定の周波数を有する高速の第
１のクロツクパルスおよびこの第１のクロツクパ
ルスよりも低速の第２のクロツクパルスを発生す
るクロツクパルス発生器を備えている。そして、
可変利得増幅器の立上がり期間では、上記第１の
クロツクパルスを選択してこの第１のクロツクパ
ルスを比較器の比較出力に応じてアツプカウント
あるいはダウンカウントし、一方可変利得増幅器
の安定期間では、上記第２のクロツクパルスを選
択してこの第２のクロツクパルスを上記比較器の
比較出力に応じてアツプカウントあるいはダウン
カウントしている。そして、これらのカウント値
に応じて、可変利得増幅器の利得を可変するよう
にしたものである。 〔発明の実施例〕 第２図は、本発明の一実施例における自動レベ
ル制御回路の構成を示すもので、１０は可変利得
増幅器、２０はレベル検出器、３０は比較器、４
０は制御部をそれぞれ示している。 可変利得増幅器１０は増幅器１１と、その出力
信号e0を帰還する帰還抵抗１２と、この帰還抵抗
１２とともに増幅器１１の利得を定める９個の抵
抗１５１〜１５９とから構成されている。これら
の抵抗はスイツチング用FET１６１〜１６９と
直列に接続され、いずれか１つのFETのみが導
通状態となるので電圧利得GNは次式で与えられ
る。 GN＝20 log（１＋RF／RS）〔dB〕 但しRF：抵抗１２ GN：G1，G2，…，G9 RSN：RS1（抵抗１５１），RS2（抵抗１５２），
…RS9（抵抗１５９） １ステツプの利得誤差 ΔG＝GN−GN-1＝20 log（１＋RF／RSN） −20 log（１＋RF／RS(N-1)）〔dB〕 レベル検出器２０は、ピーク・ピーク検出回路
からなるもので、第３図に示す如く構成されてい
る。すなわち、同回路は、バツフア増幅器２１
ａ、ダイオード２２ａ、コンデンサ２３ａ、この
コンデンサ２３ａの放電回路２４ａおよびバツフ
ア増幅器２５ａから負のピーク値検出回路２６ａ
を構成するとともに、バツフア増幅器２１ｂ、ダ
イオード２２ｂ、コンデンサ２３ｂ、その放電回
路２４ｂおよびバツフア増幅器２５ｂから正のピ
ーク値検出回路２６ｂを構成している。そして、
これらの各ピーク値検出回路２６ａ，２６ｂの検
出出力をそれぞれ抵抗２７ａ，２７ｂを介して差
動増幅器２８の反転入力端子（−）および非反転
入力端子（＋）に導びき、その差出力をピーク・
ピーク検出出力E0として送出している。また、
本回路は、放電回路２４ａ，２４ｂをスイツチン
グトランジスタ２９ａ，２９ｂに、後述する制御
部４０からの桁上げ出力KDを印加し、これによ
りコンデンサ２３ａ，２３ｂを強制的に放電させ
るようにしている。 比較器３０は、コンパレータ３１と基準電源３
２とからなるもので、前記レベル検出器２０から
のピーク・ピーク検出出力E0を基準レベルErと
比較し、 E0＞Er のとき“Ｈ”レベルの比較出力を発生するととも
に E0＜Er のとき“Ｌ”レベルの比較出力を発生する。 制御部４０は、クロツク発生器４１と、第１の
アツプダウンカウンタ４２と、このカウンタ４２
からの桁下げ出力KUおよび桁上げ出力KDをカ
ウントする第２のアツプダウンカウンタ４３と、
図示しない制御信号発生回路から利得保持信号
（“Ｈ”レベル）PSが発せられたときに、第２の
アツプダウンカウンタ４３への桁下げおよび桁上
げ各出力KU，KDの供給を阻止する２個のアン
ドゲート４４ａ，４４ｂと、前記桁下げおよび桁
上げ各出力KU，KDをオアゲート４５および遅
延回路４６を介して第１のアツプダウンカウンタ
４２に供給し、このカウンタ４２のカウント値を
初期値に復帰させる復帰回路４７とから構成され
ている。 第１のアツプダウンカウンタ４２は、前記比較
器３０の比較出力レベルに応じてクロツク発生器
４１から発生されるクロツクパルスCPをアツプ
カウントあるいはダウンカウントするものであ
る。 一方第２のアツプダウンカウンタ４３は、第１
のアツプダウンカウンタ４２の桁下げ出力KUお
よび桁上げ出力KDをそれぞれアツプカウントお
よびダウンカウントし、カウント値に対応する出
力端子S1〜S9から“Ｈ”レベルの信号を発生する
ものである。 また、クロツク発生器４１は、例えば第４図に
示す如く、基準クロツク発生器４１０で発生され
た基準クロツクCP0をそれぞれ分周数の異なる２
個の分周器４１１，４１２に導びいて分周し、そ
の分周出力を選択回路４１３で択一的に選択して
クロツクパルスCPとして出力するようになつて
いる。なお、上記選択回路４１３は、図示しない
制御信号発生回路から発生される周波数選択信号
FSにより動作する。 さらに、制御部４０は、図示しない制御信号発
生回路から初期化信号RONが発生されたときに、
第１および第２の各アツプダウンカウンタ４２，
４３のカウント値を、カウント範囲内の中央に初
期化するようにしている。 次に、以上のように構成された回路の作用を第
５図〜第７図のタイミング図を参照して説明す
る。 まず信号が入力されて、出力信号レベルが安定
となるまで立上り状態について説明する。 入力信号eiが到来して図示しない制御信号発生
回路から初期化信号ROMが発生されると、第１
および第２の各アツプダウンカウンタ４２，４３
のカウント値はそれぞれカウント範囲内の中央値
である「３」および「５」に設定される。したが
つて、第２のアツプダウンカウンタ４３からは出
力端子S5より“Ｈ”レベルの制御信号が出力され
てFET１６５が導通し、この結果可変利得増幅
器１０は抵抗１５５と帰還抵抗１２とによつて決
まる利得G5で入力信号eiを増幅する。 しかるに、このとき可変利得増幅器１０で得ら
れる出力信号e0の検出レベルE0は基準レベルEr
に対し E0＜Er であるため、比較器３０の比較出力CSは“Ｌ”
レベルとなつている。このため、第１のアツプダ
ウンカウンタ４２はダウンカウントモードとなつ
てクロツクパルスCPをダウンカウントする。こ
の結果第１のアツプダウンカウンタ４２のカウン
ト値CT１は「３」から「２」，「１」と変化する。
そうして、カウント値CT１が「０」になると、
第１のアツプダウンカウンタ４２から桁下げ出力
KUが発生され、この出力KUはアンドゲート４
４ａを介して第２のアツプダウンカウンタ４３の
アツプ端子Ｕに印加される。この結果第２のアツ
プダウンカウンタ４３はカウント値CT２を「６」
にカウントアツプし、出力端子S6から“Ｈ”レベ
ルの信号を発する。このため可変利得増幅器１０
は、FET１６６が導通状態になつて、利得をこ
の抵抗１５６と帰還抵抗１２とによつて決まる値
G6とする。しかして利得は１ステツプΔGだけ増
加し、これにより出力信号e0のレベルは第５図の
ように一定値増加する。一方、上記桁下げ出力
KUは復帰回路４７を経て第１のアツプダウンカ
ウンタ４２に復帰信号LSとして与えられる。こ
のため第１のアツプダウンカウンタ４２のカウン
ト値CT１は初期値「３」に復帰する。そうして
カウント値CT１が「３」に復帰すると、第３図
のように出力信号e0の検出レベルE0が基準レベル
Erに対して E0＜Er である限り、第１のアツプダウンカウンタ４２は
上記カウント動作を繰り返してカウント値CT１
が「０」になる毎に桁下げ出力KUを発生する。
そして、この桁下げ出力KUにより第２のアツプ
ダウンカウンタ４３をカウントアツプさせ、可変
利得増幅器１０の抵抗１５１〜１５９の選択位置
を順にステツプアツプさせて利得をG7，G8と一
定量ΔGずつ増加させる。 この利得増加により、出力信号e0の検出レベル
E0が基準レベルErに対し E0＞Er となつてこれにより比較器３０の比較出力CSが
“Ｈ”レベルとなると、第１のアツプダウンカウ
ンタ４２はアツプカウントモードとなつてクロツ
クパルスCPのアツプカウントを開始する。また
このとき、上記E0＞Erなる関係を達成すると、
入力信号eiの立上がり状態が終了したものと図示
しない制御信号発生回路で判断されて制御信号
FSが“Ｌ”レベルとなる。このため、クロツク
発生器４１の選択回路４１３では分周器４１２に
代わつて分周器４１１の出力が選択され、この結
果第１のアツプダウンカウンタ４２にはそれまで
供給されていた高速クロツクCPO／Ｍに代わつ
て低速クロツクCPO／Ｎが供給される。したが
つて、以後第１のアツプダウンカウンタ４２のカ
ウント動作、つまり可変利得増幅器１０の利得可
変制御動作は立上がり期間に比べて低速となる。 次に安定状態について説明する。 前記第１のアツプダウンカウンタ４２のカウン
トアツプ動作により、カウント値CT１が「６」
になると、同カウンタ４２からは桁上げ出力KD
が発生され、この桁上げ出力KDにより第２のア
ツプダウンカウンタ４３のカウント値CT２は
「７」にカウントダウンされる。この結果、可変
利得増幅器１０の抵抗１５１〜１５９の選択位置
も１５７にステツプダウンし、これにより利得が
G7となつて一定値減少する。そして、この利得
減少により出力信号e0の検出レベルE0が再び E0＜Er となると、第１のアツプダウンカウンタ４２はク
ロツクパルスCPのダウンカウントを行ない、カ
ウント値CT１が「０」になつた時点で桁下げ出
力KUを発生して第２のアツプダウンカウンタ４
３のカウント値CT２を「８」とする。この結果、
可変利得増幅器１０の利得は再び抵抗１５８に対
応した高い値G8にステツプアツプする。以後、
比較器３０の比較出力CSレベルに応じて第２の
アツプダウンカウンタ４３のカウント値CT２は、
クロツクパルスCPに応じた速度で「７」および
「８」を繰り返して、それに対応して出力信号e0
も変化する。したがつて、出力信号e0は、利得の
１ステツプの誤差内で出力振幅が安定化される。
また、抵抗１５１〜１５９に比べてFETの導通
抵抗は極めて小さく無視できるので従来回路で問
題となつたFETの非直線性による信号歪は生じ
なくなり、またたとえば生じたとしても極めて小
さなものとなる。 さらに、上記構成の回路では、クロツクパルス
CPの周波数を低くすればするほどレベル検出器
２０におけるピーク・ピーク値の検出を正確に行
なえるようになるが、その反面応答速度が遅くな
るという性質がある。一方応答速度を速くするた
めにクロツクパルスCPの周波数を高めると、出
力信号e0の真のピーク値が到来しないうちに第１
のアツプダウンカウンタ４２が誤まつた方向にカ
ウント動作を行なつてしまう確率が増え、これに
よりレベル安定化性能の劣化を招くおそれがあ
る。ところが、本実施例の回路では、先に述べた
ように２種類のクロツクパルスCPO／Ｍ，
CPO／Ｎを用意して、入力信号の立上がり状態
の期間には高速のクロツクパルスCPO／Ｍを使
用し、一方安定状態では低速のクロツクパルス
CPO／Ｎを使用している。このため、高速度の
応答性と正確なレベル制御とがともに確保され
る。 また、本実施例は出力波形の歪をできるだけ生
じさせないようにする必要からレベル検出器２０
としてピーク・ピーク検出器を採用しているが、
このピーク・ピーク検出器は第３図に示したよう
にピーク値ホールド用にコンデンサ２３ａ，２３
ｂを使用している。このため、利得増加に伴なう
出力信号e0の増加に対しては比較的速く追従する
ことができるが、逆に利得減少時の出力信号e0の
減少に対しては高速に追従することができない。
しかるに、本実施例の回路は、各コンデンサ２３
ａ，２３ｂに対し並列にそれぞれ放電回路２４
ａ，２４ｂを設け、第１のアツプダウンカウンタ
４２から桁上げ出力KDが発せられたときに、こ
の放電回路２４ａ，２４ｂを導通させてコンデン
サ２３ａ，２３ｂを強制的に急速放電させるよう
にしている。したがつて、利得減少制御が行なわ
れると、ピーク・ピーク検出回路のコンデンサ２
３ａ，２３ｂは例えば第６図に示す如く即時強制
的に放電される。このため、ピーク・ピーク検出
回路の検出出力E0は高速時に出力信号e0のレベル
に追従する。したがつて、信号歪を抑制した上
で、高速度の応答が可能となる。なお第６図では
出力信号e0としてGMSK（Gaussian Minimam
Sift Keying）の検波波形を示している。 さらに本実施例の回路のようにレベル検出器２
０としてピーク・ピーク検出回路を用いると、入
力信号eiのＳ／Ｎが劣化した場合、ピーク・ピー
ク検出回路が雑音のピークに応答して誤まつた利
得制御が行なわれてしまうことがある。しかしな
がら、本実施例では、図示しないＳ／Ｎ監視回路
でＳ／Ｎの劣化が検出され、これを受けて制御信
号発生回路（図示せず）から利得保持信号PS
（“Ｌ”レベル）が発生されると、それ以降に第１
のアツプダウンカウンタ４２から発せられた桁上
げ出力KUおよび桁上げ出力KDはアンドゲート
４４ａ，４４ｂで阻止されて第２のアツプダウン
カウンタ４３に供給されない。第７図はその様子
を示すもので、図中破線○イが阻止された信号であ
る。このため、仮に雑音等によつて第１のアツプ
ダウンカウンタ４２が誤動作しても、その影響は
可変利得増幅器１０には何ら及ばず、利得はＳ／
Ｎが高い状態での値のまま保持される。したがつ
て、レベルの制御安定性は極めて高い。 このように、本実施例の自動レベル制御回路で
あれば、利得の全変化領域で可変利得増幅器１０
の利得を直線的に制御し、また出力の信号歪を低
減することができ、しかもＳ／Ｎ低下時の利得保
持を行えるとともに、高速度の応答性と正確なレ
ベル制御をともに確保でき、その上ピーク・ピー
ク検出回路を使用しているにも拘らず高速度のの
応答性を実現することができる。 なお、本発明は上記実施例に限定されるもので
はない。例えば、可変利得増幅器の可変ステツプ
数は10段階以上に設定してもよく、このようにす
ると各ステツプ間の間隔をさらに狭くすることが
でき、この結果定常時におけるレベルの変化誤差
を小さくすることができる。またクロツクパルス
CPの周波数を３種類以上とし、これらの周波数
を選択的に使用するようにしてもよい。その他、
可変利得増幅器、レベル検出器、比較器および制
御部の回路構成（マイクロプロセツサを設ける）
についても、本発明の要旨を逸脱しない範囲で
種々変形して実施できる。 〔発明の効果〕 以上詳述したように本発明は、利得を所定間隔
で多段階に可変可能な可変利得増幅器を設けると
ともに、検出出力値を保持するコンデンサ、およ
び上記可変利得増幅器の利得変化時にこのコンデ
ンサを強制放電させて検出出力値を短期間に初期
化する手段を有したレベル検出器を設けている。
そして、こレベル検出器により上記可変利得増幅
器の出力信号レベルを検出して、その検出値を基
準レベルと比較してその大小関係を求め、その結
果に応じてクロツクパルスをアツプカウントある
いはダウンカウントして、そのカウント値に応じ
て上記可変利得増幅器の利得を可変するようにし
ている。 したがつて本発明によれば、可変利得増幅器の
出力信号レベルが増加したときにもまた減少した
ときにも、これらのレベル変化に対し高速度に追
従してそのレベルを検出することができる。この
ため、信号歪みを低減して高精度のレベル制御を
行なうことができ、しかも応答性の優れたレベル
制御を行なうことができる。 一方、他の本発明は、制御部に、所定の周波数
を有する高速の第１のクロツクパルスおよびこの
第１のクロツクパルスよりも低速の第２のクロツ
クパルスを発生するクロツクパルス発生器を備え
ている。そして、可変利得増幅器の立上がり期間
には、上記第１のクロツクパルスを選択してこの
第１のクロツクパルスを比較器の比較出力に応じ
てアツプカウントあるいはダウンカウントし、一
方可変利得増幅器の安定期間には、上記第２のク
ロツクパルスを選択してこの第２のクロツクパル
スを前記比較器の比較出力に応じてアツプカウン
トあるいはダウンカウントし、これらのカウント
値に応じて可変利得増幅器の利得を可変するよう
に構成している。 したがつて本発明によれば、入力信号の立上が
り時には高速のクロツクパルスにより上記入力信
号の変化に対し高速度に追従することが可能とな
り、また入力信号レベルが安定した状態では低速
のクロツクパルスにより信号レベルを正確に検出
することができる。このため、高速度の応答性
と、レベル制御の高安定性とを合わせ持つた自動
レベル制御回路を提供することができる。
安定化用として用いられる自動レベル制御回路
（ALC回路）の改良に関する。 〔発明の技術的背景〕 従来、この種の回路としては、例えば第１図に
示す如く、可変利得増幅器１の出力信号e0をレベ
ル検出器２で整流することによりレベル検出して
そ検出出力E0を比較器３で基準レベルErと比較
し、積分器４を介して得られた誤差電圧ΔVを上
記可変利得増幅器１のFET１ａに供給してその
抵抗値を可変することにより利得を制御し、これ
により出力信号e0のレベルを一定化するようにし
たものが知られている。このような回路であれ
ば、例えば入力信号eiが低下すると、出力信号e0
の検出レベルE0が低下するので基準レベルErと
比較して得られる誤差電圧ΔVも低下し、これに
より可変利得増幅器１のFET１ａの抵抗値が減
少する。そうすると、利得Ｇは、負帰還抵抗１ｂ
の抵抗値をRF，FET１ａの抵抗値をRSとしたと
き Ｇ＝20 log（１＋RF／RS）〔dB〕 と表わせることから増加し、この結果入力信号ei
はより大きく増幅されて出力信号e0の振幅は一定
値に保持される。なお、入力信号eiが増加した場
合には、上記動作とは逆の動作が行なわれて、出
力信号e0のレベルは一定化される。 〔背景技術の問題点〕 ところが、このような従来の回路は、可変利得
増幅器１をFET１ａの抵抗値を可変することに
より利得制御する構成としている。このため、利
得の変化がFET１ａの抵抗変化特性により支配
されることになり、一般にFETのチヤンネル間
抵抗はドレイン・ソース間電圧が100mV〜
200mV程度の範囲でしか直線ならないことから、
出力信号e0に非直線性による信号歪が生じるとい
う欠点があつた。 〔発明の目的〕 本発明の目的は、信号歪みを低減して高精度の
レベル制御を行なうことができ、しかも出力信号
の増加ばかりでなく減少に対しても高速度に追従
できるようにして応答性の向上を図り得る自動レ
ベル制御回路を提供することある。 また本発明の他の目的は、入力信号の立上がり
に対し高速度に応答できるとともに、入力信号の
安定状態にいてはレベル検出を正確に行なえるよ
うにし、これにより高速度の応答性とレベル制御
の高安定性とを合わせ持つた自動レベル制御回路
を提供することにある。 〔発明の概要〕 上記目的を達成するために本発明は、利得を所
定間隔で多段階に可変可能な可変利得増幅器を設
けるとともに、検出出力値を保持するコンデン
サ、および上記可変利得増幅器の利得変化時には
このコンデンサを強制放電させて検出出力値を短
期間に初期化する手段を有したレベル検出器を設
けている。そして、こレベル検出器により上記可
変利得増幅器の出力信号レベルを検出して、その
検出値を基準レベルと比較してその大小関係を求
め、その結果に応じてクロツクパルスをアツプカ
ウントあるいはダウンカウントして、そのカウン
ト値に応じて上記可変利得増幅器の利得を可変す
るようにしたものである。 また、上記他の目的を達成するために他の本発
明は、制御部に、所定の周波数を有する高速の第
１のクロツクパルスおよびこの第１のクロツクパ
ルスよりも低速の第２のクロツクパルスを発生す
るクロツクパルス発生器を備えている。そして、
可変利得増幅器の立上がり期間では、上記第１の
クロツクパルスを選択してこの第１のクロツクパ
ルスを比較器の比較出力に応じてアツプカウント
あるいはダウンカウントし、一方可変利得増幅器
の安定期間では、上記第２のクロツクパルスを選
択してこの第２のクロツクパルスを上記比較器の
比較出力に応じてアツプカウントあるいはダウン
カウントしている。そして、これらのカウント値
に応じて、可変利得増幅器の利得を可変するよう
にしたものである。 〔発明の実施例〕 第２図は、本発明の一実施例における自動レベ
ル制御回路の構成を示すもので、１０は可変利得
増幅器、２０はレベル検出器、３０は比較器、４
０は制御部をそれぞれ示している。 可変利得増幅器１０は増幅器１１と、その出力
信号e0を帰還する帰還抵抗１２と、この帰還抵抗
１２とともに増幅器１１の利得を定める９個の抵
抗１５１〜１５９とから構成されている。これら
の抵抗はスイツチング用FET１６１〜１６９と
直列に接続され、いずれか１つのFETのみが導
通状態となるので電圧利得GNは次式で与えられ
る。 GN＝20 log（１＋RF／RS）〔dB〕 但しRF：抵抗１２ GN：G1，G2，…，G9 RSN：RS1（抵抗１５１），RS2（抵抗１５２），
…RS9（抵抗１５９） １ステツプの利得誤差 ΔG＝GN−GN-1＝20 log（１＋RF／RSN） −20 log（１＋RF／RS(N-1)）〔dB〕 レベル検出器２０は、ピーク・ピーク検出回路
からなるもので、第３図に示す如く構成されてい
る。すなわち、同回路は、バツフア増幅器２１
ａ、ダイオード２２ａ、コンデンサ２３ａ、この
コンデンサ２３ａの放電回路２４ａおよびバツフ
ア増幅器２５ａから負のピーク値検出回路２６ａ
を構成するとともに、バツフア増幅器２１ｂ、ダ
イオード２２ｂ、コンデンサ２３ｂ、その放電回
路２４ｂおよびバツフア増幅器２５ｂから正のピ
ーク値検出回路２６ｂを構成している。そして、
これらの各ピーク値検出回路２６ａ，２６ｂの検
出出力をそれぞれ抵抗２７ａ，２７ｂを介して差
動増幅器２８の反転入力端子（−）および非反転
入力端子（＋）に導びき、その差出力をピーク・
ピーク検出出力E0として送出している。また、
本回路は、放電回路２４ａ，２４ｂをスイツチン
グトランジスタ２９ａ，２９ｂに、後述する制御
部４０からの桁上げ出力KDを印加し、これによ
りコンデンサ２３ａ，２３ｂを強制的に放電させ
るようにしている。 比較器３０は、コンパレータ３１と基準電源３
２とからなるもので、前記レベル検出器２０から
のピーク・ピーク検出出力E0を基準レベルErと
比較し、 E0＞Er のとき“Ｈ”レベルの比較出力を発生するととも
に E0＜Er のとき“Ｌ”レベルの比較出力を発生する。 制御部４０は、クロツク発生器４１と、第１の
アツプダウンカウンタ４２と、このカウンタ４２
からの桁下げ出力KUおよび桁上げ出力KDをカ
ウントする第２のアツプダウンカウンタ４３と、
図示しない制御信号発生回路から利得保持信号
（“Ｈ”レベル）PSが発せられたときに、第２の
アツプダウンカウンタ４３への桁下げおよび桁上
げ各出力KU，KDの供給を阻止する２個のアン
ドゲート４４ａ，４４ｂと、前記桁下げおよび桁
上げ各出力KU，KDをオアゲート４５および遅
延回路４６を介して第１のアツプダウンカウンタ
４２に供給し、このカウンタ４２のカウント値を
初期値に復帰させる復帰回路４７とから構成され
ている。 第１のアツプダウンカウンタ４２は、前記比較
器３０の比較出力レベルに応じてクロツク発生器
４１から発生されるクロツクパルスCPをアツプ
カウントあるいはダウンカウントするものであ
る。 一方第２のアツプダウンカウンタ４３は、第１
のアツプダウンカウンタ４２の桁下げ出力KUお
よび桁上げ出力KDをそれぞれアツプカウントお
よびダウンカウントし、カウント値に対応する出
力端子S1〜S9から“Ｈ”レベルの信号を発生する
ものである。 また、クロツク発生器４１は、例えば第４図に
示す如く、基準クロツク発生器４１０で発生され
た基準クロツクCP0をそれぞれ分周数の異なる２
個の分周器４１１，４１２に導びいて分周し、そ
の分周出力を選択回路４１３で択一的に選択して
クロツクパルスCPとして出力するようになつて
いる。なお、上記選択回路４１３は、図示しない
制御信号発生回路から発生される周波数選択信号
FSにより動作する。 さらに、制御部４０は、図示しない制御信号発
生回路から初期化信号RONが発生されたときに、
第１および第２の各アツプダウンカウンタ４２，
４３のカウント値を、カウント範囲内の中央に初
期化するようにしている。 次に、以上のように構成された回路の作用を第
５図〜第７図のタイミング図を参照して説明す
る。 まず信号が入力されて、出力信号レベルが安定
となるまで立上り状態について説明する。 入力信号eiが到来して図示しない制御信号発生
回路から初期化信号ROMが発生されると、第１
および第２の各アツプダウンカウンタ４２，４３
のカウント値はそれぞれカウント範囲内の中央値
である「３」および「５」に設定される。したが
つて、第２のアツプダウンカウンタ４３からは出
力端子S5より“Ｈ”レベルの制御信号が出力され
てFET１６５が導通し、この結果可変利得増幅
器１０は抵抗１５５と帰還抵抗１２とによつて決
まる利得G5で入力信号eiを増幅する。 しかるに、このとき可変利得増幅器１０で得ら
れる出力信号e0の検出レベルE0は基準レベルEr
に対し E0＜Er であるため、比較器３０の比較出力CSは“Ｌ”
レベルとなつている。このため、第１のアツプダ
ウンカウンタ４２はダウンカウントモードとなつ
てクロツクパルスCPをダウンカウントする。こ
の結果第１のアツプダウンカウンタ４２のカウン
ト値CT１は「３」から「２」，「１」と変化する。
そうして、カウント値CT１が「０」になると、
第１のアツプダウンカウンタ４２から桁下げ出力
KUが発生され、この出力KUはアンドゲート４
４ａを介して第２のアツプダウンカウンタ４３の
アツプ端子Ｕに印加される。この結果第２のアツ
プダウンカウンタ４３はカウント値CT２を「６」
にカウントアツプし、出力端子S6から“Ｈ”レベ
ルの信号を発する。このため可変利得増幅器１０
は、FET１６６が導通状態になつて、利得をこ
の抵抗１５６と帰還抵抗１２とによつて決まる値
G6とする。しかして利得は１ステツプΔGだけ増
加し、これにより出力信号e0のレベルは第５図の
ように一定値増加する。一方、上記桁下げ出力
KUは復帰回路４７を経て第１のアツプダウンカ
ウンタ４２に復帰信号LSとして与えられる。こ
のため第１のアツプダウンカウンタ４２のカウン
ト値CT１は初期値「３」に復帰する。そうして
カウント値CT１が「３」に復帰すると、第３図
のように出力信号e0の検出レベルE0が基準レベル
Erに対して E0＜Er である限り、第１のアツプダウンカウンタ４２は
上記カウント動作を繰り返してカウント値CT１
が「０」になる毎に桁下げ出力KUを発生する。
そして、この桁下げ出力KUにより第２のアツプ
ダウンカウンタ４３をカウントアツプさせ、可変
利得増幅器１０の抵抗１５１〜１５９の選択位置
を順にステツプアツプさせて利得をG7，G8と一
定量ΔGずつ増加させる。 この利得増加により、出力信号e0の検出レベル
E0が基準レベルErに対し E0＞Er となつてこれにより比較器３０の比較出力CSが
“Ｈ”レベルとなると、第１のアツプダウンカウ
ンタ４２はアツプカウントモードとなつてクロツ
クパルスCPのアツプカウントを開始する。また
このとき、上記E0＞Erなる関係を達成すると、
入力信号eiの立上がり状態が終了したものと図示
しない制御信号発生回路で判断されて制御信号
FSが“Ｌ”レベルとなる。このため、クロツク
発生器４１の選択回路４１３では分周器４１２に
代わつて分周器４１１の出力が選択され、この結
果第１のアツプダウンカウンタ４２にはそれまで
供給されていた高速クロツクCPO／Ｍに代わつ
て低速クロツクCPO／Ｎが供給される。したが
つて、以後第１のアツプダウンカウンタ４２のカ
ウント動作、つまり可変利得増幅器１０の利得可
変制御動作は立上がり期間に比べて低速となる。 次に安定状態について説明する。 前記第１のアツプダウンカウンタ４２のカウン
トアツプ動作により、カウント値CT１が「６」
になると、同カウンタ４２からは桁上げ出力KD
が発生され、この桁上げ出力KDにより第２のア
ツプダウンカウンタ４３のカウント値CT２は
「７」にカウントダウンされる。この結果、可変
利得増幅器１０の抵抗１５１〜１５９の選択位置
も１５７にステツプダウンし、これにより利得が
G7となつて一定値減少する。そして、この利得
減少により出力信号e0の検出レベルE0が再び E0＜Er となると、第１のアツプダウンカウンタ４２はク
ロツクパルスCPのダウンカウントを行ない、カ
ウント値CT１が「０」になつた時点で桁下げ出
力KUを発生して第２のアツプダウンカウンタ４
３のカウント値CT２を「８」とする。この結果、
可変利得増幅器１０の利得は再び抵抗１５８に対
応した高い値G8にステツプアツプする。以後、
比較器３０の比較出力CSレベルに応じて第２の
アツプダウンカウンタ４３のカウント値CT２は、
クロツクパルスCPに応じた速度で「７」および
「８」を繰り返して、それに対応して出力信号e0
も変化する。したがつて、出力信号e0は、利得の
１ステツプの誤差内で出力振幅が安定化される。
また、抵抗１５１〜１５９に比べてFETの導通
抵抗は極めて小さく無視できるので従来回路で問
題となつたFETの非直線性による信号歪は生じ
なくなり、またたとえば生じたとしても極めて小
さなものとなる。 さらに、上記構成の回路では、クロツクパルス
CPの周波数を低くすればするほどレベル検出器
２０におけるピーク・ピーク値の検出を正確に行
なえるようになるが、その反面応答速度が遅くな
るという性質がある。一方応答速度を速くするた
めにクロツクパルスCPの周波数を高めると、出
力信号e0の真のピーク値が到来しないうちに第１
のアツプダウンカウンタ４２が誤まつた方向にカ
ウント動作を行なつてしまう確率が増え、これに
よりレベル安定化性能の劣化を招くおそれがあ
る。ところが、本実施例の回路では、先に述べた
ように２種類のクロツクパルスCPO／Ｍ，
CPO／Ｎを用意して、入力信号の立上がり状態
の期間には高速のクロツクパルスCPO／Ｍを使
用し、一方安定状態では低速のクロツクパルス
CPO／Ｎを使用している。このため、高速度の
応答性と正確なレベル制御とがともに確保され
る。 また、本実施例は出力波形の歪をできるだけ生
じさせないようにする必要からレベル検出器２０
としてピーク・ピーク検出器を採用しているが、
このピーク・ピーク検出器は第３図に示したよう
にピーク値ホールド用にコンデンサ２３ａ，２３
ｂを使用している。このため、利得増加に伴なう
出力信号e0の増加に対しては比較的速く追従する
ことができるが、逆に利得減少時の出力信号e0の
減少に対しては高速に追従することができない。
しかるに、本実施例の回路は、各コンデンサ２３
ａ，２３ｂに対し並列にそれぞれ放電回路２４
ａ，２４ｂを設け、第１のアツプダウンカウンタ
４２から桁上げ出力KDが発せられたときに、こ
の放電回路２４ａ，２４ｂを導通させてコンデン
サ２３ａ，２３ｂを強制的に急速放電させるよう
にしている。したがつて、利得減少制御が行なわ
れると、ピーク・ピーク検出回路のコンデンサ２
３ａ，２３ｂは例えば第６図に示す如く即時強制
的に放電される。このため、ピーク・ピーク検出
回路の検出出力E0は高速時に出力信号e0のレベル
に追従する。したがつて、信号歪を抑制した上
で、高速度の応答が可能となる。なお第６図では
出力信号e0としてGMSK（Gaussian Minimam
Sift Keying）の検波波形を示している。 さらに本実施例の回路のようにレベル検出器２
０としてピーク・ピーク検出回路を用いると、入
力信号eiのＳ／Ｎが劣化した場合、ピーク・ピー
ク検出回路が雑音のピークに応答して誤まつた利
得制御が行なわれてしまうことがある。しかしな
がら、本実施例では、図示しないＳ／Ｎ監視回路
でＳ／Ｎの劣化が検出され、これを受けて制御信
号発生回路（図示せず）から利得保持信号PS
（“Ｌ”レベル）が発生されると、それ以降に第１
のアツプダウンカウンタ４２から発せられた桁上
げ出力KUおよび桁上げ出力KDはアンドゲート
４４ａ，４４ｂで阻止されて第２のアツプダウン
カウンタ４３に供給されない。第７図はその様子
を示すもので、図中破線○イが阻止された信号であ
る。このため、仮に雑音等によつて第１のアツプ
ダウンカウンタ４２が誤動作しても、その影響は
可変利得増幅器１０には何ら及ばず、利得はＳ／
Ｎが高い状態での値のまま保持される。したがつ
て、レベルの制御安定性は極めて高い。 このように、本実施例の自動レベル制御回路で
あれば、利得の全変化領域で可変利得増幅器１０
の利得を直線的に制御し、また出力の信号歪を低
減することができ、しかもＳ／Ｎ低下時の利得保
持を行えるとともに、高速度の応答性と正確なレ
ベル制御をともに確保でき、その上ピーク・ピー
ク検出回路を使用しているにも拘らず高速度のの
応答性を実現することができる。 なお、本発明は上記実施例に限定されるもので
はない。例えば、可変利得増幅器の可変ステツプ
数は10段階以上に設定してもよく、このようにす
ると各ステツプ間の間隔をさらに狭くすることが
でき、この結果定常時におけるレベルの変化誤差
を小さくすることができる。またクロツクパルス
CPの周波数を３種類以上とし、これらの周波数
を選択的に使用するようにしてもよい。その他、
可変利得増幅器、レベル検出器、比較器および制
御部の回路構成（マイクロプロセツサを設ける）
についても、本発明の要旨を逸脱しない範囲で
種々変形して実施できる。 〔発明の効果〕 以上詳述したように本発明は、利得を所定間隔
で多段階に可変可能な可変利得増幅器を設けると
ともに、検出出力値を保持するコンデンサ、およ
び上記可変利得増幅器の利得変化時にこのコンデ
ンサを強制放電させて検出出力値を短期間に初期
化する手段を有したレベル検出器を設けている。
そして、こレベル検出器により上記可変利得増幅
器の出力信号レベルを検出して、その検出値を基
準レベルと比較してその大小関係を求め、その結
果に応じてクロツクパルスをアツプカウントある
いはダウンカウントして、そのカウント値に応じ
て上記可変利得増幅器の利得を可変するようにし
ている。 したがつて本発明によれば、可変利得増幅器の
出力信号レベルが増加したときにもまた減少した
ときにも、これらのレベル変化に対し高速度に追
従してそのレベルを検出することができる。この
ため、信号歪みを低減して高精度のレベル制御を
行なうことができ、しかも応答性の優れたレベル
制御を行なうことができる。 一方、他の本発明は、制御部に、所定の周波数
を有する高速の第１のクロツクパルスおよびこの
第１のクロツクパルスよりも低速の第２のクロツ
クパルスを発生するクロツクパルス発生器を備え
ている。そして、可変利得増幅器の立上がり期間
には、上記第１のクロツクパルスを選択してこの
第１のクロツクパルスを比較器の比較出力に応じ
てアツプカウントあるいはダウンカウントし、一
方可変利得増幅器の安定期間には、上記第２のク
ロツクパルスを選択してこの第２のクロツクパル
スを前記比較器の比較出力に応じてアツプカウン
トあるいはダウンカウントし、これらのカウント
値に応じて可変利得増幅器の利得を可変するよう
に構成している。 したがつて本発明によれば、入力信号の立上が
り時には高速のクロツクパルスにより上記入力信
号の変化に対し高速度に追従することが可能とな
り、また入力信号レベルが安定した状態では低速
のクロツクパルスにより信号レベルを正確に検出
することができる。このため、高速度の応答性
と、レベル制御の高安定性とを合わせ持つた自動
レベル制御回路を提供することができる。
第１図は従来における自動レベル制御回路の構
成図、第２図〜第７図は本発明の一実施例におけ
る自動レベル制御回路を説明するための図で、第
２図は同回路の回路構成図、第３図はレベル検出
器の回路構成図、第４図はクロツク発生器の回路
構成図、第５図〜第７図は作用説明に用いるため
のタイミング図である。 １０…可変利得増幅器、１５１〜１５９…抵
抗、２０…レベル検出器、２６ａ…負のピーク値
検出回路、２６ｂ…正のピーク値検出回路、２４
ａ，２４ｂ…放電回路、３０…比較器、４０…制
御部、４１…クロツク発生器、４２…第１のアツ
プダウンカウンタ、４３…第２のアツプダウンカ
ウンタ、４７…復調回路。
成図、第２図〜第７図は本発明の一実施例におけ
る自動レベル制御回路を説明するための図で、第
２図は同回路の回路構成図、第３図はレベル検出
器の回路構成図、第４図はクロツク発生器の回路
構成図、第５図〜第７図は作用説明に用いるため
のタイミング図である。 １０…可変利得増幅器、１５１〜１５９…抵
抗、２０…レベル検出器、２６ａ…負のピーク値
検出回路、２６ｂ…正のピーク値検出回路、２４
ａ，２４ｂ…放電回路、３０…比較器、４０…制
御部、４１…クロツク発生器、４２…第１のアツ
プダウンカウンタ、４３…第２のアツプダウンカ
ウンタ、４７…復調回路。
Claims (1)
- 【特許請求の範囲】 １ 利得を所定間隔で多段階に可変可能な可変利
得増幅器と、 この可変利得増幅器の出力信号レベルを検出し
てその検出値をコンデンサに保持するとともに、
上記可変利得増幅器の利得変化時に上記コンデン
サを強制放電させて検出出力値を短期間に初期化
する手段を有したレベル検出器と、 このレベル検出器の検出出力値を基準レベルと
比較しその大小関係に応じて比較出力を発する比
較器と、 上記比較出力に応じてクロツクパルスのアツプ
カウントあるいはダウンカウントを行ないそのカ
ウント値に応じて前記可変利得増幅器の利得を可
変せしめる制御部とを具備したことを特徴とする
自動レベル制御回路。 ２ 制御部は、可変利得増幅器への入力信号の状
態に応じて可変利得増幅器の利得を固定保持せし
める利得保持手段を備えたものである特許請求の
範囲第１項記載の自動レベル制御回路。 ３ 利得を所定間隔で多段階に可変可能な可変利
得増幅器と、 この可変利得増幅器の出力信号レベルを検出す
るレベル検出器と、 このレベル検出器の検出出力値を基準レベルと
比較しその大小関係に応じて比較出力を発する比
較器と、 所定の周波数を有する高速の第１のクロツクパ
ルスおよびこの第１のクロツクパルスよりも低速
の第２のクロツクパルスを発生するクロツクパル
ス発生器を備え、前記可変利得増幅器の立上がり
期間には上記第１のクロツクパルスを選択してこ
の第１のクロツクパルスを前記比較器の比較出力
に応じてアツプカウントあるいはダウンカウント
し、一方前記可変利得増幅器の安定期間には上記
第２のクロツクパルスを選択してこの第２のクロ
ツクパルスを前記比較器の比較出力に応じてアツ
プカウントあるいはダウンカウントし、これらの
カウント値に応じて前記可変利得増幅器の利得を
可変せしめる制御部とを具備したことを特徴とす
る自動レベル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868183A JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868183A JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6090408A JPS6090408A (ja) | 1985-05-21 |
| JPH0568127B2 true JPH0568127B2 (ja) | 1993-09-28 |
Family
ID=16395276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19868183A Granted JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6090408A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313409A (ja) * | 1986-07-03 | 1988-01-20 | Fujitsu Ten Ltd | 自動利得制御回路 |
| KR910006755B1 (ko) * | 1989-05-19 | 1991-09-02 | 삼성전자 주식회사 | 디지탈 볼륨의 열화방지회로 |
| JP2924644B2 (ja) * | 1994-06-15 | 1999-07-26 | 三菱電機株式会社 | 送信電力制御回路、基地局、移動機及び移動体通信システム |
| US5680075A (en) * | 1995-05-31 | 1997-10-21 | Casio Phonemate, Inc. | Digital automatic gain control |
| WO1997005697A1 (en) * | 1995-07-31 | 1997-02-13 | Alcatel Standard Electrica S.A. | Output power control in burst transmitters |
| JP2007243606A (ja) * | 2006-03-08 | 2007-09-20 | Sony Corp | 信号増幅装置 |
| US7573335B2 (en) * | 2007-10-23 | 2009-08-11 | Seiko Epson Corporation | Automatic gain control (AGC) with lock detection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157113A (en) * | 1979-05-21 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Automatic recording level correcting unit |
-
1983
- 1983-10-24 JP JP19868183A patent/JPS6090408A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6090408A (ja) | 1985-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4497060A (en) | Self-clocking binary receiver | |
| US5095231A (en) | Automatic system for adjusting the output impedance of fast cmos drivers | |
| US5006851A (en) | Analog-to-digital converting system | |
| JP3947865B2 (ja) | 前置増幅器 | |
| US5563893A (en) | Integrated level detector | |
| JPH0568127B2 (ja) | ||
| US4710654A (en) | Delay circuit including an improved CR integrator circuit | |
| US4009404A (en) | Monostable multivibrator having minimal recovery time | |
| US6188264B1 (en) | Automatic threshold level control circuit | |
| RU2097922C1 (ru) | Приемник импульсных радиосигналов и измеритель уровня для него | |
| US4194186A (en) | Digital hysteresis circuit | |
| US4581544A (en) | Delayed monostable multivibrator | |
| JPS5842656B2 (ja) | 「ろ」波回路 | |
| US4187438A (en) | Circuit arrangement for unilaterally scanning distorted teletype characters | |
| RU96103917A (ru) | Приемник импульсных радиосигналов и измеритель уровня для него | |
| US3461389A (en) | Circuit for initiating a pulse a predetermined time interval after the center (or other position) of an incoming pulse | |
| US3267296A (en) | Self-biased threshold circuit | |
| US5578952A (en) | Fixed-interval timing circuit and method | |
| US4719371A (en) | Differential type gate circuit having control signal input | |
| KR100224285B1 (ko) | 신호 조절 장치 | |
| US3950658A (en) | Data separator with compensation circuit | |
| JPH069357B2 (ja) | 自動利得制御増幅器 | |
| US4338676A (en) | Asynchronous adder circuit | |
| US5304939A (en) | Tracking peak detector | |
| JP2754540B2 (ja) | パルスカウント型検波装置 |