JPH06164342A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
- Publication number
- JPH06164342A JPH06164342A JP4316803A JP31680392A JPH06164342A JP H06164342 A JPH06164342 A JP H06164342A JP 4316803 A JP4316803 A JP 4316803A JP 31680392 A JP31680392 A JP 31680392A JP H06164342 A JPH06164342 A JP H06164342A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- clock
- generation circuit
- circuit block
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 各回路ブロックの不必要な動作を停止させ、
無駄な消費電力の増大を抑制する。 【構成】 クロック制御レジスタ６の各ビット記憶素子
の値に応じて、クロックドライバー回路３により基準ク
ロック信号４−１〜２に同期した内部クロック信号５−
１〜４を出力または停止（高電位固定あるいは低電位固
定）させ、内部クロック信号５−１〜４が供給されてい
る各回路ブロックの動作を独立に制御する。
無駄な消費電力の増大を抑制する。 【構成】 クロック制御レジスタ６の各ビット記憶素子
の値に応じて、クロックドライバー回路３により基準ク
ロック信号４−１〜２に同期した内部クロック信号５−
１〜４を出力または停止（高電位固定あるいは低電位固
定）させ、内部クロック信号５−１〜４が供給されてい
る各回路ブロックの動作を独立に制御する。
Description
【０００１】
【産業上の利用分野】本発明は、一定の基準信号に同期
して動作するマイクロプロセッサ等の半導体集積回路内
に用いられるクロック信号生成回路に関するものであ
る。
して動作するマイクロプロセッサ等の半導体集積回路内
に用いられるクロック信号生成回路に関するものであ
る。
【０００２】
【従来の技術】近年、マイクロプロセッサ等の半導体集
積回路は高速化、大規模化に伴い、集積回路内の各部の
動作の基準信号となるクロック信号の周波数も高くなっ
てきており、動作周波数の増大による消費電力の増加が
問題となっている。また、非常に大規模な回路を集積し
ているため、回路動作のテスト・デバッグが非常に困難
になってきており、いかに効率良くテスト・デバッグを
行うかが大きな課題となってきている。
積回路は高速化、大規模化に伴い、集積回路内の各部の
動作の基準信号となるクロック信号の周波数も高くなっ
てきており、動作周波数の増大による消費電力の増加が
問題となっている。また、非常に大規模な回路を集積し
ているため、回路動作のテスト・デバッグが非常に困難
になってきており、いかに効率良くテスト・デバッグを
行うかが大きな課題となってきている。
【０００３】以下図面を参照しながら、従来のクロック
信号生成回路の一例について説明する。図２は従来のク
ロック信号生成回路の一例を示すものである。簡略化の
ため、二つの回路ブロックに二相クロック信号を供給す
る場合について述べる。
信号生成回路の一例について説明する。図２は従来のク
ロック信号生成回路の一例を示すものである。簡略化の
ため、二つの回路ブロックに二相クロック信号を供給す
る場合について述べる。
【０００４】基準クロック生成回路２はＲＳフリップフ
ロップ回路と遅延回路により構成され、外部クロック信
号１に同期して基準クロック信号４−１〜２を生成す
る。基準クロック信号４−１と内部クロック信号４−２
は同時に高電位になる期間のない二相クロック信号であ
る。この基準クロック信号４−１〜２はそれぞれクロッ
クドライバー回路３へ入力される。このクロックドライ
バー回路３はクロック信号を供給する各回路ブロックま
での配線遅延等によるクロックスキューを補正するため
の遅延バッファ回路から構成されており、基準クロック
信号４−１に同期した内部クロック信号５−１〜２およ
び基準クロック信号４−２に同期した内部クロック信号
５−３〜４を出力し、集積回路を構成する各回路ブロッ
クへクロック信号を供給する。
ロップ回路と遅延回路により構成され、外部クロック信
号１に同期して基準クロック信号４−１〜２を生成す
る。基準クロック信号４−１と内部クロック信号４−２
は同時に高電位になる期間のない二相クロック信号であ
る。この基準クロック信号４−１〜２はそれぞれクロッ
クドライバー回路３へ入力される。このクロックドライ
バー回路３はクロック信号を供給する各回路ブロックま
での配線遅延等によるクロックスキューを補正するため
の遅延バッファ回路から構成されており、基準クロック
信号４−１に同期した内部クロック信号５−１〜２およ
び基準クロック信号４−２に同期した内部クロック信号
５−３〜４を出力し、集積回路を構成する各回路ブロッ
クへクロック信号を供給する。
【０００５】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、すべての回路ブロックに常にクロック信号が供
給されることになり、クロック信号が供給されているす
べての回路ブロックが必要・不必要にかかわらず常に何
らかの動作をすることになる。通常、大規模集積回路に
おいては、すべての回路ブロックが常に動作しなければ
ならないことは少なく、このような不必要な回路動作
（集積回路全体の動作に寄与しない動作）によって、無
駄な電力を消費してしまうという問題があった。
よれば、すべての回路ブロックに常にクロック信号が供
給されることになり、クロック信号が供給されているす
べての回路ブロックが必要・不必要にかかわらず常に何
らかの動作をすることになる。通常、大規模集積回路に
おいては、すべての回路ブロックが常に動作しなければ
ならないことは少なく、このような不必要な回路動作
（集積回路全体の動作に寄与しない動作）によって、無
駄な電力を消費してしまうという問題があった。
【０００６】また、集積回路のテスト・デバッグ時に、
回路のテスト・デバッグを効率良く行うためには、注目
している（テストしようとしている）回路ブロックの動
作が、他の回路ブロックの動作の影響をできるだけ受け
ないようにすることが必要である。言い替えると、テス
ト・デバッグ時には各回路ブロックの動作をできるだけ
独立に制御できるようにしなければならない。しかし、
前述のようにすべての回路ブロックが常に何らかの動作
している場合、注目している回路ブロック以外の回路の
動作の影響を抑えることが困難であるという問題があっ
た。そのため、大規模な集積回路においては、各回路ブ
ロックの動作を独立して制御できるようなテスト専用回
路を各回路ブロックに付加する場合が多いが、余分な回
路を付加するため、回路の動作スピード等の性能が劣化
するといった問題が発生していた。
回路のテスト・デバッグを効率良く行うためには、注目
している（テストしようとしている）回路ブロックの動
作が、他の回路ブロックの動作の影響をできるだけ受け
ないようにすることが必要である。言い替えると、テス
ト・デバッグ時には各回路ブロックの動作をできるだけ
独立に制御できるようにしなければならない。しかし、
前述のようにすべての回路ブロックが常に何らかの動作
している場合、注目している回路ブロック以外の回路の
動作の影響を抑えることが困難であるという問題があっ
た。そのため、大規模な集積回路においては、各回路ブ
ロックの動作を独立して制御できるようなテスト専用回
路を各回路ブロックに付加する場合が多いが、余分な回
路を付加するため、回路の動作スピード等の性能が劣化
するといった問題が発生していた。
【０００７】これらの問題は次の理由で生じていた。す
なわち、各回路ブロックへ供給されているクロック信号
を独立して制御できない（停止できない）ため、すべて
の回路ブロックに常にクロック信号が供給されることに
より、クロック信号が供給されているすべての回路ブロ
ックが必要・不必要にかかわらず常に何らかの動作をす
るためである。
なわち、各回路ブロックへ供給されているクロック信号
を独立して制御できない（停止できない）ため、すべて
の回路ブロックに常にクロック信号が供給されることに
より、クロック信号が供給されているすべての回路ブロ
ックが必要・不必要にかかわらず常に何らかの動作をす
るためである。
【０００８】本発明は、前述の問題点を鑑みて試された
もので、クロック信号の供給されている各回路ブロック
の不必要な動作を停止させて無駄な電力消費を抑え、か
つテスト・デバッグ時には各回路ブロックの動作を独立
して制御できるクロック信号生成回路を提供することを
目的とする。
もので、クロック信号の供給されている各回路ブロック
の不必要な動作を停止させて無駄な電力消費を抑え、か
つテスト・デバッグ時には各回路ブロックの動作を独立
して制御できるクロック信号生成回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明のクロック信号生成回路は、外部クロック信
号を入力とし前記外部クロック信号に同期した基準クロ
ック信号を生成する基準クロック生成回路と、複数のビ
ット記憶素子からなるクロック制御レジスタと、前記基
準クロック信号と前記クロック制御レジスタの各ビット
記憶素子の値を入力とし前記クロック制御レジスタの各
ビット記憶素子の値に応じて前記基準クロック信号に同
期した複数の内部クロック信号をそれぞれ独立に出力ま
たは停止させるクロックドライバー回路を備え、前記ク
ロック制御レジスタの値によって、前記内部クロック信
号をそれぞれ独立に出力または停止するよう構成したも
のである。
め、本発明のクロック信号生成回路は、外部クロック信
号を入力とし前記外部クロック信号に同期した基準クロ
ック信号を生成する基準クロック生成回路と、複数のビ
ット記憶素子からなるクロック制御レジスタと、前記基
準クロック信号と前記クロック制御レジスタの各ビット
記憶素子の値を入力とし前記クロック制御レジスタの各
ビット記憶素子の値に応じて前記基準クロック信号に同
期した複数の内部クロック信号をそれぞれ独立に出力ま
たは停止させるクロックドライバー回路を備え、前記ク
ロック制御レジスタの値によって、前記内部クロック信
号をそれぞれ独立に出力または停止するよう構成したも
のである。
【００１０】
【作用】本発明は、前述の構成により、クロック制御レ
ジスタの値によって複数の内部クロック信号をそれぞれ
独立に出力または停止するため、各回路ブロックの動作
の必要・不必要に応じて各回クロック制御レジスタの値
を変化させることにより、動作の不必要な回路ブロック
へ供給される内部クロック信号を動作の不必要な期間だ
け停止させることができる。
ジスタの値によって複数の内部クロック信号をそれぞれ
独立に出力または停止するため、各回路ブロックの動作
の必要・不必要に応じて各回クロック制御レジスタの値
を変化させることにより、動作の不必要な回路ブロック
へ供給される内部クロック信号を動作の不必要な期間だ
け停止させることができる。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１２】図１は、本発明の実施例によるクロック信
号生成回路の構成を示す。簡略化のため、二つの回路ブ
ロックへ二相クロック信号を供給する場合について述べ
る。
号生成回路の構成を示す。簡略化のため、二つの回路ブ
ロックへ二相クロック信号を供給する場合について述べ
る。
【００１３】図１に於て、１は外部クロック信号、２は
内基準クロック生成回路、３はクロックドライバー回
路、４−１〜２は基準クロック信号、５−１〜４は内部
クロック信号、６はクロック制御レジスタ、７−１〜２
はクロック制御信号である。
内基準クロック生成回路、３はクロックドライバー回
路、４−１〜２は基準クロック信号、５−１〜４は内部
クロック信号、６はクロック制御レジスタ、７−１〜２
はクロック制御信号である。
【００１４】基準クロック生成回路２は従来例と同様に
ＲＳフリップフロップ回路と遅延回路により構成され、
外部クロック信号１に同期して基準クロック信号４−１
〜２を生成し出力する。基準クロック信号４−１と内部
クロック信号４−２は同時に高電位になる期間のない二
相クロック信号である。
ＲＳフリップフロップ回路と遅延回路により構成され、
外部クロック信号１に同期して基準クロック信号４−１
〜２を生成し出力する。基準クロック信号４−１と内部
クロック信号４−２は同時に高電位になる期間のない二
相クロック信号である。
【００１５】クロック制御レジスタ６は複数のビット記
憶素子から構成され、各ビット記憶素子の内容をクロッ
ク制御信号７−１〜２として出力する。基準クロック信
号４−１〜２およびクロック制御信号７−１〜２はクロ
ックドライバー回路３へ入力される。クロックドライバ
ー回路３はマルチプレクサ回路と遅延バッファ回路から
構成されており、クロック制御信号７−１〜２の値に応
じて、マルチプレクサ回路により内部クロック信号５−
１〜４として次の三つの信号（あるいは状態）を切り替
えて出力する。
憶素子から構成され、各ビット記憶素子の内容をクロッ
ク制御信号７−１〜２として出力する。基準クロック信
号４−１〜２およびクロック制御信号７−１〜２はクロ
ックドライバー回路３へ入力される。クロックドライバ
ー回路３はマルチプレクサ回路と遅延バッファ回路から
構成されており、クロック制御信号７−１〜２の値に応
じて、マルチプレクサ回路により内部クロック信号５−
１〜４として次の三つの信号（あるいは状態）を切り替
えて出力する。
【００１６】 （１）基準クロック信号４−１〜２に同期した信号 （２）高電位固定 （３）低電位固定 内部クロック信号５−１〜４は集積回路を構成する各回
路ブロックへ供給される。回路ブロックの動作が必要な
期間は（１）、回路ブロックの動作が不必要な期間は
（２）あるいは（３）が選択されるようにクロック制御
レジスタ６の値を変化させることにより、各回路ブロッ
クの動作の必要・不必要に応じて各回路ブロックへ供給
されているクロック信号を各回路ブロック毎に独立に停
止（高電位固定あるいは低電位固定）させることができ
る。
路ブロックへ供給される。回路ブロックの動作が必要な
期間は（１）、回路ブロックの動作が不必要な期間は
（２）あるいは（３）が選択されるようにクロック制御
レジスタ６の値を変化させることにより、各回路ブロッ
クの動作の必要・不必要に応じて各回路ブロックへ供給
されているクロック信号を各回路ブロック毎に独立に停
止（高電位固定あるいは低電位固定）させることができ
る。
【００１７】図１においては、二つの回路ブロックに二
相クロック信号を供給することを想定しているため、内
部クロック信号５−１と内部クロック信号５−３、内部
クロック信号５−２と内部クロック信号５−４はそれぞ
れ同時に制御される。
相クロック信号を供給することを想定しているため、内
部クロック信号５−１と内部クロック信号５−３、内部
クロック信号５−２と内部クロック信号５−４はそれぞ
れ同時に制御される。
【００１８】
【発明の効果】以上のように、本発明によれば、外部ク
ロック信号を入力とし前記外部クロック信号に同期した
基準クロック信号を生成する基準クロック生成回路と、
複数のビット記憶素子からなるクロック制御レジスタ
と、前記基準クロック信号と前記クロック制御レジスタ
の各ビット記憶素子の値を入力とし前記クロック制御レ
ジスタの各ビット記憶素子の値に応じて前記基準クロッ
ク信号に同期した複数の内部クロック信号をそれぞれ独
立に出力または停止させるクロックドライバー回路を備
えることにより、各回路ブロックの動作の必要・不必要
に応じて各回路ブロックへ供給されているクロック信号
を各回路ブロック毎に独立して停止（高電位固定あるい
は低電位固定）させることで、不必要な回路ブロックの
動作を停止させ、無駄な電力消費を抑えることができ
る。特に回路内部のトランジスタのスイッチィング時に
大部分の電力を消費するＣＭＯＳ集積回路等において効
果が大きい。
ロック信号を入力とし前記外部クロック信号に同期した
基準クロック信号を生成する基準クロック生成回路と、
複数のビット記憶素子からなるクロック制御レジスタ
と、前記基準クロック信号と前記クロック制御レジスタ
の各ビット記憶素子の値を入力とし前記クロック制御レ
ジスタの各ビット記憶素子の値に応じて前記基準クロッ
ク信号に同期した複数の内部クロック信号をそれぞれ独
立に出力または停止させるクロックドライバー回路を備
えることにより、各回路ブロックの動作の必要・不必要
に応じて各回路ブロックへ供給されているクロック信号
を各回路ブロック毎に独立して停止（高電位固定あるい
は低電位固定）させることで、不必要な回路ブロックの
動作を停止させ、無駄な電力消費を抑えることができ
る。特に回路内部のトランジスタのスイッチィング時に
大部分の電力を消費するＣＭＯＳ集積回路等において効
果が大きい。
【００１９】また、集積回路のテスト・デバッグ時にお
いても、前述のようにクロック制御レジスタの値を変え
ることにより、各回路ブロックを独立に動作・停止の制
御ができるため、注目している（テストしている）回路
ブロック以外の回路ブロックの動作の影響を抑制するこ
とができる。この場合、各回路ブロックには回路を付加
するといった変更が必要がないため、回路の性能（動作
スピードなど）の劣化は発生しない。
いても、前述のようにクロック制御レジスタの値を変え
ることにより、各回路ブロックを独立に動作・停止の制
御ができるため、注目している（テストしている）回路
ブロック以外の回路ブロックの動作の影響を抑制するこ
とができる。この場合、各回路ブロックには回路を付加
するといった変更が必要がないため、回路の性能（動作
スピードなど）の劣化は発生しない。
【図１】本発明の実施例におけるクロック信号生成回路
の構成図
の構成図
【図２】従来例のクロック信号生成回路の構成図
１ 外部クロック信号 ２ 基準クロック生成回路 ３ クロックドライバー回路 ４−１〜２ 基準クロック信号 ５−１〜４ 内部クロック信号 ６ クロック制御レジスタ ７−１〜２ クロック制御信号
Claims (1)
- 【請求項１】外部クロック信号を入力とし前記外部クロ
ック信号に同期した基準クロック信号を生成する基準ク
ロック生成回路と、 複数のビット記憶素子からなるクロック制御レジスタ
と、 前記基準クロック信号と前記クロック制御レジスタの各
ビット記憶素子の値を入力とし前記クロック制御レジス
タの各ビット記憶素子の値に応じて前記基準クロック信
号に同期した複数の内部クロック信号をそれぞれ独立に
出力または停止させるクロックドライバー回路とを備え
たクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316803A JPH06164342A (ja) | 1992-11-26 | 1992-11-26 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316803A JPH06164342A (ja) | 1992-11-26 | 1992-11-26 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164342A true JPH06164342A (ja) | 1994-06-10 |
Family
ID=18081098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316803A Pending JPH06164342A (ja) | 1992-11-26 | 1992-11-26 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345218A (ja) * | 1998-04-03 | 1999-12-14 | Sony Corp | 画像処理装置およびその方法 |
-
1992
- 1992-11-26 JP JP4316803A patent/JPH06164342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345218A (ja) * | 1998-04-03 | 1999-12-14 | Sony Corp | 画像処理装置およびその方法 |
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