JPH11345218A - 画像処理装置およびその方法 - Google Patents
画像処理装置およびその方法Info
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- JPH11345218A JPH11345218A JP11051795A JP5179599A JPH11345218A JP H11345218 A JPH11345218 A JP H11345218A JP 11051795 A JP11051795 A JP 11051795A JP 5179599 A JP5179599 A JP 5179599A JP H11345218 A JPH11345218 A JP H11345218A
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- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
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Abstract
(57)【要約】
【課題】 消費電力の大幅な低下を図れる画像処理装置
を提供する 【解決手段】 ディスプレイに表示する所定の形状を単
位図形の組み合わせで表現するために、複数の画素につ
いての演算を同時に行い、処理対象となっている前記単
位図形の内側に位置する画素についての演算結果を有効
なものとして用いて処理を行なうグラフィック演算装置
であって、演算サブブロック２００1 〜２０５8 におい
て、それぞれ対応するｖａｌデータＳ２２０1 〜Ｓ２２
０8 の有効性がクロックイネーブラ２１０1 〜２１５8
で判断され、対応するｖａｌデータが有効を示す演算サ
ブブロックのみが演算を実行し、そうでない演算サブブ
ロックは演算を行なわない。演算ブロック２００〜２０
５は、パイプライン処理を実現する。
を提供する 【解決手段】 ディスプレイに表示する所定の形状を単
位図形の組み合わせで表現するために、複数の画素につ
いての演算を同時に行い、処理対象となっている前記単
位図形の内側に位置する画素についての演算結果を有効
なものとして用いて処理を行なうグラフィック演算装置
であって、演算サブブロック２００1 〜２０５8 におい
て、それぞれ対応するｖａｌデータＳ２２０1 〜Ｓ２２
０8 の有効性がクロックイネーブラ２１０1 〜２１５8
で判断され、対応するｖａｌデータが有効を示す演算サ
ブブロックのみが演算を実行し、そうでない演算サブブ
ロックは演算を行なわない。演算ブロック２００〜２０
５は、パイプライン処理を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力化を図
れる画像処理装置およびその方法に関する。
れる画像処理装置およびその方法に関する。
【０００２】
【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。レンダリング処理の手法の一つに、ポ
リゴン（Polygon)レンダリングがある。この手法では、
立体モデルを三角形の単位図形（ポリゴン）の組み合わ
せで表現し、このポリゴンを単位として処理を行い、描
画することで、表示画面の色を決定する。
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。レンダリング処理の手法の一つに、ポ
リゴン（Polygon)レンダリングがある。この手法では、
立体モデルを三角形の単位図形（ポリゴン）の組み合わ
せで表現し、このポリゴンを単位として処理を行い、描
画することで、表示画面の色を決定する。
【０００３】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメ
ージパターンを示すテクスチャデータの同次座標（ｓ，
ｔ）および同次項ｑの値とを入力とし、これらの値を三
角形の内部で補間する処理が行われる。ここで、同次項
ｑは、簡単にいうと、拡大縮小率のようなもので、実際
のテクスチャバッファのＵＶ座標系における座標、すな
わち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。このような３次元コン
ピュータグラフィックシステムでは、例えば、ディスプ
レイバッファ（フレームバッファ）に描画を行う際に、
画素毎に、テクスチャ座標データ（ｕ，ｖ）を用いてテ
クスチャバッファからテクスチャデータを読み出し、こ
の読み出したテクスチャデータを、立体モデルの表面に
三角形を単位として張り付けるテクスチャマッピング処
理を行う。なお、立体モデルでのテクスチャマッピング
処理では、各画素毎に、張り付けを行なうテクスチャデ
ータが示す画像の拡大縮小率が変化する。
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメ
ージパターンを示すテクスチャデータの同次座標（ｓ，
ｔ）および同次項ｑの値とを入力とし、これらの値を三
角形の内部で補間する処理が行われる。ここで、同次項
ｑは、簡単にいうと、拡大縮小率のようなもので、実際
のテクスチャバッファのＵＶ座標系における座標、すな
わち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。このような３次元コン
ピュータグラフィックシステムでは、例えば、ディスプ
レイバッファ（フレームバッファ）に描画を行う際に、
画素毎に、テクスチャ座標データ（ｕ，ｖ）を用いてテ
クスチャバッファからテクスチャデータを読み出し、こ
の読み出したテクスチャデータを、立体モデルの表面に
三角形を単位として張り付けるテクスチャマッピング処
理を行う。なお、立体モデルでのテクスチャマッピング
処理では、各画素毎に、張り付けを行なうテクスチャデ
ータが示す画像の拡大縮小率が変化する。
【０００４】ところで、このような３次元コンピュータ
グラフィックシステムでは、例えば、所定の矩形内の８
画素についての処理を並行して（同時に）行う場合があ
る。また、前述したような三角形を単位図形としたポリ
ゴンレンダリングでは、張り付けを行うテクスチャデー
タの縮小率などは、三角形を単位として決定される。従
って、並行して処理を行った８画素分の演算結果のう
ち、対象となる三角形の外部に位置する画素についての
演算結果は無効になる。具体的には、図１２に示すよう
に、三角形３０について所定の演算を行って縮小率を決
定し、当該縮小率に応じたテクスチャデータを用いてテ
クスチャマッピング処理を行っている場合を考える。こ
こで、矩形３１，３２，３３は、それぞれ並行して処理
される８（２×４）画素が配置された領域であり、ポリ
ゴンレンダリング処理において、各矩形内に属する８画
素については同じテクスチャデータが用いられる。図１
２に示す場合には、矩形３２に属する８画素は全て三角
形３０内に位置するため、８画素の演算結果は全て有効
「１」である。これに対して、矩形３１，３３にそれぞ
れ属する８画素は、３画素は三角形３０内に位置する
が、５画素は三角形３０の外に位置する。従って、８画
素の演算結果のうち、３画素の演算結果は有効である
が、５画素の演算結果は無効となる。従来では、矩形内
に位置する８画素の全てについて、ポリゴンレンダリン
グ処理を無条件に行っていた。
グラフィックシステムでは、例えば、所定の矩形内の８
画素についての処理を並行して（同時に）行う場合があ
る。また、前述したような三角形を単位図形としたポリ
ゴンレンダリングでは、張り付けを行うテクスチャデー
タの縮小率などは、三角形を単位として決定される。従
って、並行して処理を行った８画素分の演算結果のう
ち、対象となる三角形の外部に位置する画素についての
演算結果は無効になる。具体的には、図１２に示すよう
に、三角形３０について所定の演算を行って縮小率を決
定し、当該縮小率に応じたテクスチャデータを用いてテ
クスチャマッピング処理を行っている場合を考える。こ
こで、矩形３１，３２，３３は、それぞれ並行して処理
される８（２×４）画素が配置された領域であり、ポリ
ゴンレンダリング処理において、各矩形内に属する８画
素については同じテクスチャデータが用いられる。図１
２に示す場合には、矩形３２に属する８画素は全て三角
形３０内に位置するため、８画素の演算結果は全て有効
「１」である。これに対して、矩形３１，３３にそれぞ
れ属する８画素は、３画素は三角形３０内に位置する
が、５画素は三角形３０の外に位置する。従って、８画
素の演算結果のうち、３画素の演算結果は有効である
が、５画素の演算結果は無効となる。従来では、矩形内
に位置する８画素の全てについて、ポリゴンレンダリン
グ処理を無条件に行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たように、三角形を単位図形としたポリゴンレンダリン
グ処理を行なう場合に、矩形内に位置する複数の画素の
全てについての処理を、対象となっている三角形の内部
に位置するか否かとは無関係に実行すると、膨大な数の
無効な演算を行うことになり、消費電力に大きな影響を
及ぼす。また、３次元コンピュータグラフィックシステ
ムでは、上述した理由の他にも、種々の要因で不要な演
算を行うことがある。また、近年、３次元コンピュータ
グラフィックシステムの動作クロック周波数は非常に高
くなっているため、消費電力の低下が大きな課題になっ
ている。
たように、三角形を単位図形としたポリゴンレンダリン
グ処理を行なう場合に、矩形内に位置する複数の画素の
全てについての処理を、対象となっている三角形の内部
に位置するか否かとは無関係に実行すると、膨大な数の
無効な演算を行うことになり、消費電力に大きな影響を
及ぼす。また、３次元コンピュータグラフィックシステ
ムでは、上述した理由の他にも、種々の要因で不要な演
算を行うことがある。また、近年、３次元コンピュータ
グラフィックシステムの動作クロック周波数は非常に高
くなっているため、消費電力の低下が大きな課題になっ
ている。
【０００６】本発明は上述した従来技術の問題点に鑑み
てなされ、消費電力の大幅な低下を図れる画像処理装置
およびその方法を提供することを目的とする。
てなされ、消費電力の大幅な低下を図れる画像処理装置
およびその方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点の画像処理装置は、同時に処理を行うとする
複数の画素毎にそれぞれ設けられ、入力した複数の第１
の画素データを相互に並列に処理して複数の第２の画素
データを生成する複数の画素処理回路と、前記画素処理
回路に入力する前記第１の画素データに基づいて、前記
第２の画素データを生成するための画素処理を前記画素
処理回路が行わないと判断した場合に、当該画素処理回
路の動作を停止する制御手段とを有する。
点を解決し、上述した目的を達成するために、本発明の
第１の観点の画像処理装置は、同時に処理を行うとする
複数の画素毎にそれぞれ設けられ、入力した複数の第１
の画素データを相互に並列に処理して複数の第２の画素
データを生成する複数の画素処理回路と、前記画素処理
回路に入力する前記第１の画素データに基づいて、前記
第２の画素データを生成するための画素処理を前記画素
処理回路が行わないと判断した場合に、当該画素処理回
路の動作を停止する制御手段とを有する。
【０００８】また、本発明の第２の観点の画像処理装置
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる画像
処理装置であって、同時に処理を行なおうとする前記複
数の画素データのそれぞれについて、対応する画素が前
記単位図形の内側に位置するか否かを判断する画素位置
判断手段と、前記同時に処理を行おうとする前記複数の
画素データを相互に並列に処理する複数の画素処理手段
と、前記画素位置判断手段の判断結果に基づいて、前記
複数の画素処理手段のうち前記処理対象となっている単
位図形の内側に位置する画素データを処理する前記画素
処理手段以外の前記画素処理手段の動作を停止する制御
手段とを有する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる画像
処理装置であって、同時に処理を行なおうとする前記複
数の画素データのそれぞれについて、対応する画素が前
記単位図形の内側に位置するか否かを判断する画素位置
判断手段と、前記同時に処理を行おうとする前記複数の
画素データを相互に並列に処理する複数の画素処理手段
と、前記画素位置判断手段の判断結果に基づいて、前記
複数の画素処理手段のうち前記処理対象となっている単
位図形の内側に位置する画素データを処理する前記画素
処理手段以外の前記画素処理手段の動作を停止する制御
手段とを有する。
【０００９】また、本発明の第３の観点の画像処理装置
は、同時に処理を行うとする複数の画素毎にそれぞれ設
けられ、複数の第１の画素データと対応する複数の第２
の画素データとを、各画素毎に設定された混合比データ
が示す混合比で混合して複数の第３の画素データを生成
する複数の画素処理手段と、前記混合比データに基づい
て、前記画素処理手段による前記混合を行うか否かを判
断し、前記混合を行わないと判断した場合に、当該画素
処理手段の動作を停止する制御手段とを有する。
は、同時に処理を行うとする複数の画素毎にそれぞれ設
けられ、複数の第１の画素データと対応する複数の第２
の画素データとを、各画素毎に設定された混合比データ
が示す混合比で混合して複数の第３の画素データを生成
する複数の画素処理手段と、前記混合比データに基づい
て、前記画素処理手段による前記混合を行うか否かを判
断し、前記混合を行わないと判断した場合に、当該画素
処理手段の動作を停止する制御手段とを有する。
【００１０】また、本発明の第４の観点の画像処理装置
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられ、複数の第１の画素データと対応する複数の第
２の画素データとを、各画素毎に予め設定された混合比
データが示す混合比で混合して複数の第３の画素データ
を生成する複数の画素処理手段と、前記同時に処理を行
なおうとする前記複数の画素のそれぞれについて、対応
する画素が前記単位図形の内側に位置するか否かを判断
し、前記対応する画素が前記単位図形の内側に位置しな
いと判断した場合、又は前記混合比データに基づいて前
記混合を行わないと判断した場合に、当該画素について
の画素処理を行う画素処理手段の動作を停止する制御手
段とを有する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられ、複数の第１の画素データと対応する複数の第
２の画素データとを、各画素毎に予め設定された混合比
データが示す混合比で混合して複数の第３の画素データ
を生成する複数の画素処理手段と、前記同時に処理を行
なおうとする前記複数の画素のそれぞれについて、対応
する画素が前記単位図形の内側に位置するか否かを判断
し、前記対応する画素が前記単位図形の内側に位置しな
いと判断した場合、又は前記混合比データに基づいて前
記混合を行わないと判断した場合に、当該画素について
の画素処理を行う画素処理手段の動作を停止する制御手
段とを有する。
【００１１】また、本発明の第５の観点の画像処理装置
は、記憶手段と、同時に処理を行おうとする複数の画素
毎にそれぞれ設けられ、複数の第１の画素データから複
数の第２の画素データを生成する複数の画素処理手段
と、複数の前記第１の画素データの複数の第１の奥行き
データと、前記複数の第１の奥行きデータに対応して前
記記憶手段に記憶されている複数の第３の画素データの
複数の第２の奥行きデータとをそれぞれ比較する比較手
段と、前記比較の結果に基づいて、前記記憶手段に記憶
されている前記第２の奥行きデータに対応した第３の画
素データを前記第２の画素データによって書き換えるか
否かを判断し、書き換えないと判断した場合に、対応す
る画素処理手段の動作を停止する制御手段とを有する。
は、記憶手段と、同時に処理を行おうとする複数の画素
毎にそれぞれ設けられ、複数の第１の画素データから複
数の第２の画素データを生成する複数の画素処理手段
と、複数の前記第１の画素データの複数の第１の奥行き
データと、前記複数の第１の奥行きデータに対応して前
記記憶手段に記憶されている複数の第３の画素データの
複数の第２の奥行きデータとをそれぞれ比較する比較手
段と、前記比較の結果に基づいて、前記記憶手段に記憶
されている前記第２の奥行きデータに対応した第３の画
素データを前記第２の画素データによって書き換えるか
否かを判断し、書き換えないと判断した場合に、対応す
る画素処理手段の動作を停止する制御手段とを有する。
【００１２】また、本発明の第６の観点の画像処理装置
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、記憶手段と、同時に処理を行おうとする複数の画素
毎にそれぞれ設けられ、複数の第１の画素データから複
数の第２の画素データを生成する複数の画素処理手段
と、前記複数の第１の画素データの複数の第１の奥行き
データと、前記複数の第１の奥行きデータに対応して前
記記憶手段に記憶されている複数の第３の画素データの
複数の第２の奥行きデータとを比較する比較手段と、前
記同時に処理を行なおうとする前記複数の画素のデータ
のそれぞれについて、対応する画素が前記単位図形の内
側に位置するか否かを判断し、前記比較結果に基づいて
前記記憶手段に記憶されている前記第２の奥行きデータ
に対応した第３の画素データを前記第２の画素データに
よって書き換えるか否かを判断し、当該判断の結果、前
記対応する画素が前記単位図形の内側に位置しないと判
断した場合、又はかつ前記書き換えを行わないと判断し
た場合に、対応する画素処理手段の動作を停止する制御
手段とを有する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、記憶手段と、同時に処理を行おうとする複数の画素
毎にそれぞれ設けられ、複数の第１の画素データから複
数の第２の画素データを生成する複数の画素処理手段
と、前記複数の第１の画素データの複数の第１の奥行き
データと、前記複数の第１の奥行きデータに対応して前
記記憶手段に記憶されている複数の第３の画素データの
複数の第２の奥行きデータとを比較する比較手段と、前
記同時に処理を行なおうとする前記複数の画素のデータ
のそれぞれについて、対応する画素が前記単位図形の内
側に位置するか否かを判断し、前記比較結果に基づいて
前記記憶手段に記憶されている前記第２の奥行きデータ
に対応した第３の画素データを前記第２の画素データに
よって書き換えるか否かを判断し、当該判断の結果、前
記対応する画素が前記単位図形の内側に位置しないと判
断した場合、又はかつ前記書き換えを行わないと判断し
た場合に、対応する画素処理手段の動作を停止する制御
手段とを有する。
【００１３】また、本発明の第１の観点の画像処理方法
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられ、複数の第１の画素データから複数の第２の画
素データを生成する複数の画素処理手段を用いて画像処
理を行う画像処理方法であって、前記画素処理回路が入
力する前記第１の画素データに基づいて、前記第２の画
素データを生成するための画素処理を前記画素処理回路
が行うか否かを判断し、前記第２の画素データを生成す
るための画素処理を前記画素処理回路が行わないと判断
した場合に、当該画素処理回路の動作を停止する。
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられ、複数の第１の画素データから複数の第２の画
素データを生成する複数の画素処理手段を用いて画像処
理を行う画像処理方法であって、前記画素処理回路が入
力する前記第１の画素データに基づいて、前記第２の画
素データを生成するための画素処理を前記画素処理回路
が行うか否かを判断し、前記第２の画素データを生成す
るための画素処理を前記画素処理回路が行わないと判断
した場合に、当該画素処理回路の動作を停止する。
【００１４】また、本発明の第２の観点の画像処理方法
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる画像
処理方法であって、同時に処理を行なおうとする前記複
数の画素データのそれぞれについて、対応する画素が前
記単位図形の内側に位置するか否かを判断し、前記同時
に処理を行おうとする前記複数の画素のデータを複数の
画素処理手段において相互に並列に処理し、前記判断の
結果に基づいて、前記複数の画素処理手段のうち前記処
理対象となっている単位図形の内側に位置する画素の画
素データを処理する前記画素処理手段以外の前記画素処
理手段の動作を停止する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる画像
処理方法であって、同時に処理を行なおうとする前記複
数の画素データのそれぞれについて、対応する画素が前
記単位図形の内側に位置するか否かを判断し、前記同時
に処理を行おうとする前記複数の画素のデータを複数の
画素処理手段において相互に並列に処理し、前記判断の
結果に基づいて、前記複数の画素処理手段のうち前記処
理対象となっている単位図形の内側に位置する画素の画
素データを処理する前記画素処理手段以外の前記画素処
理手段の動作を停止する。
【００１５】また、本発明の第３の観点の画像処理方法
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データと複数の第２の画素データとを、各画素毎に予
め設定された混合比データが示す混合比で混合して複数
の第３の画素データを生成し、前記混合比データに基づ
いて、前記画素処理手段による前記混合を行うか否かを
判断し、前記混合を行わないと判断した場合に、対応す
る画素処理手段の動作を停止する。
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データと複数の第２の画素データとを、各画素毎に予
め設定された混合比データが示す混合比で混合して複数
の第３の画素データを生成し、前記混合比データに基づ
いて、前記画素処理手段による前記混合を行うか否かを
判断し、前記混合を行わないと判断した場合に、対応す
る画素処理手段の動作を停止する。
【００１６】また、本発明の第４の観点の画像処理方法
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データと複数の第２の画素データとを、各画素毎に予
め設定された混合比データが示す混合比で混合して複数
の第３の画素データを生成し、前記同時に処理を行なお
うとする前記複数の画素のそれぞれについて、対応する
画素が前記単位図形の内側に位置するか否かを判断し、
前記対応する画素が前記単位図形の内側に位置しないと
判断した場合、又は前記混合比データに基づいて前記混
合を行わないと判断した場合に、対応する前記画素処理
手段の動作を停止する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データと複数の第２の画素データとを、各画素毎に予
め設定された混合比データが示す混合比で混合して複数
の第３の画素データを生成し、前記同時に処理を行なお
うとする前記複数の画素のそれぞれについて、対応する
画素が前記単位図形の内側に位置するか否かを判断し、
前記対応する画素が前記単位図形の内側に位置しないと
判断した場合、又は前記混合比データに基づいて前記混
合を行わないと判断した場合に、対応する前記画素処理
手段の動作を停止する。
【００１７】また、本発明の第５の観点の画像処理方法
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データから複数の第２の画素データを生成し、前記複
数の第１の画素データの複数の第１の奥行きデータと、
前記複数の第１の奥行きデータに対応して記憶手段に記
憶されている複数の第３の画素データの複数の第２の奥
行きデータとをそれぞれ比較し、前記比較の結果に基づ
いて、前記記憶手段に記憶されている前記第２の奥行き
データに対応した第３の画素データを前記第２の画素デ
ータによって書き換えるか否かを判断し、書き換えない
と判断した場合に、対応する画素処理手段の動作を停止
する。
は、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データから複数の第２の画素データを生成し、前記複
数の第１の画素データの複数の第１の奥行きデータと、
前記複数の第１の奥行きデータに対応して記憶手段に記
憶されている複数の第３の画素データの複数の第２の奥
行きデータとをそれぞれ比較し、前記比較の結果に基づ
いて、前記記憶手段に記憶されている前記第２の奥行き
データに対応した第３の画素データを前記第２の画素デ
ータによって書き換えるか否かを判断し、書き換えない
と判断した場合に、対応する画素処理手段の動作を停止
する。
【００１８】また、本発明の第６の観点の画像処理方法
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データから複数の第２の画素データを生成し、前記複
数の前記第１の画素データの前記複数の第１の奥行きデ
ータと、前記複数の第１の奥行きデータに対応して前記
記憶手段に記憶されている複数の第３の画素データの複
数の第２の奥行きデータとをそれぞれ比較し、前記同時
に処理を行おうとする前記複数の画素のそれぞれについ
て、対応する画素が前記単位図形の内側に位置するか否
かを判断し、前記比較の結果に基づいて、前記記憶手段
に記憶されている前記第２の奥行きデータに対応した第
３の画素データを前記第２の画素データによって書き換
えるか否かを判断し、当該判断の結果、前記対応する画
素が前記単位図形の内側に位置しないと判断した場合、
又は前記書き換えを行わないと判断した場合に、対応す
る画素処理手段の動作を停止する。
は、表示手段に表示する画像を所定形状の単位図形を組
み合わせて表現し、同一の前記単位図形内に位置する複
数の画素の画素データを同一の処理条件に基づいて処理
し、同時に処理を行う複数の画素の画素データのうち処
理対象となっている前記単位図形の内側に位置する画素
の画素データの処理結果を有効なものとして用いる場合
に、同時に処理を行おうとする複数の画素毎にそれぞれ
設けられた複数の画素処理手段により、複数の第１の画
素データから複数の第２の画素データを生成し、前記複
数の前記第１の画素データの前記複数の第１の奥行きデ
ータと、前記複数の第１の奥行きデータに対応して前記
記憶手段に記憶されている複数の第３の画素データの複
数の第２の奥行きデータとをそれぞれ比較し、前記同時
に処理を行おうとする前記複数の画素のそれぞれについ
て、対応する画素が前記単位図形の内側に位置するか否
かを判断し、前記比較の結果に基づいて、前記記憶手段
に記憶されている前記第２の奥行きデータに対応した第
３の画素データを前記第２の画素データによって書き換
えるか否かを判断し、当該判断の結果、前記対応する画
素が前記単位図形の内側に位置しないと判断した場合、
又は前記書き換えを行わないと判断した場合に、対応す
る画素処理手段の動作を停止する。
【００１９】
【発明の実施の形態】以下、本実施形態においては、家
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tub
e)などのディスプレイ上に高速に表示する３次元コンピ
ュータグラフィックシステムについて説明する。第１実施形態 図１は、本実施形態の３次元コンピュータグラフィック
システム１のシステム構成図である。３次元コンピュー
タグラフィックシステム１は、立体モデルを単位図形で
ある三角形（ポリゴン）の張り合わせとして表現し、こ
のポリゴンを描画することで表示画面の各画素の色を決
定し、ディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックシステム１では、平面上の位置を表現する
（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３
次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３
次元空間の任意の一点を特定する。
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tub
e)などのディスプレイ上に高速に表示する３次元コンピ
ュータグラフィックシステムについて説明する。第１実施形態 図１は、本実施形態の３次元コンピュータグラフィック
システム１のシステム構成図である。３次元コンピュー
タグラフィックシステム１は、立体モデルを単位図形で
ある三角形（ポリゴン）の張り合わせとして表現し、こ
のポリゴンを描画することで表示画面の各画素の色を決
定し、ディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックシステム１では、平面上の位置を表現する
（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３
次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３
次元空間の任意の一点を特定する。
【００２０】図１に示すように、３次元コンピュータグ
ラフィックシステム１では、メインメモリ２、Ｉ／Ｏイ
ンタフェース回路３、メインプロセッサ４およびレンダ
リング回路５が、メインバス６を介して接続されてい
る。以下、各構成要素の機能について説明する。メイン
プロセッサ４は、例えば、ゲームの進行状況などに応じ
て、メインメモリ２から必要なグラフィックデータを読
み出し、このグラフィックデータに対してクリッピング
(Clipping)処理、ライティング(Lighting)処理およびジ
オメトリ(Geometry)処理などを行い、ポリゴンレンダリ
ングデータを生成する。メインプロセッサ４は、ポリゴ
ンレンダリングデータＳ４を、メインバス６を介してレ
ンダリング回路５に出力する。Ｉ／Ｏインタフェース回
路３は、必要に応じて、外部からポリゴンレンダリング
データを入力し、これをメインバス６を介してレンダリ
ング回路５に出力する。
ラフィックシステム１では、メインメモリ２、Ｉ／Ｏイ
ンタフェース回路３、メインプロセッサ４およびレンダ
リング回路５が、メインバス６を介して接続されてい
る。以下、各構成要素の機能について説明する。メイン
プロセッサ４は、例えば、ゲームの進行状況などに応じ
て、メインメモリ２から必要なグラフィックデータを読
み出し、このグラフィックデータに対してクリッピング
(Clipping)処理、ライティング(Lighting)処理およびジ
オメトリ(Geometry)処理などを行い、ポリゴンレンダリ
ングデータを生成する。メインプロセッサ４は、ポリゴ
ンレンダリングデータＳ４を、メインバス６を介してレ
ンダリング回路５に出力する。Ｉ／Ｏインタフェース回
路３は、必要に応じて、外部からポリゴンレンダリング
データを入力し、これをメインバス６を介してレンダリ
ング回路５に出力する。
【００２１】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）のデータを含んでいる。（ｘ，ｙ，ｚ）デ
ータは、ポリンゴの頂点の３次元座標を示し、（Ｒ，
Ｇ，Ｂ）データは、それそれ当該３次元座標における
赤、緑、青の輝度値を示している。αデータは、これか
ら描画する画素と、ディスプレイバッファ２１に既に記
憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混
合）係数を示している。（ｓ，ｔ，ｑ）データのうち、
（ｓ，ｔ）は、対応するテクスチャの同次座標を示して
おり、ｑは同次項を示している。ここで、「ｓ／ｑ」お
よび「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺ
ＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ
（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶
されたテクスチャデータへのアクセスは、テクスチャ座
標データ（ｕ，ｖ）を用いて行われる。すなわち、ポリ
ゴンレンダリングデータは、三角形の各頂点の物理座標
値と、それぞれの頂点の色とテクスチャデータの同次座
標および同次項を示している。
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）のデータを含んでいる。（ｘ，ｙ，ｚ）デ
ータは、ポリンゴの頂点の３次元座標を示し、（Ｒ，
Ｇ，Ｂ）データは、それそれ当該３次元座標における
赤、緑、青の輝度値を示している。αデータは、これか
ら描画する画素と、ディスプレイバッファ２１に既に記
憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混
合）係数を示している。（ｓ，ｔ，ｑ）データのうち、
（ｓ，ｔ）は、対応するテクスチャの同次座標を示して
おり、ｑは同次項を示している。ここで、「ｓ／ｑ」お
よび「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺ
ＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ
（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶
されたテクスチャデータへのアクセスは、テクスチャ座
標データ（ｕ，ｖ）を用いて行われる。すなわち、ポリ
ゴンレンダリングデータは、三角形の各頂点の物理座標
値と、それぞれの頂点の色とテクスチャデータの同次座
標および同次項を示している。
【００２２】以下、レンダリング回路５について詳細に
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、トライアングルＤＤＡ回路１１、テクスチャ
エンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコン
トローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１
６およびＳＲＡＭ１７を有する。ＤＲＡＭ１６は、テク
スチャバッファ２０、ディスプレイバッファ２１、ｚバ
ッファ２２およびテクスチャＣＬＵＴバッファ２３とし
て機能する。
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、トライアングルＤＤＡ回路１１、テクスチャ
エンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコン
トローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１
６およびＳＲＡＭ１７を有する。ＤＲＡＭ１６は、テク
スチャバッファ２０、ディスプレイバッファ２１、ｚバ
ッファ２２およびテクスチャＣＬＵＴバッファ２３とし
て機能する。
【００２３】ＤＤＡセットアップ回路１０ ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して三角形の内部の各画素の色と深さ情
報を求めるのに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データに
ついて、三角形の辺と水平方向の差分を求めるセットア
ップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して三角形の内部の各画素の色と深さ情
報を求めるのに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データに
ついて、三角形の辺と水平方向の差分を求めるセットア
ップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。
【００２４】また、ＤＤＡセットアップ回路１０は、同
時に処理を行う８画素のそれぞれについて、処理対象と
なる三角形の内部に位置するか否かを示す１ビットの有
効指示データｖａｌを決定する。具体的には、有効指示
データｖａｌは、三角形の内部に位置する画素について
「１」とし、三角形の外部に位置する画素について
「０」とする。ＤＤＡセットアップ回路１０は、算出し
た変分データＳ１０と、各画素の有効指示データｖａｌ
とをトライアングルＤＤＡ回路１１に出力する。
時に処理を行う８画素のそれぞれについて、処理対象と
なる三角形の内部に位置するか否かを示す１ビットの有
効指示データｖａｌを決定する。具体的には、有効指示
データｖａｌは、三角形の内部に位置する画素について
「１」とし、三角形の外部に位置する画素について
「０」とする。ＤＤＡセットアップ回路１０は、算出し
た変分データＳ１０と、各画素の有効指示データｖａｌ
とをトライアングルＤＤＡ回路１１に出力する。
【００２５】トライアングルＤＤＡ回路１１ トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データを算出する。トライアングルＤ
ＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該
（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ
（補間データ）Ｓ１１としてテクスチャエンジン回路１
２に出力する。本実施形態では、トライアングルＤＤＡ
回路１１は、並行して処理を行う矩形内に位置する８画
素分のＤＤＡデータＳ１１を単位としてテクスチャエン
ジン回路１２に出力する。
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データを算出する。トライアングルＤ
ＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該
（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ
（補間データ）Ｓ１１としてテクスチャエンジン回路１
２に出力する。本実施形態では、トライアングルＤＤＡ
回路１１は、並行して処理を行う矩形内に位置する８画
素分のＤＤＡデータＳ１１を単位としてテクスチャエン
ジン回路１２に出力する。
【００２６】ここで、ＤＤＡデータＳ１１の（ｚ，Ｒ，
Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データは、図２に示
すように、１６１ビットのデータである。具体的には、
Ｒ，Ｇ，Ｂ，αデータがそれぞれ８ビットであり、ｚ，
ｓ，ｔ，ｑデータがそれぞれ３２ビットであり、ｖａｌ
データが１ビットである。なお、以下、並行して処理を
行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，
ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデー
タＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ
２２１8 とする。すなわち、トライアングルＤＤＡ回路
１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータ
Ｓ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜
Ｓ２２１8 からなるＤＤＡデータＳ１１をテクスチャエ
ンジン回路１２に出力する。
Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データは、図２に示
すように、１６１ビットのデータである。具体的には、
Ｒ，Ｇ，Ｂ，αデータがそれぞれ８ビットであり、ｚ，
ｓ，ｔ，ｑデータがそれぞれ３２ビットであり、ｖａｌ
データが１ビットである。なお、以下、並行して処理を
行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，
ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデー
タＳ２２０1 〜Ｓ２２０8 とし、（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データを被演算データＳ２２１1 〜Ｓ
２２１8 とする。すなわち、トライアングルＤＤＡ回路
１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータ
Ｓ２２０1 〜Ｓ２２０8 と、被演算データＳ２２１1 〜
Ｓ２２１8 からなるＤＤＡデータＳ１１をテクスチャエ
ンジン回路１２に出力する。
【００２７】テクスチャエンジン回路１２およびメモリ
Ｉ／Ｆ回路１３ テクスチャエンジン回路１２による、ＤＤＡデータＳ１
１を用いた、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、
テクスチャ座標データ（ｕ，ｖ）の算出処理、および、
テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）デー
タの読み出し処理と、メモリＩ／Ｆ回路１３によるｚ比
較処理および混合処理とを、図３に示す演算ブロック２
００，２０１，２０２，２０４，２０５でパイプライン
方式で順に実行する。ここで、演算ブロック２００，２
０１，２０２，２０４，２０５は、それぞれ８個の演算
サブブロックを内蔵しており、８画素分の演算処理を並
行して行う。ここで、テクスチャエンジン回路１２が演
算ブロック２００，２０１，２０２を内蔵し、メモリＩ
／Ｆ回路１３が演算ブロック２０４，２０５を内蔵して
いる。
Ｉ／Ｆ回路１３ テクスチャエンジン回路１２による、ＤＤＡデータＳ１
１を用いた、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、
テクスチャ座標データ（ｕ，ｖ）の算出処理、および、
テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）デー
タの読み出し処理と、メモリＩ／Ｆ回路１３によるｚ比
較処理および混合処理とを、図３に示す演算ブロック２
００，２０１，２０２，２０４，２０５でパイプライン
方式で順に実行する。ここで、演算ブロック２００，２
０１，２０２，２０４，２０５は、それぞれ８個の演算
サブブロックを内蔵しており、８画素分の演算処理を並
行して行う。ここで、テクスチャエンジン回路１２が演
算ブロック２００，２０１，２０２を内蔵し、メモリＩ
／Ｆ回路１３が演算ブロック２０４，２０５を内蔵して
いる。
【００２８】〔演算ブロック２００〕演算ブロック２０
０は、ＤＤＡデータＳ１１に含まれる（ｓ，ｔ，ｑ）デ
ータを用いて、ｓデータをｑデータで除算する演算と、
ｔデータをｑデータで除算する演算とを行う。演算ブロ
ック２００は、図３に示すように、８個の演算サブブロ
ック２００1〜２００8 を内蔵する。ここで、演算サブ
ブロック２００1 は、被演算データＳ２２１1 およびｖ
ａｌデータＳ２２０1 を入力し、ｖａｌデータＳ２２０
1 が「１」、すなわち有効であることを示す場合には、
「ｓ／ｑ」および「ｔ／ｑ」を算出し、その算出結果を
除算結果Ｓ２００1 として演算ブロック２０１の演算サ
ブブロック２０１1 に出力する。
０は、ＤＤＡデータＳ１１に含まれる（ｓ，ｔ，ｑ）デ
ータを用いて、ｓデータをｑデータで除算する演算と、
ｔデータをｑデータで除算する演算とを行う。演算ブロ
ック２００は、図３に示すように、８個の演算サブブロ
ック２００1〜２００8 を内蔵する。ここで、演算サブ
ブロック２００1 は、被演算データＳ２２１1 およびｖ
ａｌデータＳ２２０1 を入力し、ｖａｌデータＳ２２０
1 が「１」、すなわち有効であることを示す場合には、
「ｓ／ｑ」および「ｔ／ｑ」を算出し、その算出結果を
除算結果Ｓ２００1 として演算ブロック２０１の演算サ
ブブロック２０１1 に出力する。
【００２９】また、演算サブブロック２００1 は、ｖａ
ｌデータＳ２２０1 が「０」、すなわち無効であること
を示す場合には、演算は行わず、除算結果Ｓ２００1 を
出力しないか、あるいは、所定の仮値を示す除算結果Ｓ
２００1 を演算ブロック２０１の演算サブブロック２０
１1 に出力する。また、演算サブブロック２００1 は、
ｖａｌデータＳ２２０1 を後段の演算サブブロック２０
１1 に出力する。なお、演算サブブロック２００2 〜２
００8 も、それぞれ対応する画素について、演算サブブ
ロック２００1 と同じ演算を行い、それぞれ除算結果Ｓ
２００２〜Ｓ２００８ およびｖａｌデータＳ２２０2
〜Ｓ２２０8 を後段の演算ブロック２０１の演算サブブ
ロック２０１2 〜２０１8 にそれぞれ出力する。
ｌデータＳ２２０1 が「０」、すなわち無効であること
を示す場合には、演算は行わず、除算結果Ｓ２００1 を
出力しないか、あるいは、所定の仮値を示す除算結果Ｓ
２００1 を演算ブロック２０１の演算サブブロック２０
１1 に出力する。また、演算サブブロック２００1 は、
ｖａｌデータＳ２２０1 を後段の演算サブブロック２０
１1 に出力する。なお、演算サブブロック２００2 〜２
００8 も、それぞれ対応する画素について、演算サブブ
ロック２００1 と同じ演算を行い、それぞれ除算結果Ｓ
２００２〜Ｓ２００８ およびｖａｌデータＳ２２０2
〜Ｓ２２０8 を後段の演算ブロック２０１の演算サブブ
ロック２０１2 〜２０１8 にそれぞれ出力する。
【００３０】図４は、演算サブブロック２００1 の内部
構成図である。なお、図３に示す、全ての演算サブブロ
ックは、基本的に、図４に示す構成をしている。図４に
示すように、演算サブブロック２００1 は、クロックイ
ネーブラ２１０1 、データ用フリップフロップ２２２、
プロセッサエレメント２２３およびフラグ用フリップフ
ロップ２２４を有する。クロックイネーブラ２１０
1 は、システムクロック信号Ｓ２２５を基準としたタイ
ミングでｖａｌデータＳ２２０1 を入力し、ｖａｌデー
タＳ２２０1 のレベルを検出する。そして、クロックイ
ネーブラ２１０1 は、ｖａｌデータＳ２２０1 が、
「１」である場合には、例えば、クロック信号Ｓ２１０
1 にパルス発生させ、「０」である場合には、クロック
信号Ｓ２１０1 にパルス発生させない。
構成図である。なお、図３に示す、全ての演算サブブロ
ックは、基本的に、図４に示す構成をしている。図４に
示すように、演算サブブロック２００1 は、クロックイ
ネーブラ２１０1 、データ用フリップフロップ２２２、
プロセッサエレメント２２３およびフラグ用フリップフ
ロップ２２４を有する。クロックイネーブラ２１０
1 は、システムクロック信号Ｓ２２５を基準としたタイ
ミングでｖａｌデータＳ２２０1 を入力し、ｖａｌデー
タＳ２２０1 のレベルを検出する。そして、クロックイ
ネーブラ２１０1 は、ｖａｌデータＳ２２０1 が、
「１」である場合には、例えば、クロック信号Ｓ２１０
1 にパルス発生させ、「０」である場合には、クロック
信号Ｓ２１０1 にパルス発生させない。
【００３１】データ用フリップフロップ２２２は、クロ
ック信号Ｓ２１０1 のパルスを検出すると、被演算デー
タＳ２２１1 を取り込み、プロセッサエレメント２２３
に出力する。プロセッサエレメント２２３は、入力した
被演算データＳ２２１1 を用いて前述した除算を行い、
除算結果Ｓ２００1 を演算サブブロック２０１1 のデー
タ用フリップフロップ２２２に出力する。フラグ用フリ
ップフロップ２２４は、システムクロック信号Ｓ２２５
を基準としたタイミングで、ｖａｌデータＳ２２０1 を
取り込み、後段の演算ブロック２０１の演算サブブロッ
ク２０１1 のフラグ用フリップフロップ２２４に出力す
る。なお、システムクロック信号Ｓ２２５は、図３に示
す全ての演算サブブロック２００1 〜２００8 ，２０１
1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４
8 のクロックイネーブラおよびフラグ用フリップフロッ
プ２２４に供給される。すなわち、演算サブブロック２
００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２
０２8 ，２０４1 〜２０４8 における処理は同期して行
われ、同一の演算ブロックに内蔵された８個の演算サブ
ブロックは並行して処理を行う。
ック信号Ｓ２１０1 のパルスを検出すると、被演算デー
タＳ２２１1 を取り込み、プロセッサエレメント２２３
に出力する。プロセッサエレメント２２３は、入力した
被演算データＳ２２１1 を用いて前述した除算を行い、
除算結果Ｓ２００1 を演算サブブロック２０１1 のデー
タ用フリップフロップ２２２に出力する。フラグ用フリ
ップフロップ２２４は、システムクロック信号Ｓ２２５
を基準としたタイミングで、ｖａｌデータＳ２２０1 を
取り込み、後段の演算ブロック２０１の演算サブブロッ
ク２０１1 のフラグ用フリップフロップ２２４に出力す
る。なお、システムクロック信号Ｓ２２５は、図３に示
す全ての演算サブブロック２００1 〜２００8 ，２０１
1 〜２０１8 ，２０２1 〜２０２8 ，２０４1 〜２０４
8 のクロックイネーブラおよびフラグ用フリップフロッ
プ２２４に供給される。すなわち、演算サブブロック２
００1 〜２００8 ，２０１1 〜２０１8 ，２０２1 〜２
０２8 ，２０４1 〜２０４8 における処理は同期して行
われ、同一の演算ブロックに内蔵された８個の演算サブ
ブロックは並行して処理を行う。
【００３２】〔演算ブロック２０１〕演算ブロック２０
１は、演算サブブロック２０１1 〜２０１8 を有し、演
算ブロック２００から入力した除算結果Ｓ２００1 〜Ｓ
２００8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。演算
サブブロック２０１1 〜２０１8 は、それぞれクロック
イネーブラ２１１1 〜２１１8 によりｖａｌデータＳ２
２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レ
ベルが「１」の場合にのみ演算を行い、それぞれ演算結
果であるテクスチャ座標データＳ２０１1 〜Ｓ２０１8
を、演算ブロック２０２の演算サブブロック２０２1 〜
２０２8 に出力する。
１は、演算サブブロック２０１1 〜２０１8 を有し、演
算ブロック２００から入力した除算結果Ｓ２００1 〜Ｓ
２００8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。演算
サブブロック２０１1 〜２０１8 は、それぞれクロック
イネーブラ２１１1 〜２１１8 によりｖａｌデータＳ２
２０1 〜Ｓ２２０8 のレベル検出を行った結果、当該レ
ベルが「１」の場合にのみ演算を行い、それぞれ演算結
果であるテクスチャ座標データＳ２０１1 〜Ｓ２０１8
を、演算ブロック２０２の演算サブブロック２０２1 〜
２０２8 に出力する。
【００３３】〔演算ブロック２０２〕演算ブロック２０
２は、演算サブブロック２０２1 〜２０２8 を有し、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤ
ＲＡＭ１６に、演算ブロック２０１で生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいは
テクスチャバッファ２０に記憶されているテクスチャデ
ータを読み出すことで、（ｕ，ｖ）データに対応したテ
クスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）デー
タＳ１７を得る。なお、テクスチャバッファ２０には、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形を単位として
決定される。また、ＳＲＡＭ１７には、テクスチャバッ
ファ２０に記憶されているテクスチャデータのコピーが
記憶されている。演算サブブロック２０２1 〜２０２8
は、それぞれクロックイネーブラ２１２1 〜２１２8 に
よりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出
を行った結果、当該レベルが「１」の場合にのみ読み出
し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）
データＳ１７を、（Ｒ，Ｇ，Ｂ，α）データＳ２０２1
〜Ｓ２０２8 として、それぞれ演算ブロック２０３の演
算サブブロック２０３1 〜２０３8 に出力する。
２は、演算サブブロック２０２1 〜２０２8 を有し、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤ
ＲＡＭ１６に、演算ブロック２０１で生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいは
テクスチャバッファ２０に記憶されているテクスチャデ
ータを読み出すことで、（ｕ，ｖ）データに対応したテ
クスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）デー
タＳ１７を得る。なお、テクスチャバッファ２０には、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形を単位として
決定される。また、ＳＲＡＭ１７には、テクスチャバッ
ファ２０に記憶されているテクスチャデータのコピーが
記憶されている。演算サブブロック２０２1 〜２０２8
は、それぞれクロックイネーブラ２１２1 〜２１２8 に
よりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出
を行った結果、当該レベルが「１」の場合にのみ読み出
し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）
データＳ１７を、（Ｒ，Ｇ，Ｂ，α）データＳ２０２1
〜Ｓ２０２8 として、それぞれ演算ブロック２０３の演
算サブブロック２０３1 〜２０３8 に出力する。
【００３４】なお、テクスチャエンジン回路１２は、フ
ルカラー方式の場合には、テクスチャバッファ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３
から読み出して、内蔵するＳＲＡＭに転送および記憶
し、このカラールックアップテーブルを用いて、テクス
チャバッファ２０から読み出したカラーインデックスに
対応する（Ｒ，Ｇ，Ｂ）データを得る。
ルカラー方式の場合には、テクスチャバッファ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３
から読み出して、内蔵するＳＲＡＭに転送および記憶
し、このカラールックアップテーブルを用いて、テクス
チャバッファ２０から読み出したカラーインデックスに
対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３５】〔演算ブロック２０３〕演算ブロック２０
３は、演算サブブロック２０３1 〜２０３8 を有し、演
算ブロック２０２から入力したテクスチャデータである
（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 と、
トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１
１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，
Ｂ．α）データＳ２０２1 〜Ｓ２０２8 に含まれるαデ
ータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，
Ｂ）混合データを生成する。そして、演算ブロック２０
３は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応す
るＤＤＡデータＳ１１に含まれるαデータとを含む
（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、
演算ブロック２０４に出力する。演算サブブロック２０
３1 〜２０３8 は、それぞれクロックイネーブラ２１３
1 〜２１３8 によりｖａｌデータＳ２２０1 〜Ｓ２２０
8 のレベル検出を行った結果、当該レベルが「１」の場
合にのみ上記混合および（Ｒ，Ｇ，Ｂ，α）データＳ２
０３1 〜Ｓ２０３8 の出力を行う。
３は、演算サブブロック２０３1 〜２０３8 を有し、演
算ブロック２０２から入力したテクスチャデータである
（Ｒ，Ｇ，Ｂ．α）データＳ２０２1 〜Ｓ２０２8 と、
トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１
１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，
Ｂ．α）データＳ２０２1 〜Ｓ２０２8 に含まれるαデ
ータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，
Ｂ）混合データを生成する。そして、演算ブロック２０
３は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応す
るＤＤＡデータＳ１１に含まれるαデータとを含む
（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３8 を、
演算ブロック２０４に出力する。演算サブブロック２０
３1 〜２０３8 は、それぞれクロックイネーブラ２１３
1 〜２１３8 によりｖａｌデータＳ２２０1 〜Ｓ２２０
8 のレベル検出を行った結果、当該レベルが「１」の場
合にのみ上記混合および（Ｒ，Ｇ，Ｂ，α）データＳ２
０３1 〜Ｓ２０３8 の出力を行う。
【００３６】〔演算ブロック２０４〕演算ブロック２０
４は、演算サブブロック２０４1 〜２０４8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３
8 について、ｚバッファ２２に記憶されたｚデータの内
容を用いて、ｚ比較を行い、（Ｒ，Ｇ，Ｂ，α）データ
Ｓ２０３1 〜Ｓ２０３8 によって描画する画像が、前
回、ディスプレイバッファ２１に描画した値よりも手前
（視点側）に位置する場合には、ｚバッファ２２を更新
すると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ
２０３8 を、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ
２０４8 として、それぞれ演算ブロック２０５の演算サ
ブブロック２０５1 〜２０５8 に出力する。演算サブブ
ロック２０４1 〜２０４8 は、それぞれクロックイネー
ブラ２１４1 〜２１４8 によりｖａｌデータＳ２２０1
〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが
「１」の場合にのみ上述したｚ比較および（Ｒ，Ｇ，
Ｂ，α）データＳ２０４1 〜Ｓ２０４8 の出力を行な
う。
４は、演算サブブロック２０４1 〜２０４8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ２０３
8 について、ｚバッファ２２に記憶されたｚデータの内
容を用いて、ｚ比較を行い、（Ｒ，Ｇ，Ｂ，α）データ
Ｓ２０３1 〜Ｓ２０３8 によって描画する画像が、前
回、ディスプレイバッファ２１に描画した値よりも手前
（視点側）に位置する場合には、ｚバッファ２２を更新
すると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３1 〜Ｓ
２０３8 を、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ
２０４8 として、それぞれ演算ブロック２０５の演算サ
ブブロック２０５1 〜２０５8 に出力する。演算サブブ
ロック２０４1 〜２０４8 は、それぞれクロックイネー
ブラ２１４1 〜２１４8 によりｖａｌデータＳ２２０1
〜Ｓ２２０8 のレベル検出を行った結果、当該レベルが
「１」の場合にのみ上述したｚ比較および（Ｒ，Ｇ，
Ｂ，α）データＳ２０４1 〜Ｓ２０４8 の出力を行な
う。
【００３７】〔演算ブロック２０５〕演算ブロック２０
５は、演算サブブロック２０５1 〜２０５8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４
8 と、既にディスプレイバッファ２１に記憶されている
（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，
α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータ
が示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データ
Ｓ２０５1 〜Ｓ２０５8 をディスプレイバッファ２１に
書き込む（打ち込む）。なお、メモリＩ／Ｆ回路１３に
よるＤＲＡＭ１６に対してのアクセスは、１６画素につ
いて同時に行なわれる。演算サブブロック２０５1 〜２
０５8 は、それぞれクロックイネーブラ２１５1 〜２１
５8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベ
ル検出を行った結果、当該レベルが「１」の場合にのみ
上述した混合処理およびディスプレイバッファ２１への
書き込み処理を行う。
５は、演算サブブロック２０５1 〜２０５8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４
8 と、既にディスプレイバッファ２１に記憶されている
（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，
α）データＳ２０４1 〜Ｓ２０４8 に含まれるαデータ
が示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データ
Ｓ２０５1 〜Ｓ２０５8 をディスプレイバッファ２１に
書き込む（打ち込む）。なお、メモリＩ／Ｆ回路１３に
よるＤＲＡＭ１６に対してのアクセスは、１６画素につ
いて同時に行なわれる。演算サブブロック２０５1 〜２
０５8 は、それぞれクロックイネーブラ２１５1 〜２１
５8 によりｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベ
ル検出を行った結果、当該レベルが「１」の場合にのみ
上述した混合処理およびディスプレイバッファ２１への
書き込み処理を行う。
【００３８】ＣＲＴコントローラ回路１４ ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。
【００３９】ＲＡＭＤＡＣ回路１５ ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。
【００４０】以下、３次元コンピュータグラフィックシ
ステム１の全体動作について説明する。ポリゴンレンダ
リングデータＳ４が、メインバス６を介してメインプロ
セッサ４からＤＤＡセットアップ回路１０に出力され、
ＤＤＡセットアップ回路１０において、三角形の辺と水
平方向の差分などを示す変分データＳ１０が生成され
る。この変分データＳ１０は、トライアングルＤＤＡ回
路１１に出力され、トライアングルＤＤＡ回路１１にお
いて、三角形内部の各画素における線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データが算出され
る。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）データと、三角形の各頂点の（ｘ，ｙ）デ
ータとが、ＤＤＡデータＳ１１として、トライアングル
ＤＤＡ回路１１からテクスチャエンジン回路１２に出力
される。
ステム１の全体動作について説明する。ポリゴンレンダ
リングデータＳ４が、メインバス６を介してメインプロ
セッサ４からＤＤＡセットアップ回路１０に出力され、
ＤＤＡセットアップ回路１０において、三角形の辺と水
平方向の差分などを示す変分データＳ１０が生成され
る。この変分データＳ１０は、トライアングルＤＤＡ回
路１１に出力され、トライアングルＤＤＡ回路１１にお
いて、三角形内部の各画素における線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データが算出され
る。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）データと、三角形の各頂点の（ｘ，ｙ）デ
ータとが、ＤＤＡデータＳ１１として、トライアングル
ＤＤＡ回路１１からテクスチャエンジン回路１２に出力
される。
【００４１】次に、テクスチャエンジン回路１２および
メモリＩ／Ｆ回路１３において、ＤＤＡデータＳ１１を
用いて、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テク
スチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバ
ッファ２０からのデジタルデータとしての（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、混合処理、および、デ
ィスプレイバッファ２１への書き込み処理が、図３に示
す演算ブロック２００，２０１，２０２，，２０３，２
０４，２０５でパイプライン方式で順に実行される。
メモリＩ／Ｆ回路１３において、ＤＤＡデータＳ１１を
用いて、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テク
スチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバ
ッファ２０からのデジタルデータとしての（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、混合処理、および、デ
ィスプレイバッファ２１への書き込み処理が、図３に示
す演算ブロック２００，２０１，２０２，，２０３，２
０４，２０５でパイプライン方式で順に実行される。
【００４２】次に、図３に示すテクスチャエンジン回路
１２およびメモリＩ／Ｆ回路１３のパイプライン処理の
動作について説明する。ここでは、例えば、図６に示す
ような矩形３１内の８画素について同時処理する場合を
考える。この場合には、ｖａｌデータＳ２２０1 ，Ｓ２
２０2 ，Ｓ２２０3 ，Ｓ２２０5 ，Ｓ２２０6 が「０」
を示し、ｖａｌデータＳ２２０4 ，Ｓ２２０7 ，Ｓ２２
０8 が「１」を示している。
１２およびメモリＩ／Ｆ回路１３のパイプライン処理の
動作について説明する。ここでは、例えば、図６に示す
ような矩形３１内の８画素について同時処理する場合を
考える。この場合には、ｖａｌデータＳ２２０1 ，Ｓ２
２０2 ，Ｓ２２０3 ，Ｓ２２０5 ，Ｓ２２０6 が「０」
を示し、ｖａｌデータＳ２２０4 ，Ｓ２２０7 ，Ｓ２２
０8 が「１」を示している。
【００４３】ｖａｌデータＳ２２０1 〜Ｓ２２０8 およ
び被演算データＳ２２１1 〜Ｓ２２１8 が、それぞれ対
応する演算サブブロック２００1 〜２００8 のクロック
イネーブラ２１０1 〜２１０8 に入力される。そして、
クロックイネーブラ２１０1 〜２１０8 において、それ
ぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検
出される。具体的には、クロックイネーブラ２１０4 ，
２１０7 ，２１０8 において「１」が検出され、クロッ
クイネーブラ２１０1 ，２１０2 ，２１０3 ，２１
０5 ，２１０6 において「０」が検出される。その結
果、演算サブブロック２００4 ，２００7 ，２００8 に
おいてのみ、被演算データＳ２２１4 ，Ｓ２２１7 ，Ｓ
２２１8 を用いて、「ｓ／ｑ」および「ｔ／ｑ」が算出
され、当該除算結果Ｓ２００4 ，Ｓ２００7 ，Ｓ２００
8 が演算ブロック２０１の演算ブロック２０１4 ，２０
１7 ，２０１8 に出力される。一方、演算サブブロック
２００1 ，２００2 ，２００3 ，２００5 ，２００6で
は、除算は行なわれない。また、除算結果Ｓ２００4 ，
Ｓ２００7 ，Ｓ２００8 の出力と同期して、ｖａｌデー
タＳ２２０1 〜Ｓ２２０8 が、演算ブロック２０１の演
算サブブロック２０１1 〜２０１8 に出力される。
び被演算データＳ２２１1 〜Ｓ２２１8 が、それぞれ対
応する演算サブブロック２００1 〜２００8 のクロック
イネーブラ２１０1 〜２１０8 に入力される。そして、
クロックイネーブラ２１０1 〜２１０8 において、それ
ぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが検
出される。具体的には、クロックイネーブラ２１０4 ，
２１０7 ，２１０8 において「１」が検出され、クロッ
クイネーブラ２１０1 ，２１０2 ，２１０3 ，２１
０5 ，２１０6 において「０」が検出される。その結
果、演算サブブロック２００4 ，２００7 ，２００8 に
おいてのみ、被演算データＳ２２１4 ，Ｓ２２１7 ，Ｓ
２２１8 を用いて、「ｓ／ｑ」および「ｔ／ｑ」が算出
され、当該除算結果Ｓ２００4 ，Ｓ２００7 ，Ｓ２００
8 が演算ブロック２０１の演算ブロック２０１4 ，２０
１7 ，２０１8 に出力される。一方、演算サブブロック
２００1 ，２００2 ，２００3 ，２００5 ，２００6で
は、除算は行なわれない。また、除算結果Ｓ２００4 ，
Ｓ２００7 ，Ｓ２００8 の出力と同期して、ｖａｌデー
タＳ２２０1 〜Ｓ２２０8 が、演算ブロック２０１の演
算サブブロック２０１1 〜２０１8 に出力される。
【００４４】次に、演算サブブロック２０１1 〜２０１
8 のクロックイネーブラ２１０1 〜２１０8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０１4 ，２０１7 ，２０１8 においての
み、除算結果Ｓ２００4 ，Ｓ２００7 ，Ｓ２００8 が示
す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャ
サイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチ
ャ座標データＳ２０２4 ，Ｓ２０２7 ，Ｓ２０２8 が生
成され、それぞれ演算ブロック２０２の演算サブブロッ
ク２０２4 ，２０２7 ，２０２8 に出力される。一方、
演算サブブロック２０１1 ，２０１2 ，２０１3 ，２０
１5 ，２０１6では、演算は行なわれない。また、テク
スチャ座標データＳ２０２4 ，Ｓ２０２7 ，Ｓ２０２8
の出力と同期して、ｖａｌデータＳ２２０1 〜Ｓ２２０
8 が、演算ブロック２０２の演算サブブロック２０２1
〜２０２8 に出力される。
8 のクロックイネーブラ２１０1 〜２１０8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０１4 ，２０１7 ，２０１8 においての
み、除算結果Ｓ２００4 ，Ｓ２００7 ，Ｓ２００8 が示
す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャ
サイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチ
ャ座標データＳ２０２4 ，Ｓ２０２7 ，Ｓ２０２8 が生
成され、それぞれ演算ブロック２０２の演算サブブロッ
ク２０２4 ，２０２7 ，２０２8 に出力される。一方、
演算サブブロック２０１1 ，２０１2 ，２０１3 ，２０
１5 ，２０１6では、演算は行なわれない。また、テク
スチャ座標データＳ２０２4 ，Ｓ２０２7 ，Ｓ２０２8
の出力と同期して、ｖａｌデータＳ２２０1 〜Ｓ２２０
8 が、演算ブロック２０２の演算サブブロック２０２1
〜２０２8 に出力される。
【００４５】次に、演算サブブロック２０２1 〜２０２
8 のクロックイネーブラ２１２1 〜２１２8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０２4 ，２０２7 ，２０２8 においての
み、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記
憶されているテクスチャデータの読み出し処理が行なわ
れ、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ，α）データが読み出される。
そして、この読み出した（Ｒ，Ｇ，Ｂ，α）データＳ２
０２4 ，Ｓ２０２7 ，Ｓ２０２8 が、演算ブロック２０
４の演算サブブロック２０３4 ，２０３7 ，２０３8 に
出力される。一方、演算サブブロック２０２1 ，２０２
2 ，２０２3 ，２０２5 ，２０２6では、読み出し処理
は行なわれない。また、（Ｒ，Ｇ，Ｂ，α）データＳ２
０２4 ，Ｓ２０２7 ，Ｓ２０２8 の出力と同期して、ｖ
ａｌデータＳ２２０1 〜Ｓ２２０8 が、演算ブロック２
０３の演算サブブロック２０３1 〜２０３8 に出力され
る。
8 のクロックイネーブラ２１２1 〜２１２8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０２4 ，２０２7 ，２０２8 においての
み、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記
憶されているテクスチャデータの読み出し処理が行なわ
れ、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ，α）データが読み出される。
そして、この読み出した（Ｒ，Ｇ，Ｂ，α）データＳ２
０２4 ，Ｓ２０２7 ，Ｓ２０２8 が、演算ブロック２０
４の演算サブブロック２０３4 ，２０３7 ，２０３8 に
出力される。一方、演算サブブロック２０２1 ，２０２
2 ，２０２3 ，２０２5 ，２０２6では、読み出し処理
は行なわれない。また、（Ｒ，Ｇ，Ｂ，α）データＳ２
０２4 ，Ｓ２０２7 ，Ｓ２０２8 の出力と同期して、ｖ
ａｌデータＳ２２０1 〜Ｓ２２０8 が、演算ブロック２
０３の演算サブブロック２０３1 〜２０３8 に出力され
る。
【００４６】次に、演算サブブロック２０３1 〜２０３
8 のクロックイネーブラ２１２1 〜２１２8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０３4 ，２０３7 ，２０３8 においての
み、それぞれ演算ブロック２０２から入力したテクスチ
ャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，
２０２7 ，２０２8 と、トライアングルＤＤＡ回路１１
からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）デ
ータとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０
２7 ，２０２8 に含まれるαデータ（テクスチャα）が
示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成す
る。そして、演算サブブロック２０３4 ，２０３7 ，２
０３8 は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対
応するＤＤＡデータＳ１１に含まれるαデータとを含む
（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，２０３7 ，２０
３8 を、演算ブロック２０４に出力する。一方、演算サ
ブブロック２０３1 ，２０３2 ，２０３3 ，２０３5 ，
２０３6では、混合処理は行なわれない。
8 のクロックイネーブラ２１２1 〜２１２8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０３4 ，２０３7 ，２０３8 においての
み、それぞれ演算ブロック２０２から入力したテクスチ
ャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，
２０２7 ，２０２8 と、トライアングルＤＤＡ回路１１
からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）デ
ータとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２4 ，２０
２7 ，２０２8 に含まれるαデータ（テクスチャα）が
示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成す
る。そして、演算サブブロック２０３4 ，２０３7 ，２
０３8 は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対
応するＤＤＡデータＳ１１に含まれるαデータとを含む
（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，２０３7 ，２０
３8 を、演算ブロック２０４に出力する。一方、演算サ
ブブロック２０３1 ，２０３2 ，２０３3 ，２０３5 ，
２０３6では、混合処理は行なわれない。
【００４７】次に、演算サブブロック２０４1 〜２０４
8 のクロックイネーブラ２１４1 〜２１４8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０４4 ，２０４7 ，２０４8 においての
み、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０
３7 ，Ｓ２０３8 について、ｚバッファ２２に記憶され
たｚデータの内容を用いて、ｚ比較が行なわれ、（Ｒ，
Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３
8 によって描画する画像が、前回、ディスプレイバッフ
ァ２１に描画した値よりも手前に位置する場合には、ｚ
バッファ２２が更新されると共に、（Ｒ，Ｇ，Ｂ，α）
データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 が、それぞ
れ（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，
Ｓ２０４8 として、それぞれ演算サブブロック２０５の
演算サブブロック２０５4 ，２０５7 ，２０５8 に出力
される。
8 のクロックイネーブラ２１４1 〜２１４8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、演算
サブブロック２０４4 ，２０４7 ，２０４8 においての
み、（Ｒ，Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０
３7 ，Ｓ２０３8 について、ｚバッファ２２に記憶され
たｚデータの内容を用いて、ｚ比較が行なわれ、（Ｒ，
Ｇ，Ｂ，α）データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３
8 によって描画する画像が、前回、ディスプレイバッフ
ァ２１に描画した値よりも手前に位置する場合には、ｚ
バッファ２２が更新されると共に、（Ｒ，Ｇ，Ｂ，α）
データＳ２０３4 ，Ｓ２０３7 ，Ｓ２０３8 が、それぞ
れ（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，
Ｓ２０４8 として、それぞれ演算サブブロック２０５の
演算サブブロック２０５4 ，２０５7 ，２０５8 に出力
される。
【００４８】次に、演算サブブロック２０５1 〜２０５
8 のクロックイネーブラ２１５1 〜２１５8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、
（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ
２０４8 の（Ｒ，Ｇ，Ｂ）データと、既にディスプレイ
バッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データと
が、αデータが示す混合値で混合され、（Ｒ，Ｇ，Ｂ）
データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が最終的に
算出される。そして、この混合処理された，（Ｒ，Ｇ，
Ｂ）データＳ２０５4 ，Ｓ２０５7，Ｓ２０５8 が、デ
ィスプレイバッファ２１に書き込まれる。一方、演算サ
ブブロック２０４1 ，２０４2 ，２０４3 ，２０４5 ，
２０４6では、混合処理は行なわれない。
8 のクロックイネーブラ２１５1 〜２１５8 において、
それぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル
が検出される。そして、この検出結果に基づいて、
（Ｒ，Ｇ，Ｂ，α）データＳ２０４4 ，Ｓ２０４7 ，Ｓ
２０４8 の（Ｒ，Ｇ，Ｂ）データと、既にディスプレイ
バッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データと
が、αデータが示す混合値で混合され、（Ｒ，Ｇ，Ｂ）
データＳ２０５4 ，Ｓ２０５7 ，Ｓ２０５8 が最終的に
算出される。そして、この混合処理された，（Ｒ，Ｇ，
Ｂ）データＳ２０５4 ，Ｓ２０５7，Ｓ２０５8 が、デ
ィスプレイバッファ２１に書き込まれる。一方、演算サ
ブブロック２０４1 ，２０４2 ，２０４3 ，２０４5 ，
２０４6では、混合処理は行なわれない。
【００４９】すなわち、テクスチャエンジン回路１２お
よびメモリＩ／Ｆ回路１３では、図６に示す矩形３１内
の画素について同時に処理を行なう場合に、三角形３０
の外に位置する画素についての処理は行なわない。すな
わち、図４に示す矩形３１内の画素についての演算を行
なっている間は、演算サブブロック２００1 ，２０
０2 ，２００3 ，２００5 ，２００6 ，２０１1 ，２０
１2 ，２０１3 ，２０１5，２０１6 ，２０２1 ，２０
２2 ，２０２3 ，２０２5 ，２０２6 ，２０４1 ，２０
４2 ，２０４3 ，２０４5 ，２０４6 ，２０５1 ，２０
５2 ，２０５3 ，２０５5 ，２０５6 は停止した状態に
なり、これらの演算サブブロックは電力を消費しない。
よびメモリＩ／Ｆ回路１３では、図６に示す矩形３１内
の画素について同時に処理を行なう場合に、三角形３０
の外に位置する画素についての処理は行なわない。すな
わち、図４に示す矩形３１内の画素についての演算を行
なっている間は、演算サブブロック２００1 ，２０
０2 ，２００3 ，２００5 ，２００6 ，２０１1 ，２０
１2 ，２０１3 ，２０１5，２０１6 ，２０２1 ，２０
２2 ，２０２3 ，２０２5 ，２０２6 ，２０４1 ，２０
４2 ，２０４3 ，２０４5 ，２０４6 ，２０５1 ，２０
５2 ，２０５3 ，２０５5 ，２０５6 は停止した状態に
なり、これらの演算サブブロックは電力を消費しない。
【００５０】以上説明したように、３次元コンピュータ
グラフィックシステム１によれば、テクスチャエンジン
回路１２におけるパイプライン処理において、同時処理
する８画素のうち、処理対象となる三角形の外部に位置
する画素についての演算は行なわないようにすることが
できる。そのため、テクスチャエンジン回路１２におけ
る消費電力を大幅に低減できる。その結果、３次元コン
ピュータグラフィックシステム１の電源として、簡単か
つ安価なものを用いることができる。なお、テクスチャ
エンジン回路１２は、図３および図４に示すように、各
演算サブブロックに、クロックイネーブラおよび１ビッ
トのフラグ用フリップフロップを組み込むことで、上述
した機能を実現するが、クロックイネーブラおよび１ビ
ットのフラグ用フリップフロップの回路規模は小さいた
め、テクスチャエンジン回路１２の回路規模が大幅に増
大することはない。
グラフィックシステム１によれば、テクスチャエンジン
回路１２におけるパイプライン処理において、同時処理
する８画素のうち、処理対象となる三角形の外部に位置
する画素についての演算は行なわないようにすることが
できる。そのため、テクスチャエンジン回路１２におけ
る消費電力を大幅に低減できる。その結果、３次元コン
ピュータグラフィックシステム１の電源として、簡単か
つ安価なものを用いることができる。なお、テクスチャ
エンジン回路１２は、図３および図４に示すように、各
演算サブブロックに、クロックイネーブラおよび１ビッ
トのフラグ用フリップフロップを組み込むことで、上述
した機能を実現するが、クロックイネーブラおよび１ビ
ットのフラグ用フリップフロップの回路規模は小さいた
め、テクスチャエンジン回路１２の回路規模が大幅に増
大することはない。
【００５１】第２実施形態 図５は、本実施形態の３次元コンピュータグラフィック
システム４５１のシステム構成図である。本実施形態の
３次元コンピュータグラフィックシステム４５１は、α
ブレンド処理を行うか否かを各画素毎に予め判断し、α
ブレンド処理を行わないと判断した場合に、αブレンド
処理を行う演算サブブロックのうち対応する演算サブブ
ロックの処理を停止させる点を除いて、前述した第１実
施形態の３次元コンピュータグラフィックシステム１と
同じである。すなわち、本実施形態では、各演算サブブ
ロックは、第１実施形態の場合と同様に、対応する画素
が処理対象となる三角形の外部に位置する場合には処理
を停止する。また、演算サブブロックのうちαブレンド
処理を行う演算サブブロックは、対応する画素が処理対
象となる三角形の外部に位置するか、あるいは対応する
画素のαデータが「０」である場合に処理を停止する。
システム４５１のシステム構成図である。本実施形態の
３次元コンピュータグラフィックシステム４５１は、α
ブレンド処理を行うか否かを各画素毎に予め判断し、α
ブレンド処理を行わないと判断した場合に、αブレンド
処理を行う演算サブブロックのうち対応する演算サブブ
ロックの処理を停止させる点を除いて、前述した第１実
施形態の３次元コンピュータグラフィックシステム１と
同じである。すなわち、本実施形態では、各演算サブブ
ロックは、第１実施形態の場合と同様に、対応する画素
が処理対象となる三角形の外部に位置する場合には処理
を停止する。また、演算サブブロックのうちαブレンド
処理を行う演算サブブロックは、対応する画素が処理対
象となる三角形の外部に位置するか、あるいは対応する
画素のαデータが「０」である場合に処理を停止する。
【００５２】図５に示すように、３次元コンピュータグ
ラフィックシステム４５１は、メインメモリ２、Ｉ／Ｏ
インタフェース回路３、メインプロセッサ４およびレン
ダリング回路４２５がメインバス６を介して接続されて
いる。図５において、図１と同じ符号を付した構成要素
は、第１実施形態で説明した同一符号を付した構成要素
と同じである。すなわち、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびメインバ
ス６は、第１実施形態で説明したものと同じである。
ラフィックシステム４５１は、メインメモリ２、Ｉ／Ｏ
インタフェース回路３、メインプロセッサ４およびレン
ダリング回路４２５がメインバス６を介して接続されて
いる。図５において、図１と同じ符号を付した構成要素
は、第１実施形態で説明した同一符号を付した構成要素
と同じである。すなわち、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびメインバ
ス６は、第１実施形態で説明したものと同じである。
【００５３】また、図５に示すように、レンダリング回
路４２５は、ＤＤＡセットアップ回路１０、トライアン
グルＤＤＡ回路４１１、テクスチャエンジン回路１２、
メモリＩ／Ｆ回路４１３、ＣＲＴコントローラ回路１
４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡ
Ｍ１７を有する。ここで、ＤＤＡセットアップ回路１
０、テクスチャエンジン回路１２、ＣＲＴコントローラ
回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６および
ＳＲＡＭ１７は、第１実施形態で説明したものと同じで
ある。
路４２５は、ＤＤＡセットアップ回路１０、トライアン
グルＤＤＡ回路４１１、テクスチャエンジン回路１２、
メモリＩ／Ｆ回路４１３、ＣＲＴコントローラ回路１
４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡ
Ｍ１７を有する。ここで、ＤＤＡセットアップ回路１
０、テクスチャエンジン回路１２、ＣＲＴコントローラ
回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６および
ＳＲＡＭ１７は、第１実施形態で説明したものと同じで
ある。
【００５４】以下、トライアングルＤＤＡ回路４１１お
よびメモリＩ／Ｆ回路４１３について説明する。トライアングルＤＤＡ回路４１１ トライアングルＤＤＡ回路４１１は、前述した第１実施
形態のトライアングルＤＤＡ回路１１と同様に、ＤＤＡ
セットアップ回路１０から入力した変分データＳ１０を
用いて、三角形内部の各画素の線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。トラ
イアングルＤＤＡ回路４１１は、各画素の（ｘ，ｙ）デ
ータと、当該（ｘ，ｙ）座標の画素についての（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、Ｄ
ＤＡデータ（補間データ）Ｓ１１としてテクスチャエン
ジン回路１２に出力する。本実施形態では、トライアン
グルＤＤＡ回路４１１は、並行して処理を行う矩形内に
位置する８画素分のＤＤＡデータＳ１１を単位としてテ
クスチャエンジン回路１２に出力する。なお、以下、並
行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータ
をｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ
２２１1 〜Ｓ２２１8 とする。すなわち、トライアング
ルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データ
Ｓ２２１1 〜Ｓ２２１8 とからなるＤＤＡデータＳ１１
をテクスチャエンジン回路１２に出力する。
よびメモリＩ／Ｆ回路４１３について説明する。トライアングルＤＤＡ回路４１１ トライアングルＤＤＡ回路４１１は、前述した第１実施
形態のトライアングルＤＤＡ回路１１と同様に、ＤＤＡ
セットアップ回路１０から入力した変分データＳ１０を
用いて、三角形内部の各画素の線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。トラ
イアングルＤＤＡ回路４１１は、各画素の（ｘ，ｙ）デ
ータと、当該（ｘ，ｙ）座標の画素についての（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、Ｄ
ＤＡデータ（補間データ）Ｓ１１としてテクスチャエン
ジン回路１２に出力する。本実施形態では、トライアン
グルＤＤＡ回路４１１は、並行して処理を行う矩形内に
位置する８画素分のＤＤＡデータＳ１１を単位としてテ
クスチャエンジン回路１２に出力する。なお、以下、並
行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータ
をｖａｌデータＳ２２０1 〜Ｓ２２０8 とし、（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ
２２１1 〜Ｓ２２１8 とする。すなわち、トライアング
ルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 と、被演算データ
Ｓ２２１1 〜Ｓ２２１8 とからなるＤＤＡデータＳ１１
をテクスチャエンジン回路１２に出力する。
【００５５】また、トライアングルＤＤＡ回路４１１
は、並行して処理を行う８画素について、上述したよう
に線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ）データのうちαデータが「０」であるか否か、
すなわちαブレンド処理を行うか否かを判断する。そし
て、トライアングルＤＤＡ回路４１１は、αデータが
「０」であると判断した場合に、「０」（αブレンド処
理を行わないことを）を示すｖａｌデータ４１１ａ1 〜
Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力し、αデ
ータが「０」ではないと判断した場合に、「１」（αブ
レンド処理を行うことを）を示すｖａｌデータ４１１ａ
1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力す
る。
は、並行して処理を行う８画素について、上述したよう
に線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ）データのうちαデータが「０」であるか否か、
すなわちαブレンド処理を行うか否かを判断する。そし
て、トライアングルＤＤＡ回路４１１は、αデータが
「０」であると判断した場合に、「０」（αブレンド処
理を行わないことを）を示すｖａｌデータ４１１ａ1 〜
Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力し、αデ
ータが「０」ではないと判断した場合に、「１」（αブ
レンド処理を行うことを）を示すｖａｌデータ４１１ａ
1 〜Ｓ４１１ａ8 をメモリＩ／Ｆ回路４１３に出力す
る。
【００５６】メモリＩ／Ｆ回路４１３ 図６は、テクスチャエンジン回路１２およびメモリＩ／
Ｆ回路４１３の構成図である。図６に示すように、メモ
リＩ／Ｆ回路４１３は、演算ブロック２０４および演算
ブロック４０５を有する。なお、図６において、図３と
同じ符号を付した構成要素は、第１実施形態で説明した
同一符号を構成要素と同じである。すなわち、テクスチ
ャエンジン回路１２は、第１実施形態で説明したものと
同じであり、メモリＩ／Ｆ回路４１３の演算ブロック２
０４も第１実施形態で説明したものと同じである。
Ｆ回路４１３の構成図である。図６に示すように、メモ
リＩ／Ｆ回路４１３は、演算ブロック２０４および演算
ブロック４０５を有する。なお、図６において、図３と
同じ符号を付した構成要素は、第１実施形態で説明した
同一符号を構成要素と同じである。すなわち、テクスチ
ャエンジン回路１２は、第１実施形態で説明したものと
同じであり、メモリＩ／Ｆ回路４１３の演算ブロック２
０４も第１実施形態で説明したものと同じである。
【００５７】以下、メモリＩ／Ｆ回路４１３の演算ブロ
ック４０５について説明する。 〔演算ブロック４０５〕演算ブロック４０５は、演算サ
ブブロック４０５1 〜４０５8 を有し、演算サブブロッ
ク２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）
データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバ
ッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データと
を、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ
２０４8 に含まれるαデータが示す混合値で混合し、混
合後の（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 を
ディスプレイバッファ２１に書き込む（打ち込む）。こ
のとき、演算サブブロック４０５1 〜４０５8 は、それ
ぞれクロックイネーブラ４１５1 〜４１５8 により、そ
れぞれ演算ブロック２０４からのｖａｌデータＳ２２０
1 〜Ｓ２２０8 および図５に示すトライアングルＤＤＡ
回路４１１からのｖａｌデータＳ４１１ａ1 〜Ｓ４１１
ａ8 のレベルを検出し、双方のレベルが「１」の場合に
のみαブレンド処理を行う。ここで、双方のレベルが
「１」の場合とは、当該画素が処理対象となる三角形の
内部に位置し、しかも、当該画素のαデータが「０」で
ない（αブレンド処理を行うことを示す）場合である。
すなわち、演算サブブロック４０５1 〜４０５8 は、そ
れぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａ
ｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうちいずれか一
方が「０」の場合には、αブレンド処理を行わない。
ック４０５について説明する。 〔演算ブロック４０５〕演算ブロック４０５は、演算サ
ブブロック４０５1 〜４０５8 を有し、演算サブブロッ
ク２０４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）
データＳ２０４1 〜Ｓ２０４8 と、既にディスプレイバ
ッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データと
を、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ
２０４8 に含まれるαデータが示す混合値で混合し、混
合後の（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 を
ディスプレイバッファ２１に書き込む（打ち込む）。こ
のとき、演算サブブロック４０５1 〜４０５8 は、それ
ぞれクロックイネーブラ４１５1 〜４１５8 により、そ
れぞれ演算ブロック２０４からのｖａｌデータＳ２２０
1 〜Ｓ２２０8 および図５に示すトライアングルＤＤＡ
回路４１１からのｖａｌデータＳ４１１ａ1 〜Ｓ４１１
ａ8 のレベルを検出し、双方のレベルが「１」の場合に
のみαブレンド処理を行う。ここで、双方のレベルが
「１」の場合とは、当該画素が処理対象となる三角形の
内部に位置し、しかも、当該画素のαデータが「０」で
ない（αブレンド処理を行うことを示す）場合である。
すなわち、演算サブブロック４０５1 〜４０５8 は、そ
れぞれｖａｌデータＳ２２０1 〜Ｓ２２０8 およびｖａ
ｌデータＳ４１１ａ1 〜Ｓ４１１ａ8 のうちいずれか一
方が「０」の場合には、αブレンド処理を行わない。
【００５８】なお、演算サブブロック４０５1 〜４０５
8 は、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが
「１」であり、ｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ
8 のレベルが「０」の場合には、演算サブブロック２０
４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データ
Ｓ２０４1 〜Ｓ２０４8 をディスプレイバッファ２１に
書き込む。
8 は、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが
「１」であり、ｖａｌデータＳ４１１ａ1 〜Ｓ４１１ａ
8 のレベルが「０」の場合には、演算サブブロック２０
４1 〜２０４8 から入力した（Ｒ，Ｇ，Ｂ，α）データ
Ｓ２０４1 〜Ｓ２０４8 をディスプレイバッファ２１に
書き込む。
【００５９】以下、３次元コンピュータグラフィックシ
ステム４５１の動作について説明する。３次元コンピュ
ータグラフィックシステム４５１の全体動作は、基本的
に前述した第１実施形態で説明した３次元コンピュータ
グラフィックシステム１の全体動作と同じである。ま
た、図６に示すテクスチャエンジン回路１２およびメモ
リＩ／Ｆ回路４１３のパイプライン処理の動作は、演算
ブロック２００〜２０４の処理については、前述した第
１実施形態で説明した動作と同じである。
ステム４５１の動作について説明する。３次元コンピュ
ータグラフィックシステム４５１の全体動作は、基本的
に前述した第１実施形態で説明した３次元コンピュータ
グラフィックシステム１の全体動作と同じである。ま
た、図６に示すテクスチャエンジン回路１２およびメモ
リＩ／Ｆ回路４１３のパイプライン処理の動作は、演算
ブロック２００〜２０４の処理については、前述した第
１実施形態で説明した動作と同じである。
【００６０】以下、演算ブロック４０５の動作について
説明する。それぞれ図６に示す演算サブブロック２０４
1 〜２０４8 から演算サブブロック４１５1 〜４１５8
に、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8
およびｖａｌデータＳ２２０1 〜Ｓ２２０8 が出力され
る。また、図５に示すトライアングルＤＤＡ回路４１１
において、線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データのうちαデータが「０」である
か否かが判断され、当該判断の結果を示すｖａｌデータ
４１１ａ1 〜Ｓ４１１ａ8 が図６に示す演算サブブロッ
ク４１５1 〜４１５8 にそれぞれ出力される。そして、
演算サブブロック４１５1 〜４１５8 において、それぞ
れクロックイネーブラ４１５1 〜４１５8 により、ｖａ
ｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ
４１１ａ1 〜Ｓ４１１ａ8 のレベルが検出され、双方の
レベルが「１」の場合にのみαブレンド処理が行われ
る。αブレンド処理では、（Ｒ，Ｇ，Ｂ，α）データＳ
２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２
１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞ
れ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に
含まれるαデータが示す混合値で混合されて（Ｒ，Ｇ，
Ｂ）データＳ４０５1 〜Ｓ４０５8 が生成される。そし
て、（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が、
ディスプレイバッファ２１に書き込まれる。
説明する。それぞれ図６に示す演算サブブロック２０４
1 〜２０４8 から演算サブブロック４１５1 〜４１５8
に、（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8
およびｖａｌデータＳ２２０1 〜Ｓ２２０8 が出力され
る。また、図５に示すトライアングルＤＤＡ回路４１１
において、線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データのうちαデータが「０」である
か否かが判断され、当該判断の結果を示すｖａｌデータ
４１１ａ1 〜Ｓ４１１ａ8 が図６に示す演算サブブロッ
ク４１５1 〜４１５8 にそれぞれ出力される。そして、
演算サブブロック４１５1 〜４１５8 において、それぞ
れクロックイネーブラ４１５1 〜４１５8 により、ｖａ
ｌデータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ
４１１ａ1 〜Ｓ４１１ａ8 のレベルが検出され、双方の
レベルが「１」の場合にのみαブレンド処理が行われ
る。αブレンド処理では、（Ｒ，Ｇ，Ｂ，α）データＳ
２０４1 〜Ｓ２０４8 と、既にディスプレイバッファ２
１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞ
れ（Ｒ，Ｇ，Ｂ，α）データＳ２０４1 〜Ｓ２０４8 に
含まれるαデータが示す混合値で混合されて（Ｒ，Ｇ，
Ｂ）データＳ４０５1 〜Ｓ４０５8 が生成される。そし
て、（Ｒ，Ｇ，Ｂ）データＳ４０５1 〜Ｓ４０５8 が、
ディスプレイバッファ２１に書き込まれる。
【００６１】すなわち、本実施形態では、演算サブブロ
ック４１５1 〜４１５8 のそれぞれにおいて、ｖａｌデ
ータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１
１ａ 1 〜Ｓ４１１ａ8 のうち何れか一方が「０」の場合
には、αブレンド処理は行われない。
ック４１５1 〜４１５8 のそれぞれにおいて、ｖａｌデ
ータＳ２２０1 〜Ｓ２２０8 およびｖａｌデータＳ４１
１ａ 1 〜Ｓ４１１ａ8 のうち何れか一方が「０」の場合
には、αブレンド処理は行われない。
【００６２】以上説明したように、３次元コンピュータ
グラフィックシステム４５１によれば、トライアングル
ＤＤＡ回路４１１において、各画素についてαデータが
「０」であるか否かを判断する。そして、メモリＩ／Ｆ
回路４１３において、同時処理する８画素のうち処理対
象となる三角形の内部に位置する画素であっても、トラ
イアングルＤＤＡ回路４１１による上記判断の結果に基
づいて、αデータが「０」の画素についてのαブレンド
処理を行わないようにすることができる。そのため、３
次元コンピュータグラフィックシステム４５１によれ
ば、前述した第１実施形態の３次元コンピュータグラフ
ィックシステム１に比べてさらに、消費電力を低減でき
る。
グラフィックシステム４５１によれば、トライアングル
ＤＤＡ回路４１１において、各画素についてαデータが
「０」であるか否かを判断する。そして、メモリＩ／Ｆ
回路４１３において、同時処理する８画素のうち処理対
象となる三角形の内部に位置する画素であっても、トラ
イアングルＤＤＡ回路４１１による上記判断の結果に基
づいて、αデータが「０」の画素についてのαブレンド
処理を行わないようにすることができる。そのため、３
次元コンピュータグラフィックシステム４５１によれ
ば、前述した第１実施形態の３次元コンピュータグラフ
ィックシステム１に比べてさらに、消費電力を低減でき
る。
【００６３】第３実施形態 図７は、本実施形態の３次元コンピュータグラフィック
システム５５１のシステム構成図である。本実施形態の
３次元コンピュータグラフィックシステム５５１では、
例えば、処理対象となっている画素のｚデータとｚバッ
ファに記憶されている対応するｚデータとの比較を行
い、今回描画しようとする画像が前回描画した画像より
奥側（視点側と反対の方向）にある場合には、当該画素
についてのテクスチャ座標データ（ｕ，ｖ）の生成処
理、テクスチャデータの読み出し処理、テクスチャαブ
レンド処理およびαブレンド処理を停止する。
システム５５１のシステム構成図である。本実施形態の
３次元コンピュータグラフィックシステム５５１では、
例えば、処理対象となっている画素のｚデータとｚバッ
ファに記憶されている対応するｚデータとの比較を行
い、今回描画しようとする画像が前回描画した画像より
奥側（視点側と反対の方向）にある場合には、当該画素
についてのテクスチャ座標データ（ｕ，ｖ）の生成処
理、テクスチャデータの読み出し処理、テクスチャαブ
レンド処理およびαブレンド処理を停止する。
【００６４】図７に示すように、３次元コンピュータグ
ラフィックシステム５５１は、メインメモリ２、Ｉ／Ｏ
インタフェース回路３、メインプロセッサ４およびレン
ダリング回路５２５がメインバス６を介して接続されて
いる。図７において、図１と同じ符号を付した構成要素
は、第１実施形態で説明した同一符号を付した構成要素
と同じである。すなわち、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびメインバ
ス６は、第１実施形態で説明したものと同じである。
ラフィックシステム５５１は、メインメモリ２、Ｉ／Ｏ
インタフェース回路３、メインプロセッサ４およびレン
ダリング回路５２５がメインバス６を介して接続されて
いる。図７において、図１と同じ符号を付した構成要素
は、第１実施形態で説明した同一符号を付した構成要素
と同じである。すなわち、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびメインバ
ス６は、第１実施形態で説明したものと同じである。
【００６５】また、図７に示すように、レンダリング回
路５２５は、ＤＤＡセットアップ回路１０、トライアン
グルＤＤＡ回路１１、テクスチャエンジン回路５１２、
メモリＩ／Ｆ回路５１３、ＣＲＴコントローラ回路１
４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡ
Ｍ１７を有する。ここで、ＤＤＡセットアップ回路１
０、トライアングルＤＤＡ回路１１、ＣＲＴコントロー
ラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およ
びＳＲＡＭ１７は、第１実施形態で説明したものと同じ
である。
路５２５は、ＤＤＡセットアップ回路１０、トライアン
グルＤＤＡ回路１１、テクスチャエンジン回路５１２、
メモリＩ／Ｆ回路５１３、ＣＲＴコントローラ回路１
４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡ
Ｍ１７を有する。ここで、ＤＤＡセットアップ回路１
０、トライアングルＤＤＡ回路１１、ＣＲＴコントロー
ラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およ
びＳＲＡＭ１７は、第１実施形態で説明したものと同じ
である。
【００６６】以下、テクスチャエンジン回路５１２およ
びメモリＩ／Ｆ回路５１３について説明する。図８は、
テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路
５１３の構成図である。図８に示すように、テクスチャ
エンジン回路５１２は、演算ブロック５００、５０１、
５０２、５０３、５０４を有する。また、メモリＩ／Ｆ
回路５１３は、演算ブロック５０５を有する。本実施形
態では、演算ブロック５００〜５０５は、それぞれ８画
素についての処理を同時に行い、パイプライン処理が行
われるように直列に接続されている。ここで、演算ブロ
ック５００ではｚ比較処理が行われ、演算ブロック５０
１では「ｓ／ｑ」および「ｔ／ｑ」の算出処理が行わ
れ、演算ブロック５０２ではテクスチャ座標データ
（ｕ，ｖ）の算出処理が行われ、演算ブロック５０３で
はテクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）デ
ータの読み出し処理が行われ、演算ブロック５０４では
テクスチャαブレンド処理が行われ、演算ブロック５０
５ではαブレンド処理が行われる。
びメモリＩ／Ｆ回路５１３について説明する。図８は、
テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路
５１３の構成図である。図８に示すように、テクスチャ
エンジン回路５１２は、演算ブロック５００、５０１、
５０２、５０３、５０４を有する。また、メモリＩ／Ｆ
回路５１３は、演算ブロック５０５を有する。本実施形
態では、演算ブロック５００〜５０５は、それぞれ８画
素についての処理を同時に行い、パイプライン処理が行
われるように直列に接続されている。ここで、演算ブロ
ック５００ではｚ比較処理が行われ、演算ブロック５０
１では「ｓ／ｑ」および「ｔ／ｑ」の算出処理が行わ
れ、演算ブロック５０２ではテクスチャ座標データ
（ｕ，ｖ）の算出処理が行われ、演算ブロック５０３で
はテクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）デ
ータの読み出し処理が行われ、演算ブロック５０４では
テクスチャαブレンド処理が行われ、演算ブロック５０
５ではαブレンド処理が行われる。
【００６７】〔演算ブロック５００〕演算ブロック５０
０は、演算サブブロック５００1 〜５００8 を有し、図
７に示すトライアングルＤＤＡ回路１１からＤＤＡデー
タＳ１１を入力する。演算サブブロック５００1 〜５０
０8 は、それぞれクロックイネーブラ２１４1 〜２１４
8 において、ＤＤＡデータＳ１１に含まれるｖａｌデー
タＳ２２０1〜Ｓ２２０8 のレベル検出を行い、その結
果、当該レベルが「１」の場合（当該画素が、処理対象
となる三角形の内部に位置する場合）にはｚ比較処理を
行い、当該レベルが「１」でない場合にはｚ比較処理を
行わない。
０は、演算サブブロック５００1 〜５００8 を有し、図
７に示すトライアングルＤＤＡ回路１１からＤＤＡデー
タＳ１１を入力する。演算サブブロック５００1 〜５０
０8 は、それぞれクロックイネーブラ２１４1 〜２１４
8 において、ＤＤＡデータＳ１１に含まれるｖａｌデー
タＳ２２０1〜Ｓ２２０8 のレベル検出を行い、その結
果、当該レベルが「１」の場合（当該画素が、処理対象
となる三角形の内部に位置する場合）にはｚ比較処理を
行い、当該レベルが「１」でない場合にはｚ比較処理を
行わない。
【００６８】演算サブブロック５００1 〜５００8 は、
ｚ比較処理において、ＤＤＡデータＳ１１に含まれる被
演算データＳ２２１1 〜Ｓ２２１8 のｚデータと、ｚバ
ッファ２２に記憶された対応するｚデータとを比較す
る。そして、演算サブブロック５００1 〜５００8 は、
被演算データＳ２２１1 〜Ｓ２２１8 によって描画する
画像が、前回、ディスプレイバッファ２１に描画した値
よりも手前（視点側）に位置する場合には、それぞれ
「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8
を演算ブロック５０１の演算サブブロック５０１1 〜５
０１8 に出力し、それぞれ被演算データＳ２２１1 〜Ｓ
２２１8 のｚデータで、ｚバッファ２２に記憶されてい
る対応するｚデータを書き換える。このとき、演算サブ
ブロック５００1 〜５００8 は、さらに被演算データＳ
２２１1〜Ｓ２２１8 を演算サブブロック５０１1 〜５
０１8 に出力する。一方、演算サブブロック５００1 〜
５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によ
って描画する画像が、前回、ディスプレイバッファ２１
に描画した値よりも手前（視点側）に位置しない場合に
は、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜
Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック
５０１1 〜５０１8 に出力し、ｚバッファ２２に記憶さ
れている対応するｚデータを書き換えない。
ｚ比較処理において、ＤＤＡデータＳ１１に含まれる被
演算データＳ２２１1 〜Ｓ２２１8 のｚデータと、ｚバ
ッファ２２に記憶された対応するｚデータとを比較す
る。そして、演算サブブロック５００1 〜５００8 は、
被演算データＳ２２１1 〜Ｓ２２１8 によって描画する
画像が、前回、ディスプレイバッファ２１に描画した値
よりも手前（視点側）に位置する場合には、それぞれ
「１」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8
を演算ブロック５０１の演算サブブロック５０１1 〜５
０１8 に出力し、それぞれ被演算データＳ２２１1 〜Ｓ
２２１8 のｚデータで、ｚバッファ２２に記憶されてい
る対応するｚデータを書き換える。このとき、演算サブ
ブロック５００1 〜５００8 は、さらに被演算データＳ
２２１1〜Ｓ２２１8 を演算サブブロック５０１1 〜５
０１8 に出力する。一方、演算サブブロック５００1 〜
５００8 は、被演算データＳ２２１1 〜Ｓ２２１8 によ
って描画する画像が、前回、ディスプレイバッファ２１
に描画した値よりも手前（視点側）に位置しない場合に
は、それぞれ「０」を示すｖａｌデータＳ５００ａ1 〜
Ｓ５００ａ8 を演算ブロック５０１の演算サブブロック
５０１1 〜５０１8 に出力し、ｚバッファ２２に記憶さ
れている対応するｚデータを書き換えない。
【００６９】〔演算ブロック５０１〕演算ブロック５０
１は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データ
を用いて、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とを行う。演算ブロック
５０１は、図８に示すように、８個の演算サブブロック
５０１1〜５０１8 を内蔵する。ここで、演算サブブロ
ック５０１1 は、被演算データＳ２２１1 およびｖａｌ
データＳ２２０1 ，Ｓ５００ａ1 を入力し、クロックイ
ネーブラ５１１1 〜５１１8 により、ｖａｌデータＳ２
２０1 およびＳ５００ａ1 の双方が「１」、すなわち有
効であるか否かを判断し、双方が「１」であると判断し
た場合に、「ｓ／ｑ」および「ｔ／ｑ」を算出し、これ
を除算結果Ｓ５０１1 として演算ブロック５０２の演算
サブブロック５０２1 に出力する。
１は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データ
を用いて、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とを行う。演算ブロック
５０１は、図８に示すように、８個の演算サブブロック
５０１1〜５０１8 を内蔵する。ここで、演算サブブロ
ック５０１1 は、被演算データＳ２２１1 およびｖａｌ
データＳ２２０1 ，Ｓ５００ａ1 を入力し、クロックイ
ネーブラ５１１1 〜５１１8 により、ｖａｌデータＳ２
２０1 およびＳ５００ａ1 の双方が「１」、すなわち有
効であるか否かを判断し、双方が「１」であると判断し
た場合に、「ｓ／ｑ」および「ｔ／ｑ」を算出し、これ
を除算結果Ｓ５０１1 として演算ブロック５０２の演算
サブブロック５０２1 に出力する。
【００７０】また、演算サブブロック５０１1 は、ｖａ
ｌデータＳ２２０1 およびＳ５００ａ1 のいずれか一方
が「０」、すなわち無効であることを示すと判断した場
合には演算は行わず、除算結果Ｓ５０１1 を出力しない
か、あるいは、所定の仮値を示す除算結果Ｓ５０１1 を
演算ブロック５０２の演算サブブロック５０２1 に出力
する。なお、演算サブブロック５０１2 〜５０１8 も、
それぞれ対応する画素について、演算サブブロック５０
１1 と同じ演算を行い、それぞれ除算結果Ｓ５０１2〜
Ｓ５０１8 を後段の演算ブロック５０２の演算サブブロ
ック５０２2 〜５０２8 にそれぞれ出力する。
ｌデータＳ２２０1 およびＳ５００ａ1 のいずれか一方
が「０」、すなわち無効であることを示すと判断した場
合には演算は行わず、除算結果Ｓ５０１1 を出力しない
か、あるいは、所定の仮値を示す除算結果Ｓ５０１1 を
演算ブロック５０２の演算サブブロック５０２1 に出力
する。なお、演算サブブロック５０１2 〜５０１8 も、
それぞれ対応する画素について、演算サブブロック５０
１1 と同じ演算を行い、それぞれ除算結果Ｓ５０１2〜
Ｓ５０１8 を後段の演算ブロック５０２の演算サブブロ
ック５０２2 〜５０２8 にそれぞれ出力する。
【００７１】〔演算ブロック５０２〕演算ブロック５０
２は、演算サブブロック５０２1 〜５０２8 を有し、演
算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ
５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。演算
サブブロック５０２1 は、クロックイネーブラ５１２1
においてｖａｌデータＳ２２０1 およびＳ５００ａ1 の
レベル検出を行い、双方のレベルが「１」の場合にのみ
演算を行い、それぞれ演算結果であるテクスチャ座標デ
ータＳ５０２1 を、演算ブロック５０３の演算サブブロ
ック５０３1 に出力する。演算サブブロック５０２2 〜
５０２8 も、演算サブブロック５０２1 と同様に、対応
するデータの処理を行う。
２は、演算サブブロック５０２1 〜５０２8 を有し、演
算ブロック５０１から入力した除算結果Ｓ５０１1 〜Ｓ
５０１8 が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。演算
サブブロック５０２1 は、クロックイネーブラ５１２1
においてｖａｌデータＳ２２０1 およびＳ５００ａ1 の
レベル検出を行い、双方のレベルが「１」の場合にのみ
演算を行い、それぞれ演算結果であるテクスチャ座標デ
ータＳ５０２1 を、演算ブロック５０３の演算サブブロ
ック５０３1 に出力する。演算サブブロック５０２2 〜
５０２8 も、演算サブブロック５０２1 と同様に、対応
するデータの処理を行う。
【００７２】〔演算ブロック５０３〕演算ブロック５０
３は、演算サブブロック５０３1 〜５０３8 を有し、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤ
ＲＡＭ１６に、演算ブロック５０２で生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいは
テクスチャバッファ２０に記憶されているテクスチャデ
ータを読み出すことで、（ｕ，ｖ）データに対応したテ
クスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）デー
タＳ１７を得る。演算サブブロック５０３1 は、クロッ
クイネーブラ５１３1 においてｖａｌデータＳ２２０1
およびＳ５００ａ1 のレベル検出を行い、双方のレベル
が「１」の場合にのみ読み出し処理を行い、それぞれ読
み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，
Ｇ，Ｂ．α）データＳ５０３1 として、演算ブロック２
０３の演算サブブロック５０４1 に出力する。演算サブ
ブロック５０３2 〜５０３8 も、演算サブブロック５０
３1 と同様に、対応するデータの処理を行う。
３は、演算サブブロック５０３1 〜５０３8 を有し、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤ
ＲＡＭ１６に、演算ブロック５０２で生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいは
テクスチャバッファ２０に記憶されているテクスチャデ
ータを読み出すことで、（ｕ，ｖ）データに対応したテ
クスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）デー
タＳ１７を得る。演算サブブロック５０３1 は、クロッ
クイネーブラ５１３1 においてｖａｌデータＳ２２０1
およびＳ５００ａ1 のレベル検出を行い、双方のレベル
が「１」の場合にのみ読み出し処理を行い、それぞれ読
み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，
Ｇ，Ｂ．α）データＳ５０３1 として、演算ブロック２
０３の演算サブブロック５０４1 に出力する。演算サブ
ブロック５０３2 〜５０３8 も、演算サブブロック５０
３1 と同様に、対応するデータの処理を行う。
【００７３】〔演算ブロック５０４〕演算ブロック５０
４は、演算サブブロック５０４1 〜５０４8 を有し、演
算ブロック５０３から入力したテクスチャデータである
（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、
トライアングルＤＤＡ回路１１からの対応するＤＤＡデ
ータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、
（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含
まれるαデータ（テクスチャα）が示す割合で混合し、
（Ｒ，Ｇ，Ｂ）混合データを生成する。そして、演算ブ
ロック５０４は、生成された（Ｒ，Ｇ，Ｂ）混合データ
と、対応するＤＤＡデータＳ１１に含まれるαデータと
を含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４
8 を、演算ブロック５０５に出力する。演算サブブロッ
ク５０４1 〜５０４8 は、それぞれクロックイネーブラ
５１４ 1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ
２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検
出を行い、双方のレベルが「１」の場合にのみ上記混合
処理を行う。
４は、演算サブブロック５０４1 〜５０４8 を有し、演
算ブロック５０３から入力したテクスチャデータである
（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 と、
トライアングルＤＤＡ回路１１からの対応するＤＤＡデ
ータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、
（Ｒ，Ｇ，Ｂ．α）データＳ５０３1 〜Ｓ５０３8 に含
まれるαデータ（テクスチャα）が示す割合で混合し、
（Ｒ，Ｇ，Ｂ）混合データを生成する。そして、演算ブ
ロック５０４は、生成された（Ｒ，Ｇ，Ｂ）混合データ
と、対応するＤＤＡデータＳ１１に含まれるαデータと
を含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４
8 を、演算ブロック５０５に出力する。演算サブブロッ
ク５０４1 〜５０４8 は、それぞれクロックイネーブラ
５１４ 1 〜５１４8 によりｖａｌデータＳ２２０1 〜Ｓ
２２０8 およびＳ５００ａ1 〜Ｓ５００ａ8 のレベル検
出を行い、双方のレベルが「１」の場合にのみ上記混合
処理を行う。
【００７４】〔演算ブロック５０５〕演算ブロック５０
５は、演算サブブロック５０５1 〜５０５8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４
8 と、既にディスプレイバッファ２１に記憶されている
（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，
α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータ
が示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データ
Ｓ５０５1 〜Ｓ５０５8 をディスプレイバッファ２１に
書き込む（打ち込む）。演算サブブロック５０５1 〜５
０５8 は、それぞれクロックイネーブラ２１５1 〜２１
５8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およ
びＳ５００ａ1〜Ｓ５００ａ8 のレベルを検出し、双方
のレベルが「１」の場合にのみ上記混合処理およびディ
スプレイバッファ２１への書き込み処理を行う。
５は、演算サブブロック５０５1 〜５０５8 を有し、入
力した（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４
8 と、既にディスプレイバッファ２１に記憶されている
（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，
α）データＳ５０４1 〜Ｓ５０４8 に含まれるαデータ
が示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データ
Ｓ５０５1 〜Ｓ５０５8 をディスプレイバッファ２１に
書き込む（打ち込む）。演算サブブロック５０５1 〜５
０５8 は、それぞれクロックイネーブラ２１５1 〜２１
５8 においてｖａｌデータＳ２２０1 〜Ｓ２２０8 およ
びＳ５００ａ1〜Ｓ５００ａ8 のレベルを検出し、双方
のレベルが「１」の場合にのみ上記混合処理およびディ
スプレイバッファ２１への書き込み処理を行う。
【００７５】以下、図８に示すテクスチャエンジン回路
５１２およびメモリＩ／Ｆ回路５１３のパイプライン処
理の動作について説明する。先ず、演算サブブロック５
００1 〜５００8 のクロックイネーブラ２１４1 〜２１
４8 において、それぞれＤＤＡデータＳ１１に含まれる
ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出が行
われ、当該レベルが「１」の場合（当該画素が、処理対
象となる三角形の内部に位置する場合）にはｚ比較処理
が行われる。そして、被演算データＳ２２１1 〜Ｓ２２
１8 によって描画する画像が、前回、ディスプレイバッ
ファ２１に描画した値よりも手前（視点側）に位置する
場合には、それぞれ「１」を示すｖａｌデータＳ５００
ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブ
ロック５０１1 〜５０１8 に出力され、それぞれ被演算
データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッフ
ァ２２に記憶されている対応するｚデータが書き換えら
れる。このとき、さらに被演算データＳ２２１1 〜Ｓ２
２１8 が、演算サブブロック５００1 〜５００8 から演
算サブブロック５０１1 〜５０１8 に出力される。一
方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが
「１」でない場合にはｚ比較処理は行われず、それぞれ
「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8
が演算ブロック５０１の演算サブブロック５０１1 〜５
０１8 に出力される。このとき、ｚバッファ２２に記憶
されている対応するｚデータは書き換えられない。
５１２およびメモリＩ／Ｆ回路５１３のパイプライン処
理の動作について説明する。先ず、演算サブブロック５
００1 〜５００8 のクロックイネーブラ２１４1 〜２１
４8 において、それぞれＤＤＡデータＳ１１に含まれる
ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベル検出が行
われ、当該レベルが「１」の場合（当該画素が、処理対
象となる三角形の内部に位置する場合）にはｚ比較処理
が行われる。そして、被演算データＳ２２１1 〜Ｓ２２
１8 によって描画する画像が、前回、ディスプレイバッ
ファ２１に描画した値よりも手前（視点側）に位置する
場合には、それぞれ「１」を示すｖａｌデータＳ５００
ａ1 〜Ｓ５００ａ8 が演算ブロック５０１の演算サブブ
ロック５０１1 〜５０１8 に出力され、それぞれ被演算
データＳ２２１1 〜Ｓ２２１8 のｚデータで、ｚバッフ
ァ２２に記憶されている対応するｚデータが書き換えら
れる。このとき、さらに被演算データＳ２２１1 〜Ｓ２
２１8 が、演算サブブロック５００1 〜５００8 から演
算サブブロック５０１1 〜５０１8 に出力される。一
方、ｖａｌデータＳ２２０1 〜Ｓ２２０8 のレベルが
「１」でない場合にはｚ比較処理は行われず、それぞれ
「０」を示すｖａｌデータＳ５００ａ1 〜Ｓ５００ａ8
が演算ブロック５０１の演算サブブロック５０１1 〜５
０１8 に出力される。このとき、ｚバッファ２２に記憶
されている対応するｚデータは書き換えられない。
【００７６】次に、演算サブブロック５０１1 〜５０１
8 のクロックイネーブラ５１１1 〜５１１8 において、
ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が
「１」、すなわち有効であるか否かが判断され、双方が
「１」であると判断された場合に、「ｓ／ｑ」および
「ｔ／ｑ」が算出され、これが除算結果Ｓ５０１1 〜Ｓ
５０１8 として演算ブロック５０２の演算サブブロック
５０２1 〜５０２8 に出力される。一方、ｖａｌデータ
Ｓ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００
ａ8 のいずれか一方が「０」、すなわち無効であること
を示すと判断された場合には、それぞれ演算サブブロッ
ク５０１1 〜５０１8 では演算は行われない。
8 のクロックイネーブラ５１１1 〜５１１8 において、
ｖａｌデータＳ２２０1 およびＳ５００ａ1 の双方が
「１」、すなわち有効であるか否かが判断され、双方が
「１」であると判断された場合に、「ｓ／ｑ」および
「ｔ／ｑ」が算出され、これが除算結果Ｓ５０１1 〜Ｓ
５０１8 として演算ブロック５０２の演算サブブロック
５０２1 〜５０２8 に出力される。一方、ｖａｌデータ
Ｓ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜Ｓ５００
ａ8 のいずれか一方が「０」、すなわち無効であること
を示すと判断された場合には、それぞれ演算サブブロッ
ク５０１1 〜５０１8 では演算は行われない。
【００７７】次に、演算サブブロック５０２1 〜５０２
8 のクロックイネーブラ５１２1 〜５１２8 においてｖ
ａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1
〜Ｓ５００ａ8 のレベル検出が行われる。そして、双方
のレベルが「１」の場合にのみ、演算サブブロック５０
２1 〜５０２8 において、それぞれ演算ブロック５０１
から入力した除算結果Ｓ５０１1〜Ｓ５０１8 が示す
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチ
ャ座標データ（ｕ，ｖ）が生成される。テクスチャ座標
データ（ｕ，ｖ）は、それぞれ演算サブブロック５０３
1 〜５０３8 に出力される。
8 のクロックイネーブラ５１２1 〜５１２8 においてｖ
ａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1
〜Ｓ５００ａ8 のレベル検出が行われる。そして、双方
のレベルが「１」の場合にのみ、演算サブブロック５０
２1 〜５０２8 において、それぞれ演算ブロック５０１
から入力した除算結果Ｓ５０１1〜Ｓ５０１8 が示す
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチ
ャ座標データ（ｕ，ｖ）が生成される。テクスチャ座標
データ（ｕ，ｖ）は、それぞれ演算サブブロック５０３
1 〜５０３8 に出力される。
【００７８】次に、演算サブブロック５０３1 〜５０３
8 のクロックイネーブラ５１３1 〜５１３8 において、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ
1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベル
が「１」の場合にのみ、テクスチャ座標データ（ｕ，
ｖ）を含む読み出し要求がＳＲＡＭ１７に出力され、メ
モリＩ／Ｆ回路１３を介してテクスチャデータが読み出
され、（ｕ，ｖ）データに対応したテクスチャアドレス
に記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が得られ
る。（Ｒ，Ｇ，Ｂ，α）データＳ１７は、（Ｒ，Ｇ，
Ｂ．α）データＳ５０３1 〜Ｓ５０３8 として、演算サ
ブブロック５０４1 〜５０４8 に出力される。
8 のクロックイネーブラ５１３1 〜５１３8 において、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ
1 〜Ｓ５００ａ8 のレベル検出が行われ、双方のレベル
が「１」の場合にのみ、テクスチャ座標データ（ｕ，
ｖ）を含む読み出し要求がＳＲＡＭ１７に出力され、メ
モリＩ／Ｆ回路１３を介してテクスチャデータが読み出
され、（ｕ，ｖ）データに対応したテクスチャアドレス
に記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が得られ
る。（Ｒ，Ｇ，Ｂ，α）データＳ１７は、（Ｒ，Ｇ，
Ｂ．α）データＳ５０３1 〜Ｓ５０３8 として、演算サ
ブブロック５０４1 〜５０４8 に出力される。
【００７９】次に、演算サブブロック５０４1 〜５０４
8 のクロックイネーブラ５１４1 〜５１４8 によりｖａ
ｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜
Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが
「１」の場合にのみ、（Ｒ，Ｇ，Ｂ．α）データＳ５０
３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１か
らの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，
Ｂ）データとが、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1
〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示
す割合で混合され、（Ｒ，Ｇ，Ｂ）混合データが生成さ
れる。そして、当該生成された（Ｒ，Ｇ，Ｂ）混合デー
タと、対応するＤＤＡデータＳ１１に含まれるαデータ
とを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０
４8 が、演算サブブロック５０４1 〜５０４8 から演算
サブブロック５０５1〜５０５8 に出力される。
8 のクロックイネーブラ５１４1 〜５１４8 によりｖａ
ｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ1 〜
Ｓ５００ａ8 のレベル検出が行われ、双方のレベルが
「１」の場合にのみ、（Ｒ，Ｇ，Ｂ．α）データＳ５０
３1 〜Ｓ５０３8 と、トライアングルＤＤＡ回路１１か
らの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，
Ｂ）データとが、（Ｒ，Ｇ，Ｂ．α）データＳ５０３1
〜Ｓ５０３8 に含まれるαデータ（テクスチャα）が示
す割合で混合され、（Ｒ，Ｇ，Ｂ）混合データが生成さ
れる。そして、当該生成された（Ｒ，Ｇ，Ｂ）混合デー
タと、対応するＤＤＡデータＳ１１に含まれるαデータ
とを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０
４8 が、演算サブブロック５０４1 〜５０４8 から演算
サブブロック５０５1〜５０５8 に出力される。
【００８０】次に、演算サブブロック５０５1 〜５０５
8 のクロックイネーブラ２１５1 〜２１５8 において、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ
1 〜Ｓ５００ａ8 のレベルが検出され、双方のレベルが
「１」の場合にのみ、（Ｒ，Ｇ，Ｂ，α）データＳ５０
４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に
記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ
（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含
まれるαデータが示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 がディス
プレイバッファ２１に書き込まれる。
8 のクロックイネーブラ２１５1 〜２１５8 において、
ｖａｌデータＳ２２０1 〜Ｓ２２０8 およびＳ５００ａ
1 〜Ｓ５００ａ8 のレベルが検出され、双方のレベルが
「１」の場合にのみ、（Ｒ，Ｇ，Ｂ，α）データＳ５０
４1 〜Ｓ５０４8 と、既にディスプレイバッファ２１に
記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ
（Ｒ，Ｇ，Ｂ，α）データＳ５０４1 〜Ｓ５０４8 に含
まれるαデータが示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データＳ５０５1 〜Ｓ５０５8 がディス
プレイバッファ２１に書き込まれる。
【００８１】以上説明したように、３次元コンピュータ
グラフィックシステム５５１によれば、テクスチャエン
ジン回路５１２の初段の演算ブロック５００において各
画素に関するｚ比較処理を行い、後の処理によって生成
される画像データがディスプレイバッファ２１に書き込
まれるものであるかを判断する。そして、テクスチャエ
ンジン回路５１２およびメモリＩ／Ｆ回路５１３におい
て、同時処理する８画素のうち処理対象となる三角形の
内部に位置する画素であっても、演算ブロック５００に
よる上記判断の結果に基づいて、ディスプレイバッファ
２１に書き込まない画像データに関する処理を行わない
ように（停止）する。そのため、３次元コンピュータグ
ラフィックシステム５５１によれば、前述した第１実施
形態の３次元コンピュータグラフィックシステム１に比
べてさらに、消費電力を低減できる。
グラフィックシステム５５１によれば、テクスチャエン
ジン回路５１２の初段の演算ブロック５００において各
画素に関するｚ比較処理を行い、後の処理によって生成
される画像データがディスプレイバッファ２１に書き込
まれるものであるかを判断する。そして、テクスチャエ
ンジン回路５１２およびメモリＩ／Ｆ回路５１３におい
て、同時処理する８画素のうち処理対象となる三角形の
内部に位置する画素であっても、演算ブロック５００に
よる上記判断の結果に基づいて、ディスプレイバッファ
２１に書き込まない画像データに関する処理を行わない
ように（停止）する。そのため、３次元コンピュータグ
ラフィックシステム５５１によれば、前述した第１実施
形態の３次元コンピュータグラフィックシステム１に比
べてさらに、消費電力を低減できる。
【００８２】本発明は上述した実施形態には限定されな
い。例えば、前述した第２実施形態では、図６に示すよ
うに、テクスチャエンジン回路１２およびメモリＩ／Ｆ
回路４１３の各演算ブロックで８画素のデータについて
同時に処理する場合について例示したが、図９に示すよ
うに、各演算ブロックで１画素のデータの処理を行うよ
うにしてもよい。この場合には、処理対象となる画素の
被演算データＳ２２１1 のみがテクスチャエンジン回路
１２に入力されるため、ｖａｌデータＳ２２０1 は不要
となる。すなわち、演算サブブロック２００1 ，２０１
1 ，２０２1 ，２０３1 ，２０４1 では常に演算が行わ
れ、演算サブブロック４０５1 ではｖａｌデータＳ４０
０ａ1 のレベルが「１」の場合にのみαブレンド処理が
行われる。
い。例えば、前述した第２実施形態では、図６に示すよ
うに、テクスチャエンジン回路１２およびメモリＩ／Ｆ
回路４１３の各演算ブロックで８画素のデータについて
同時に処理する場合について例示したが、図９に示すよ
うに、各演算ブロックで１画素のデータの処理を行うよ
うにしてもよい。この場合には、処理対象となる画素の
被演算データＳ２２１1 のみがテクスチャエンジン回路
１２に入力されるため、ｖａｌデータＳ２２０1 は不要
となる。すなわち、演算サブブロック２００1 ，２０１
1 ，２０２1 ，２０３1 ，２０４1 では常に演算が行わ
れ、演算サブブロック４０５1 ではｖａｌデータＳ４０
０ａ1 のレベルが「１」の場合にのみαブレンド処理が
行われる。
【００８３】また、前述した第３実施形態では、図８に
示すように、テクスチャエンジン回路５１２およびメモ
リＩ／Ｆ回路５１３の各演算ブロックで８画素のデータ
について同時に処理する場合について例示したが、図１
０に示すように、各演算ブロックで１画素のデータの処
理を行うようにしてもよい。この場合には、処理対象と
なる画素の被演算データＳ２２１1 のみがテクスチャエ
ンジン回路５１２に入力されるため、ｖａｌデータＳ２
２０1 は不要となる。すなわち、演算サブブロック５０
０1 ではｚ比較処理が常に行われ、演算サブブロック５
０１1 ，５０２1 ，５０３1 ，５０４1 ，５０５1 で
は、演算サブブロック５００1 で生成されたｖａｌデー
タＳ５００ａ1 のレベルが「１」の場合にのみ処理が行
われる。
示すように、テクスチャエンジン回路５１２およびメモ
リＩ／Ｆ回路５１３の各演算ブロックで８画素のデータ
について同時に処理する場合について例示したが、図１
０に示すように、各演算ブロックで１画素のデータの処
理を行うようにしてもよい。この場合には、処理対象と
なる画素の被演算データＳ２２１1 のみがテクスチャエ
ンジン回路５１２に入力されるため、ｖａｌデータＳ２
２０1 は不要となる。すなわち、演算サブブロック５０
０1 ではｚ比較処理が常に行われ、演算サブブロック５
０１1 ，５０２1 ，５０３1 ，５０４1 ，５０５1 で
は、演算サブブロック５００1 で生成されたｖａｌデー
タＳ５００ａ1 のレベルが「１」の場合にのみ処理が行
われる。
【００８４】また、例えば、上述した実施形態では、図
３に示すように、テクスチャエンジン回路１２およびメ
モリＩ／Ｆ回路１３におけるパイプライン処理を行なう
演算サブブロックについて、ｖａｌデータＳ２２０1 〜
Ｓ２２０8 を利用する場合を例示したが、例えば、図１
にレンダリング回路５内のＤＤＡセットアップ回路１
０、トライアングルＤＤＡ回路１１、テクスチャエンジ
ン回路１２およびメモリＩ／Ｆ回路１３における処理の
うち、パイプライン処理を行なわない所定の処理につい
て、図１１に示すように、ｖａｌデータＳ３２０1 〜Ｓ
３２０8 を用いて、演算処理の実行の有無を決定するよ
うにしてもよい。
３に示すように、テクスチャエンジン回路１２およびメ
モリＩ／Ｆ回路１３におけるパイプライン処理を行なう
演算サブブロックについて、ｖａｌデータＳ２２０1 〜
Ｓ２２０8 を利用する場合を例示したが、例えば、図１
にレンダリング回路５内のＤＤＡセットアップ回路１
０、トライアングルＤＤＡ回路１１、テクスチャエンジ
ン回路１２およびメモリＩ／Ｆ回路１３における処理の
うち、パイプライン処理を行なわない所定の処理につい
て、図１１に示すように、ｖａｌデータＳ３２０1 〜Ｓ
３２０8 を用いて、演算処理の実行の有無を決定するよ
うにしてもよい。
【００８５】また、上述した実施形態では、ＳＲＡＭ１
７を用いる構成を例示したが、ＳＲＡＭ１７を設けない
構成にしてもよい。また、テクスチャバッファ２０およ
びテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の
外部に設けてもよい。
７を用いる構成を例示したが、ＳＲＡＭ１７を設けない
構成にしてもよい。また、テクスチャバッファ２０およ
びテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の
外部に設けてもよい。
【００８６】また、上述した実施形態では、３次元画像
を表示する場合を例示したが、本発明は複数画素につい
てのデータを同時に処理して２次元画像を表示する場合
にも適用できる。また、上述した実施形態では、図２に
示すように、画像処理の対象となる（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データに、有効指示データとしてのｖ
ａｌデータを付加したＤＤＡデータＳ１１を用いた場合
を例示したが、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）デ
ータと、ｖａｌデータとを別個独立のデータとして扱う
ようにしてもよい。
を表示する場合を例示したが、本発明は複数画素につい
てのデータを同時に処理して２次元画像を表示する場合
にも適用できる。また、上述した実施形態では、図２に
示すように、画像処理の対象となる（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データに、有効指示データとしてのｖ
ａｌデータを付加したＤＤＡデータＳ１１を用いた場合
を例示したが、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）デ
ータと、ｖａｌデータとを別個独立のデータとして扱う
ようにしてもよい。
【００８７】また、上述した実施形態では、ポリゴンレ
ンダリングデータを生成するジオメトリ処理を、メイン
プロセッサ４で行なう場合を例示したが、レンダリング
回路５で行なう構成にしてもよい。
ンダリングデータを生成するジオメトリ処理を、メイン
プロセッサ４で行なう場合を例示したが、レンダリング
回路５で行なう構成にしてもよい。
【００８８】さらに、上述した実施形態では、単位図形
として三角形を例示したが、単位図形は特に限定され
ず、例えば、矩形であってもよい。
として三角形を例示したが、単位図形は特に限定され
ず、例えば、矩形であってもよい。
【００８９】
【発明の効果】以上説明したように、本発明の画像処理
装置およびその方法によれば、消費電力の大幅な低下を
図ることができる。そのため、本発明の画像処理装置に
よれば、小規模かつ簡単な構成の電源を用いることがで
き、小規模化が図れる。
装置およびその方法によれば、消費電力の大幅な低下を
図ることができる。そのため、本発明の画像処理装置に
よれば、小規模かつ簡単な構成の電源を用いることがで
き、小規模化が図れる。
【図１】図１は、本発明の第１実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図２】図１に示すトライアングルＤＤＡ回路から出力
されるＤＤＡデータのフォーマットを説明するための図
である。
されるＤＤＡデータのフォーマットを説明するための図
である。
【図３】図３は、図１に示すテクスチャエンジン回路お
よびメモリＩ／Ｆ回路の部分構成図である。
よびメモリＩ／Ｆ回路の部分構成図である。
【図４】図４は、図３に示す演算サブブロックの内部構
成図である。
成図である。
【図５】図５は、本発明の第２実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図６】図６は、図５に示すテクスチャエンジン回路お
よびメモリＩ／Ｆ回路の部分構成図である。
よびメモリＩ／Ｆ回路の部分構成図である。
【図７】図７は、本発明の第３実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。
ュータグラフィックシステムのシステム構成図である。
【図８】図８は、図７に示すテクスチャエンジン回路お
よびメモリＩ／Ｆ回路の部分構成図である。
よびメモリＩ／Ｆ回路の部分構成図である。
【図９】図９は、図５に示す３次元コンピュータグラフ
ィックシステムの変形例の構成図である。
ィックシステムの変形例の構成図である。
【図１０】図１０は、図７に示す３次元コンピュータグ
ラフィックシステムの変形例の構成図である。
ラフィックシステムの変形例の構成図である。
【図１１】図１１は、図１に示す３次元コンピュータグ
ラフィックシステムにおけるクロックイネーブラーを適
用した、パイプライン処理を行なっていない演算ブロッ
クの構成図である。
ラフィックシステムにおけるクロックイネーブラーを適
用した、パイプライン処理を行なっていない演算ブロッ
クの構成図である。
【図１２】図１２は、従来技術の問題点を説明するため
の図である。
の図である。
１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テク
スチャバッファ、２１…ディスプレイバッファ、２２…
Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、２０
０〜２０５…演算ブロック、２００1 〜２００8 ，２０
１１〜２０１８ ，２０２1 〜２０２8 ，２０３1 〜２
０３8 ，２０４1 〜２０４8 ，２０５1 〜２０５8 …演
算サブブロック、２１０1 〜２１０8 ，２１１1 〜２１
１8 ，２１２1 〜２１２8 ，２１３1 〜２１３8 ，２１
４1 〜２１４8 ，２１５1 〜２１５8 …クロックイネー
ブラ、２２２…データ用フリップフロップ、２２３…プ
ロセッサエレメント、２２４…フラグ用フリップフロッ
プ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テク
スチャバッファ、２１…ディスプレイバッファ、２２…
Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、２０
０〜２０５…演算ブロック、２００1 〜２００8 ，２０
１１〜２０１８ ，２０２1 〜２０２8 ，２０３1 〜２
０３8 ，２０４1 〜２０４8 ，２０５1 〜２０５8 …演
算サブブロック、２１０1 〜２１０8 ，２１１1 〜２１
１8 ，２１２1 〜２１２8 ，２１３1 〜２１３8 ，２１
４1 〜２１４8 ，２１５1 〜２１５8 …クロックイネー
ブラ、２２２…データ用フリップフロップ、２２３…プ
ロセッサエレメント、２２４…フラグ用フリップフロッ
プ
Claims (40)
- 【請求項１】同時に処理を行うとする複数の画素毎にそ
れぞれ設けられ、入力した複数の第１の画素データを相
互に並列に処理して複数の第２の画素データを生成する
複数の画素処理回路と、 前記画素処理回路に入力する前記第１の画素データに基
づいて、前記第２の画素データを生成するための画素処
理を前記画素処理回路が行わないと判断した場合に、当
該画素処理回路の動作を停止する制御手段とを有する画
像処理装置。 - 【請求項２】前記画素処理回路は、クロック信号に基づ
いて動作し、 前記制御手段は、前記第２の画素データを生成するため
の画素処理を前記画素処理回路が行うと判断した場合
に、当該画素処理回路に前記クロック信号を供給し、 前記第２の画素データを生成するための画素処理を前記
画素処理回路が行わないと判断した場合に、当該画素処
理回路への前記クロック信号の供給を停止する請求項１
に記載の画像処理装置。 - 【請求項３】前記画素処理回路の各々は、パイプライン
処理を行うように相互に直列に接続された複数の処理回
路を有する請求項２に記載の画像処理装置。 - 【請求項４】前記画素処理回路内の直列に接続された複
数の処理回路は、それぞれフラグ記憶部を有し、前記複
数の処理回路の前記フラグ記憶部が直列接続されてシフ
トレジスタを構成し、当該シフトレジスタにより前記パ
イプライン処理および前記クロック信号の供給の制御を
行う請求項３に記載の画像処理装置。 - 【請求項５】前記画素処理回路は、画素のＲ（赤），Ｇ
（緑），Ｂ（青）の出力を決定する画素データについて
の処理を行う請求項１に記載の画像処理装置。 - 【請求項６】表示手段に表示する画像を所定形状の単位
図形を組み合わせて表現し、同一の前記単位図形内に位
置する複数の画素の画素データを同一の処理条件に基づ
いて処理し、同時に処理を行う複数の画素の画素データ
のうち処理対象となっている前記単位図形の内側に位置
する画素の画素データの処理結果を有効なものとして用
いる画像処理装置において、 同時に処理を行なおうとする前記複数の画素データのそ
れぞれについて、対応する画素が前記単位図形の内側に
位置するか否かを判断する画素位置判断手段と、 前記同時に処理を行おうとする前記複数の画素データを
相互に並列に処理する複数の画素処理手段と、 前記画素位置判断手段の判断結果に基づいて、前記複数
の画素処理手段のうち前記処理対象となっている単位図
形の内側に位置する画素データを処理する前記画素処理
手段以外の前記画素処理手段の動作を停止する制御手段
とを有する画像処理装置。 - 【請求項７】前記画素処理手段は、クロック信号に基づ
いて動作し、 前記制御手段は、前記処理対象となっている単位図形の
内側に位置する画素の画素データを処理する前記画素処
理手段にクロック信号を供給し、 前記処理対象となっている単位図形の内側に位置しない
画素の画素データを処理する前記画素処理手段への前記
クロック信号の供給を停止する請求項６に記載の画像処
理装置。 - 【請求項８】前記画素処理回路の各々は、パイプライン
処理を行うように相互に直列に接続された複数の処理回
路を有する請求項７に記載の画像処理装置。 - 【請求項９】前記画素処理回路内の直列に接続された複
数の処理回路は、それぞれフラグ記憶部を有し、前記複
数の処理回路の前記フラグ記憶部が直列接続されてシフ
トレジスタを構成し、当該シフトレジスタにより前記パ
イプライン処理および前記クロック信号の供給の制御を
行う請求項８に記載の画像処理装置。 - 【請求項１０】前記画素位置判断手段は、前記画素処理
手段で処理される画素データに、前記判断の結果を示す
有効性指示データを付加し、 前記制御手段は、前記有効性指示データに基づいて、前
記画素処理手段の動作を停止するか否かを判断する請求
項６に記載の画像処理装置。 - 【請求項１１】同時に処理を行うとする複数の画素毎に
それぞれ設けられ、複数の第１の画素データと対応する
複数の第２の画素データとを、各画素毎に設定された混
合比データが示す混合比で混合して複数の第３の画素デ
ータを生成する複数の画素処理手段と、 前記混合比データに基づいて、前記画素処理手段による
前記混合を行うか否かを判断し、前記混合を行わないと
判断した場合に、当該画素処理手段の動作を停止する制
御手段とを有する画像処理装置。 - 【請求項１２】前記画素処理回路は、クロック信号に基
づいて動作し、 前記制御手段は、前記混合を行うと判断した場合に、当
該画素処理手段に前記クロック信号を供給し、 前記混合を行わないと判断した場合に、当該画素処理手
段への前記クロック信号の供給を停止する請求項１１に
記載の画像処理装置。 - 【請求項１３】前記画素処理回路の各々は、パイプライ
ン処理を行うように相互に直列に接続された複数の処理
回路を有する請求項１２に記載の画像処理装置。 - 【請求項１４】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項１３に記載の画像処理装置。 - 【請求項１５】前記第２の画素データを記憶する記憶手
段をさらに有し、 前記制御手段は、前記混合を行わないと判断した場合
に、前記第１の画素データによって前記記憶手段に記憶
されている前記第２の画素データを書き換えるように制
御し、 前記混合を行うと判断した場合に、前記第３の画素デー
タによって前記記憶手段に記憶されている前記第２の画
素データを書き換えるように制御する請求項１１に記載
の画像処理装置。 - 【請求項１６】表示手段に表示する画像を所定形状の単
位図形を組み合わせて表現し、同一の前記単位図形内に
位置する複数の画素の画素データを同一の処理条件に基
づいて処理し、同時に処理を行う複数の画素の画素デー
タのうち処理対象となっている前記単位図形の内側に位
置する画素の画素データの処理結果を有効なものとして
用いる場合に、 同時に処理を行おうとする複数の画素毎にそれぞれ設け
られ、複数の第１の画素データと対応する複数の第２の
画素データとを、各画素毎に予め設定された混合比デー
タが示す混合比で混合して複数の第３の画素データを生
成する複数の画素処理手段と、 前記同時に処理を行なおうとする前記複数の画素のそれ
ぞれについて、対応する画素が前記単位図形の内側に位
置するか否かを判断し、前記対応する画素が前記単位図
形の内側に位置しないと判断した場合、又は前記混合比
データに基づいて前記混合を行わないと判断した場合
に、当該画素についての画素処理を行う画素処理手段の
動作を停止する制御手段とを有する画像処理装置。 - 【請求項１７】記憶手段と、 同時に処理を行おうとする複数の画素毎にそれぞれ設け
られ、複数の第１の画素データから複数の第２の画素デ
ータを生成する複数の画素処理手段と、 複数の前記第１の画素データの複数の第１の奥行きデー
タと、前記複数の第１の奥行きデータに対応して前記記
憶手段に記憶されている複数の第３の画素データの複数
の第２の奥行きデータとをそれぞれ比較する比較手段
と、 前記比較の結果に基づいて、前記記憶手段に記憶されて
いる前記第２の奥行きデータに対応した第３の画素デー
タを前記第２の画素データによって書き換えるか否かを
判断し、書き換えないと判断した場合に、対応する画素
処理手段の動作を停止する制御手段とを有する画像処理
装置。 - 【請求項１８】前記画素処理回路は、クロック信号に基
づいて動作し、 前記制御手段は、前記記憶手段に記憶されている前記第
３の画素データを前記第２の画素データによって書き換
えると判断した場合に、対応する前記画素処理手段に前
記クロック信号を供給し、 前記記憶手段に記憶されている前記第３の画素データを
前記第２の画素データによって書き換えないと判断した
場合に、対応する画素処理手段への前記クロック信号の
供給を停止する請求項１７に記載の画像処理装置。 - 【請求項１９】前記画素処理回路の各々は、パイプライ
ン処理を行うように相互に直列に接続された複数の処理
回路を有する請求項１８に記載の画像処理装置。 - 【請求項２０】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項１９に記載の画像処理装置。 - 【請求項２１】表示手段に表示する画像を所定形状の単
位図形を組み合わせて表現し、同一の前記単位図形内に
位置する複数の画素の画素データを同一の処理条件に基
づいて処理し、同時に処理を行う複数の画素の画素デー
タのうち処理対象となっている前記単位図形の内側に位
置する画素の画素データの処理結果を有効なものとして
用いる場合に、 記憶手段と、 同時に処理を行おうとする複数の画素毎にそれぞれ設け
られ、複数の第１の画素データから複数の第２の画素デ
ータを生成する複数の画素処理手段と、 前記複数の第１の画素データの複数の第１の奥行きデー
タと、前記複数の第１の奥行きデータに対応して前記記
憶手段に記憶されている複数の第３の画素データの複数
の第２の奥行きデータとを比較する比較手段と、 前記同時に処理を行なおうとする前記複数の画素のデー
タのそれぞれについて、対応する画素が前記単位図形の
内側に位置するか否かを判断し、前記比較結果に基づい
て前記記憶手段に記憶されている前記第２の奥行きデー
タに対応した第３の画素データを前記第２の画素データ
によって書き換えるか否かを判断し、当該判断の結果、
前記対応する画素が前記単位図形の内側に位置しないと
判断した場合、又は前記書き換えを行わないと判断した
場合に、対応する画素処理手段の動作を停止する制御手
段とを有する画像処理装置。 - 【請求項２２】同時に処理を行おうとする複数の画素毎
にそれぞれ設けられ、複数の第１の画素データから複数
の第２の画素データを生成する複数の画素処理手段を用
いて画像処理を行う画像処理方法において、 前記画素処理回路が入力する前記第１の画素データに基
づいて、前記第２の画素データを生成するための画素処
理を前記画素処理回路が行うか否かを判断し、 前記第２の画素データを生成するための画素処理を前記
画素処理回路が行わないと判断した場合に、当該画素処
理回路の動作を停止する画像処理方法。 - 【請求項２３】前記画素処理回路がクロック信号に基づ
いて動作し、 前記第２の画素データを生成するための画素処理を前記
画素処理回路が行うと判断した場合に、当該画素処理回
路にクロック信号を供給し、 前記第２の画素データを生成するための画素処理を前記
画素処理回路が行わないと判断した場合に、当該画素処
理回路へのクロック信号の供給を停止する請求項２２に
記載の画像処理方法。 - 【請求項２４】前記画素処理回路の各々は、直列に接続
された複数の処理回路でパイプライン処理を行う請求項
２３に記載の画像処理方法。 - 【請求項２５】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項２４に記載の画像処理方法。 - 【請求項２６】前記画素処理は、画素のＲ（赤），Ｇ
（緑），Ｂ（青）の出力を決定する画素データについて
の処理を行う請求項２２に記載の画像処理方法。 - 【請求項２７】表示手段に表示する画像を所定形状の単
位図形を組み合わせて表現し、同一の前記単位図形内に
位置する複数の画素の画素データを同一の処理条件に基
づいて処理し、同時に処理を行う複数の画素の画素デー
タのうち処理対象となっている前記単位図形の内側に位
置する画素の画素データの処理結果を有効なものとして
用いる画像処理方法において、 同時に処理を行なおうとする前記複数の画素データのそ
れぞれについて、対応する画素が前記単位図形の内側に
位置するか否かを判断し、 前記同時に処理を行おうとする前記複数の画素のデータ
を複数の画素処理手段において相互に並列に処理し、 前記判断の結果に基づいて、前記複数の画素処理手段の
うち前記処理対象となっている単位図形の内側に位置す
る画素の画素データを処理する前記画素処理手段以外の
前記画素処理手段の動作を停止する画像処理方法。 - 【請求項２８】前記画素処理手段がクロック信号に基づ
いて動作し、 前記処理対象となっている単位図形の内側に位置する画
素の画素データを処理する前記画素処理手段にクロック
信号を供給し、 前記処理対象となっている単位図形の内側に位置しない
画素の画素データを処理する前記画素処理手段への前記
クロック信号の供給を停止する請求項２７に記載の画像
処理方法。 - 【請求項２９】前記画素処理回路の各々は、直列に接続
された複数の処理回路でパイプライン処理を行う請求項
２８に記載の画像処理方法。 - 【請求項３０】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項２９に記載の画像処理方法。 - 【請求項３１】同時に処理を行おうとする複数の画素毎
にそれぞれ設けられた複数の画素処理手段により、複数
の第１の画素データと複数の第２の画素データとを、各
画素毎に予め設定された混合比データが示す混合比で混
合して複数の第３の画素データを生成し、 前記混合比データに基づいて、前記画素処理手段による
前記混合を行うか否かを判断し、 前記混合を行わないと判断した場合に、対応する画素処
理手段の動作を停止する画像処理方法。 - 【請求項３２】前記画素処理回路がクロック信号に基づ
いて動作し、 前記混合を行うと判断した場合に、対応する画素処理手
段に前記クロック信号を供給し、 前記混合を行わないと判断した場合に、対応する画素処
理手段への前記クロック信号の供給を停止する請求項３
１に記載の画像処理方法。 - 【請求項３３】前記画素処理回路の各々は、直列に接続
された複数の処理回路でパイプライン処理を行う請求項
３２に記載の画像処理方法。 - 【請求項３４】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項３３に記載の画像処理方法。 - 【請求項３５】表示手段に表示する画像を所定形状の単
位図形を組み合わせて表現し、同一の前記単位図形内に
位置する複数の画素の画素データを同一の処理条件に基
づいて処理し、同時に処理を行う複数の画素の画素デー
タのうち処理対象となっている前記単位図形の内側に位
置する画素の画素データの処理結果を有効なものとして
用いる場合に、 同時に処理を行おうとする複数の画素毎にそれぞれ設け
られた複数の画素処理手段により、複数の第１の画素デ
ータと複数の第２の画素データとを、各画素毎に予め設
定された混合比データが示す混合比で混合して複数の第
３の画素データを生成し、 前記同時に処理を行なおうとする前記複数の画素のそれ
ぞれについて、対応する画素が前記単位図形の内側に位
置するか否かを判断し、前記対応する画素が前記単位図
形の内側に位置しないと判断した場合、又は前記混合比
データに基づいて前記混合を行わないと判断した場合
に、対応する前記画素処理手段の動作を停止する画像処
理方法。 - 【請求項３６】同時に処理を行おうとする複数の画素毎
にそれぞれ設けられた複数の画素処理手段により、複数
の第１の画素データから複数の第２の画素データを生成
し、 前記複数の第１の画素データの複数の第１の奥行きデー
タと、前記複数の第１の奥行きデータに対応して記憶手
段に記憶されている複数の第３の画素データの複数の第
２の奥行きデータとをそれぞれ比較し、 前記比較の結果に基づいて、前記記憶手段に記憶されて
いる前記第２の奥行きデータに対応した第３の画素デー
タを前記第２の画素データによって書き換えるか否かを
判断し、書き換えないと判断した場合に、対応する画素
処理手段の動作を停止する画像処理方法。 - 【請求項３７】前記画素処理回路がクロック信号に基づ
いて動作し、 前記記憶手段に記憶されている前記第３の画素データを
前記第２の画素データによって書き換えると判断した場
合に、対応する前記第２の画素処理手段に前記クロック
信号を供給し、 前記記憶手段に記憶されている前記第３の画素データを
前記第２の画素データによって書き換えないと判断した
場合に、対応する前記第２の画素処理手段への前記クロ
ック信号の供給を停止する請求項３６に記載の画像処理
方法。 - 【請求項３８】前記画素処理回路の各々は、直列に接続
された複数の処理回路でパイプライン処理を行う請求項
３７に記載の画像処理方法。 - 【請求項３９】前記画素処理回路内の直列に接続された
複数の処理回路は、それぞれフラグ記憶部を有し、前記
複数の処理回路の前記フラグ記憶部が直列接続されてシ
フトレジスタを構成し、当該シフトレジスタにより前記
パイプライン処理および前記クロック信号の供給の制御
を行う請求項３８に記載の画像処理方法。 - 【請求項４０】表示手段に表示する画像を所定形状の単
位図形を組み合わせて表現し、同一の前記単位図形内に
位置する複数の画素の画素データを同一の処理条件に基
づいて処理し、同時に処理を行う複数の画素の画素デー
タのうち処理対象となっている前記単位図形の内側に位
置する画素の画素データの処理結果を有効なものとして
用いる場合に、 同時に処理を行おうとする複数の画素毎にそれぞれ設け
られた複数の画素処理手段により、複数の第１の画素デ
ータから複数の第２の画素データを生成し、 前記複数の前記第１の画素データの前記複数の第１の奥
行きデータと、前記複数の第１の奥行きデータに対応し
て記憶手段に記憶されている複数の第３の画素データの
複数の第２の奥行きデータとをそれぞれ比較し、 前記同時に処理を行おうとする前記複数の画素のそれぞ
れについて、対応する画素が前記単位図形の内側に位置
するか否かを判断し、前記比較の結果に基づいて、前記
記憶手段に記憶されている前記第２の奥行きデータに対
応した第３の画素データを前記第２の画素データによっ
て書き換えるか否かを判断し、当該判断の結果、前記対
応する画素が前記単位図形の内側に位置しないと判断し
た場合、又は前記書き換えを行わないと判断した場合
に、対応する画素処理手段の動作を停止する画像処理方
法。
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