JPH06164378A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH06164378A JPH06164378A JP43A JP31200592A JPH06164378A JP H06164378 A JPH06164378 A JP H06164378A JP 43 A JP43 A JP 43A JP 31200592 A JP31200592 A JP 31200592A JP H06164378 A JPH06164378 A JP H06164378A
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- signal
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- 238000010586 diagram Methods 0.000 description 4
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相比較器に２個のラッチ回路を付加するこ
とにより、位相比較器の出力が“Ｈ”と“Ｌ”の中間レ
ベルになることを防止する。 【構成】 フリップフロップ１の出力５８がラッチ入力
に印加されフリップフロップ１１の出力５９がクロック
入力に印加されるラッチ回路１４と、出力５９がラッチ
入力に印加され出力５８がクロック入力に印加されるラ
ッチ回路１５と、ラッチ回路１４及び１５の出力６０及
び６１が印加されるチャージポンプ回路１７を備え、出
力６０及び６１が同時に“Ｌ”にならないようにするた
めに、一方のラッチ回路においてはラッチ入力の信号に
一致した信号を出力し、他方のラッチ回路においては
“Ｈ”を保持し連続的に“Ｈ”を出力する。
とにより、位相比較器の出力が“Ｈ”と“Ｌ”の中間レ
ベルになることを防止する。 【構成】 フリップフロップ１の出力５８がラッチ入力
に印加されフリップフロップ１１の出力５９がクロック
入力に印加されるラッチ回路１４と、出力５９がラッチ
入力に印加され出力５８がクロック入力に印加されるラ
ッチ回路１５と、ラッチ回路１４及び１５の出力６０及
び６１が印加されるチャージポンプ回路１７を備え、出
力６０及び６１が同時に“Ｌ”にならないようにするた
めに、一方のラッチ回路においてはラッチ入力の信号に
一致した信号を出力し、他方のラッチ回路においては
“Ｈ”を保持し連続的に“Ｈ”を出力する。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に用いられる
位相比較器に関する。
位相比較器に関する。
【０００２】
【従来の技術】一般にＰＬＬ回路に供給される位相比較
器は図２に示されるような複数の論理素子によって構成
される。図において、入力端子５１及び５５に比較すべ
き信号が印加され、入力端子６３には位相比較器の動作
及び不動作を制御する信号ＲＳＴＢが印加される。そし
て、出力端子６２から位相差に応じたパルスが出力さ
れ、出力端子６２にＬＰＦを接続することにより、位相
差に応じた電圧が得られる。ここで、入力端子５１に基
準信号ＦRが印加され、入力端子５５に基準信号ＦRに追
従させるべき可変信号ＦVを印加する場合の動作を図４
を参照して説明する。
器は図２に示されるような複数の論理素子によって構成
される。図において、入力端子５１及び５５に比較すべ
き信号が印加され、入力端子６３には位相比較器の動作
及び不動作を制御する信号ＲＳＴＢが印加される。そし
て、出力端子６２から位相差に応じたパルスが出力さ
れ、出力端子６２にＬＰＦを接続することにより、位相
差に応じた電圧が得られる。ここで、入力端子５１に基
準信号ＦRが印加され、入力端子５５に基準信号ＦRに追
従させるべき可変信号ＦVを印加する場合の動作を図４
を参照して説明する。
【０００３】初めに、可変信号ＦVが基準信号ＦRの位相
より遅れている場合（図４ａ）、基準信号ＦRが先に
“Ｌ”になると、ＮＡＮＤゲート２の出力５２が“Ｈ”
となり、ＮＡＮＤゲート３の出力５８が“Ｌ”となる。
また、出力５２はＮＡＮＤゲート９及びＮＡＮＤゲート
５に印加される。その後、可変信号ＦVが“Ｌ”になる
とＮＡＮＤゲート１２の出力５６が“Ｈ”となりＮＡＮ
Ｄゲート８及び９及び１３に供給され、ＮＡＮＤゲート
１３に供給される出力５６により出力５９は“Ｌ”にな
る。一方、出力５６が“Ｈ”となることによって、ＮＡ
ＮＤゲート９の出力が“Ｌ”となり、ＡＮＤゲート１０
を介して“Ｌ”の出力５４がＮＡＮＤゲート３及び１３
に印加されるため、ＮＡＮＤゲート３及び１３の出力５
８及び５９は“Ｈ”に戻る。
より遅れている場合（図４ａ）、基準信号ＦRが先に
“Ｌ”になると、ＮＡＮＤゲート２の出力５２が“Ｈ”
となり、ＮＡＮＤゲート３の出力５８が“Ｌ”となる。
また、出力５２はＮＡＮＤゲート９及びＮＡＮＤゲート
５に印加される。その後、可変信号ＦVが“Ｌ”になる
とＮＡＮＤゲート１２の出力５６が“Ｈ”となりＮＡＮ
Ｄゲート８及び９及び１３に供給され、ＮＡＮＤゲート
１３に供給される出力５６により出力５９は“Ｌ”にな
る。一方、出力５６が“Ｈ”となることによって、ＮＡ
ＮＤゲート９の出力が“Ｌ”となり、ＡＮＤゲート１０
を介して“Ｌ”の出力５４がＮＡＮＤゲート３及び１３
に印加されるため、ＮＡＮＤゲート３及び１３の出力５
８及び５９は“Ｈ”に戻る。
【０００４】次に、基準信号ＦR及び可変信号ＦVの位相
が同位相（ロック状態）である場合（図４ｂ）、信号Ｆ
RとＦVが“Ｈ”から“Ｌ”に状態が変化するので、ゲー
ト２及び１２の出力５２及び５６は“Ｈ”になる。出力
５２及び５６がそれぞれのＮＡＮＤゲート３及び１３に
供給されることにより出力５８及び５９は“Ｌ”にな
る。また、略同時にＮＡＮＤゲート９に供給される出力
５２及び５６によって出力５４は“Ｌ”に変化するの
で、ＮＡＮＤゲート３及び１３の出力５８及び５９は同
時に“Ｈ”の状態に戻される。
が同位相（ロック状態）である場合（図４ｂ）、信号Ｆ
RとＦVが“Ｈ”から“Ｌ”に状態が変化するので、ゲー
ト２及び１２の出力５２及び５６は“Ｈ”になる。出力
５２及び５６がそれぞれのＮＡＮＤゲート３及び１３に
供給されることにより出力５８及び５９は“Ｌ”にな
る。また、略同時にＮＡＮＤゲート９に供給される出力
５２及び５６によって出力５４は“Ｌ”に変化するの
で、ＮＡＮＤゲート３及び１３の出力５８及び５９は同
時に“Ｈ”の状態に戻される。
【０００５】次に基準信号ＦRの位相に対して可変信号
ＦVの位相が進んでいる場合（図４ｃ）、可変信号ＦVが
先に“Ｌ”になるとＮＡＮＤゲート１２の出力５６が
“Ｈ”となることによりＮＡＮＤゲート１３の出力５９
が“Ｌ”となる。また、出力５６はＮＡＮＤゲート８及
び９に印加される。その後基準信号ＦRが“Ｌ”になる
とＮＡＮＤゲート２の出力５２が“Ｈ”となりＮＡＮＤ
ゲート２，５及び９に供給される。ＮＡＮＤゲート３に
供給される出力５２により出力５８は“Ｌ”になる。一
方、出力５２が“Ｈ”になることにより、ＮＡＮＤゲー
ト９の出力が“Ｌ”となり、ＡＮＤゲート１０を介して
“Ｌ”の出力５４がＮＡＮＤゲート３及び１３に印加さ
れるので、ＮＡＮＤゲート３及び１３の出力５８及び５
９は“Ｈ”となる。
ＦVの位相が進んでいる場合（図４ｃ）、可変信号ＦVが
先に“Ｌ”になるとＮＡＮＤゲート１２の出力５６が
“Ｈ”となることによりＮＡＮＤゲート１３の出力５９
が“Ｌ”となる。また、出力５６はＮＡＮＤゲート８及
び９に印加される。その後基準信号ＦRが“Ｌ”になる
とＮＡＮＤゲート２の出力５２が“Ｈ”となりＮＡＮＤ
ゲート２，５及び９に供給される。ＮＡＮＤゲート３に
供給される出力５２により出力５８は“Ｌ”になる。一
方、出力５２が“Ｈ”になることにより、ＮＡＮＤゲー
ト９の出力が“Ｌ”となり、ＡＮＤゲート１０を介して
“Ｌ”の出力５４がＮＡＮＤゲート３及び１３に印加さ
れるので、ＮＡＮＤゲート３及び１３の出力５８及び５
９は“Ｈ”となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ように、このような位相比較器においては２つの入力信
号の位相差を検出する時に応答するチャージポンプ回路
に出力される信号はＮＡＮＤゲート９及び１０の遅延に
より共に瞬間時に“Ｌ”の状態を発生し、前記信号によ
り前記チャージポンプ回路内のＰチャンネルＭＯＳＦＥ
Ｔ及びＮチャンネルＭＯＳＦＥＴか同時に導通状態にな
り、出力信号が“Ｈ”と“Ｌ”の状態の間の中間レベル
の信号をとるという問題があった。
ように、このような位相比較器においては２つの入力信
号の位相差を検出する時に応答するチャージポンプ回路
に出力される信号はＮＡＮＤゲート９及び１０の遅延に
より共に瞬間時に“Ｌ”の状態を発生し、前記信号によ
り前記チャージポンプ回路内のＰチャンネルＭＯＳＦＥ
Ｔ及びＮチャンネルＭＯＳＦＥＴか同時に導通状態にな
り、出力信号が“Ｈ”と“Ｌ”の状態の間の中間レベル
の信号をとるという問題があった。
【０００７】
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、位相差に応じた２つの出力のうち、一
方がラッチ入力に接続され、他方がクロック入力に接続
された第１のラッチ回路と、他方の出力がラッチ入力に
接続され一方の出力がクロック入力に接続された第２の
ラッチ回路を備え、第１のラッチ回路の出力と第２のラ
ッチ回路の出力を各々ＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴのゲートに接続するものであ
る。
成されたもので、位相差に応じた２つの出力のうち、一
方がラッチ入力に接続され、他方がクロック入力に接続
された第１のラッチ回路と、他方の出力がラッチ入力に
接続され一方の出力がクロック入力に接続された第２の
ラッチ回路を備え、第１のラッチ回路の出力と第２のラ
ッチ回路の出力を各々ＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴのゲートに接続するものであ
る。
【０００８】
【作用】例えば、第１のラッチ回路のラッチ入力に位相
差に応じた“Ｌ”のパルス幅が印加されクロック入力に
“Ｈ”の信号が印加されている状態では、第１のラッチ
回路は印加された“Ｌ”を出力Ｑから出力する。この状
態で、クロック入力が瞬時的に“Ｌ”になっても、第１
のラッチ回路は印加された“Ｌ”を保持し出力するため
のＱ出力は変化しない。一方、第２のラッチ回路は、位
相差に応じた“Ｌ”のパルスをクロックとするためクロ
ック入力が“Ｌ”となった時点でラッチ入力に印加され
ている“Ｈ”の信号を保持し出力する。クロック入力の
信号が“Ｌ”にある間はラッチ入力に印加された信号は
取り込まないため、瞬間的にラッチ入力が変化しても出
力Ｑは変化しない。
差に応じた“Ｌ”のパルス幅が印加されクロック入力に
“Ｈ”の信号が印加されている状態では、第１のラッチ
回路は印加された“Ｌ”を出力Ｑから出力する。この状
態で、クロック入力が瞬時的に“Ｌ”になっても、第１
のラッチ回路は印加された“Ｌ”を保持し出力するため
のＱ出力は変化しない。一方、第２のラッチ回路は、位
相差に応じた“Ｌ”のパルスをクロックとするためクロ
ック入力が“Ｌ”となった時点でラッチ入力に印加され
ている“Ｈ”の信号を保持し出力する。クロック入力の
信号が“Ｌ”にある間はラッチ入力に印加された信号は
取り込まないため、瞬間的にラッチ入力が変化しても出
力Ｑは変化しない。
【０００９】よって、上述のようにラッチ回路から出力
される信号は同時に“Ｌ”状態になることはなく、この
信号が供給されるチャージポンプ回路内のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴは同時に導通状態にはな
らないので、中間レベルをもつ信号が出力されることを
防ぐことができる。
される信号は同時に“Ｌ”状態になることはなく、この
信号が供給されるチャージポンプ回路内のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴは同時に導通状態にはな
らないので、中間レベルをもつ信号が出力されることを
防ぐことができる。
【００１０】
【実施例】図１は本発明の実施例を示す回路であり、従
来と同一回路については同一図番を付す。図１におい
て、第１の入力信号が入力端子５１を介して印加される
第１のフリップフロップ１は、ＮＡＮＤゲート２及び３
の交差結合により構成され、第２の入力信号が入力端子
５５を介して印加される第２のフリップフロップ１１
は、ＮＡＮＤゲート１２及び１３の交差結合により構成
される。これら第１及び第２のフリップフロップは、各
々、第１の入力信号と第２の入力信号によって、第１の
状態、例えば、セット状態となり、制御回路４によっ
て、第２の状態、例えばリセット状態となる。制御回路
４は、交差結合されたＮＡＮＤゲート５及び６から構成
された第１のＳＲ−ＦＦと、交差結合されたＮＡＮＤゲ
ート７及び８から構成された第２のＳＲ−ＦＦと、第１
及び第２のＳＲ−ＦＦの出力５３及び５７とＮＡＮＤゲ
ート２及び１２の出力５２と５６とが印加されたＮＡＮ
Ｄゲート９と、ＮＡＮＤゲート９の出力と制御信号ＲＳ
ＴＢが印加されるＡＮＤゲート１０から構成され、ＡＮ
Ｄゲート１０の出力５４は第１及び第２のフリップフロ
ップ１及び１１をリセット状態にするためにＮＡＮＤゲ
ート３及び１３に印加されると共に、第１及び第２のＳ
Ｒ−ＦＦをセットするためにＮＡＮＤゲート６及び７に
印加される。また、第１及び第２のＳＲ−ＦＦは、各々
ＮＡＮＤゲート２の出力５２とＮＡＮＤゲート１２の出
力５６によってリセットされ、ＮＡＮＤゲート５及び８
の出力５３と５７は各々ＮＡＮＤゲート３と１３に印加
される。第１のラッチ回路１４は、ラッチ入力ＬがＮＡ
ＮＤゲート３の出力５８に接続され、クロック入力Ｃは
ＮＡＮＤゲート１３の出力５９に接続される。一方、第
２のラッチ回路１５は、ラッチ入力ＬがＮＡＮＤゲート
１３の出力５９に接続され、クロック入力ＣがＮＡＮＤ
ゲート３の出力５８に接続される。第１のラッチ回路１
４の出力ＱはＰチャンネルＭＯＳのゲートに接続され、
第２のラッチ回路１５の出力Ｑはインバータ１６によっ
て反転されＮチャンネルＭＯＳのゲートに印加される。
来と同一回路については同一図番を付す。図１におい
て、第１の入力信号が入力端子５１を介して印加される
第１のフリップフロップ１は、ＮＡＮＤゲート２及び３
の交差結合により構成され、第２の入力信号が入力端子
５５を介して印加される第２のフリップフロップ１１
は、ＮＡＮＤゲート１２及び１３の交差結合により構成
される。これら第１及び第２のフリップフロップは、各
々、第１の入力信号と第２の入力信号によって、第１の
状態、例えば、セット状態となり、制御回路４によっ
て、第２の状態、例えばリセット状態となる。制御回路
４は、交差結合されたＮＡＮＤゲート５及び６から構成
された第１のＳＲ−ＦＦと、交差結合されたＮＡＮＤゲ
ート７及び８から構成された第２のＳＲ−ＦＦと、第１
及び第２のＳＲ−ＦＦの出力５３及び５７とＮＡＮＤゲ
ート２及び１２の出力５２と５６とが印加されたＮＡＮ
Ｄゲート９と、ＮＡＮＤゲート９の出力と制御信号ＲＳ
ＴＢが印加されるＡＮＤゲート１０から構成され、ＡＮ
Ｄゲート１０の出力５４は第１及び第２のフリップフロ
ップ１及び１１をリセット状態にするためにＮＡＮＤゲ
ート３及び１３に印加されると共に、第１及び第２のＳ
Ｒ−ＦＦをセットするためにＮＡＮＤゲート６及び７に
印加される。また、第１及び第２のＳＲ−ＦＦは、各々
ＮＡＮＤゲート２の出力５２とＮＡＮＤゲート１２の出
力５６によってリセットされ、ＮＡＮＤゲート５及び８
の出力５３と５７は各々ＮＡＮＤゲート３と１３に印加
される。第１のラッチ回路１４は、ラッチ入力ＬがＮＡ
ＮＤゲート３の出力５８に接続され、クロック入力Ｃは
ＮＡＮＤゲート１３の出力５９に接続される。一方、第
２のラッチ回路１５は、ラッチ入力ＬがＮＡＮＤゲート
１３の出力５９に接続され、クロック入力ＣがＮＡＮＤ
ゲート３の出力５８に接続される。第１のラッチ回路１
４の出力ＱはＰチャンネルＭＯＳのゲートに接続され、
第２のラッチ回路１５の出力Ｑはインバータ１６によっ
て反転されＮチャンネルＭＯＳのゲートに印加される。
【００１１】図３を参照して図１に示された本発明の位
相比較器の動作を説明する。初めに可変信号ＦVが基準
信号ＦRの位相より遅れている場合（図３ａ）、基準信
号ＦRが先に“Ｌ”になると出力５２は“Ｈ”になりＮ
ＡＮＤゲート３の出力５８は“Ｌ”になる。クロック入
力Ｃに出力５９の“Ｈ”が印加されているラッチ回路１
４は、ラッチ入力Ｌに供給された出力５８が“Ｌ”にな
るので、これを取り込んでＱ出力６０に“Ｌ”を出力す
る。また、ラッチ入力Ｌに出力５９の“Ｈ”が供給され
たラッチ回路１５はクロック入力Ｃに供給される出力５
８が“Ｌ”になることにより、出力５９の“Ｈ”を保持
するので出力６１は“Ｈ”のままである。
相比較器の動作を説明する。初めに可変信号ＦVが基準
信号ＦRの位相より遅れている場合（図３ａ）、基準信
号ＦRが先に“Ｌ”になると出力５２は“Ｈ”になりＮ
ＡＮＤゲート３の出力５８は“Ｌ”になる。クロック入
力Ｃに出力５９の“Ｈ”が印加されているラッチ回路１
４は、ラッチ入力Ｌに供給された出力５８が“Ｌ”にな
るので、これを取り込んでＱ出力６０に“Ｌ”を出力す
る。また、ラッチ入力Ｌに出力５９の“Ｈ”が供給され
たラッチ回路１５はクロック入力Ｃに供給される出力５
８が“Ｌ”になることにより、出力５９の“Ｈ”を保持
するので出力６１は“Ｈ”のままである。
【００１２】その後、可変信号ＦVが“Ｌ”になると出
力５６は“Ｈ”になりＮＡＮＤゲート１３の出力５９は
“Ｌ”になる。ラッチ入力Ｌが“Ｌ”となったラッチ回
路１４は、出力５９が“Ｌ”になると出力５８の“Ｌ”
を保持するため、出力６０の“Ｌ”は変化しない。また
クロック入力Ｃが“Ｌ”であるラッチ回路１５は、出力
５９を取り込まず出力６１に“Ｈ”を出力する。一方、
出力５２がＮＡＮＤゲート９及びＡＮＤゲート１０を介
することにより出力５４がわずかに遅れて“Ｌ”となる
ために、ＮＡＮＤゲート３及び１３の出力５８及び５９
は“Ｈ”に戻される。このとき、ラッチ回路１４及び１
５は、ラッチ入力Ｌとクロック入力Ｃが同時に“Ｈ”と
なるためラッチ回路１４の出力６０は“Ｈ”になり、ラ
ッチ回路１５の出力６１はそのまま“Ｈ”となる。
力５６は“Ｈ”になりＮＡＮＤゲート１３の出力５９は
“Ｌ”になる。ラッチ入力Ｌが“Ｌ”となったラッチ回
路１４は、出力５９が“Ｌ”になると出力５８の“Ｌ”
を保持するため、出力６０の“Ｌ”は変化しない。また
クロック入力Ｃが“Ｌ”であるラッチ回路１５は、出力
５９を取り込まず出力６１に“Ｈ”を出力する。一方、
出力５２がＮＡＮＤゲート９及びＡＮＤゲート１０を介
することにより出力５４がわずかに遅れて“Ｌ”となる
ために、ＮＡＮＤゲート３及び１３の出力５８及び５９
は“Ｈ”に戻される。このとき、ラッチ回路１４及び１
５は、ラッチ入力Ｌとクロック入力Ｃが同時に“Ｈ”と
なるためラッチ回路１４の出力６０は“Ｈ”になり、ラ
ッチ回路１５の出力６１はそのまま“Ｈ”となる。
【００１３】次に可変信号ＦVが基準信号ＦRの位相より
進んでいる場合（図３ｃ）、先に可変信号ＦVが“Ｌ”
になるので出力５６は“Ｈ”となってＮＡＮＤゲート１
３の出力５９は“Ｌ”になる。この時ラッチ回路１４
は、クロック入力Ｃに供給される出力５９が“Ｌ”にな
るので出力５８の“Ｈ”を保持し出力６０に出力する。
また、クロック入力Ｃに“Ｈ”の出力５８が供給される
ラッチ回路１５は、ラッチ入力Ｌに供給された出力５９
の“Ｌ”を取り込み出力６１に出力する。
進んでいる場合（図３ｃ）、先に可変信号ＦVが“Ｌ”
になるので出力５６は“Ｈ”となってＮＡＮＤゲート１
３の出力５９は“Ｌ”になる。この時ラッチ回路１４
は、クロック入力Ｃに供給される出力５９が“Ｌ”にな
るので出力５８の“Ｈ”を保持し出力６０に出力する。
また、クロック入力Ｃに“Ｈ”の出力５８が供給される
ラッチ回路１５は、ラッチ入力Ｌに供給された出力５９
の“Ｌ”を取り込み出力６１に出力する。
【００１４】その後、基準信号ＦRが“Ｌ”になると出
力５２は“Ｈ”になりＮＡＮＤゲート３の出力５８は
“Ｌ”になる。この時、ラッチ回路１４は、クロック入
力Ｃが“Ｌ”のままであるため、出力５８の“Ｌ”は取
り込まれず、出力６０の“Ｈ”は変化しない。また、ラ
ッチ回路１５は、クロック入力Ｃに供給される出力５８
が“Ｌ”になるため、ラッチ回路１５は出力５９の
“Ｌ”を保持し“Ｌ”の出力６１を出力する。一方、フ
リップフロップ内の出力５２がＮＡＮＤゲート９及びＡ
ＮＤゲート１０を介することにより出力５４が“Ｌ”と
なり、ＮＡＮＤゲート３及び１３の出力５８及び５９は
“Ｈ”に戻されると、ラッチ回路１４及び１５のラッチ
入力Ｌ及びクロック入力Ｃが“Ｈ”になるので、各々の
ラッチ回路からの出力６０及び６１は“Ｈ”を出力す
る。
力５２は“Ｈ”になりＮＡＮＤゲート３の出力５８は
“Ｌ”になる。この時、ラッチ回路１４は、クロック入
力Ｃが“Ｌ”のままであるため、出力５８の“Ｌ”は取
り込まれず、出力６０の“Ｈ”は変化しない。また、ラ
ッチ回路１５は、クロック入力Ｃに供給される出力５８
が“Ｌ”になるため、ラッチ回路１５は出力５９の
“Ｌ”を保持し“Ｌ”の出力６１を出力する。一方、フ
リップフロップ内の出力５２がＮＡＮＤゲート９及びＡ
ＮＤゲート１０を介することにより出力５４が“Ｌ”と
なり、ＮＡＮＤゲート３及び１３の出力５８及び５９は
“Ｈ”に戻されると、ラッチ回路１４及び１５のラッチ
入力Ｌ及びクロック入力Ｃが“Ｈ”になるので、各々の
ラッチ回路からの出力６０及び６１は“Ｈ”を出力す
る。
【００１５】次に基準信号ＦRと可変信号ＦVの位相が同
位相（ロック状態）である場合（図３ｂ）、基準信号Ｆ
Rと可変信号ＦVは“Ｌ”になり、出力５２及び５６は
“Ｈ”となりＮＡＮＤゲート３及び１３の出力５８及び
５９は“Ｌ”になる。しかし、厳密に言えば、基準信号
ＦRと可変信号ＦVの間にわずかに位相差が存在してお
り、出力５８と出力５９が“Ｌ”になる間にもわずかに
ズレを生じる。よって、ラッチ回路１４及び１５の動作
は、可変信号ＦVが基準信号ＦRの位相より遅れている場
合及び進んでいる場合を参照して説明できるので詳細な
説明を省略する。出力された出力６０と６１には、一方
の出力は“Ｈ”を維持し、他方の出力は瞬間的に“Ｌ”
を出力する。
位相（ロック状態）である場合（図３ｂ）、基準信号Ｆ
Rと可変信号ＦVは“Ｌ”になり、出力５２及び５６は
“Ｈ”となりＮＡＮＤゲート３及び１３の出力５８及び
５９は“Ｌ”になる。しかし、厳密に言えば、基準信号
ＦRと可変信号ＦVの間にわずかに位相差が存在してお
り、出力５８と出力５９が“Ｌ”になる間にもわずかに
ズレを生じる。よって、ラッチ回路１４及び１５の動作
は、可変信号ＦVが基準信号ＦRの位相より遅れている場
合及び進んでいる場合を参照して説明できるので詳細な
説明を省略する。出力された出力６０と６１には、一方
の出力は“Ｈ”を維持し、他方の出力は瞬間的に“Ｌ”
を出力する。
【００１６】従って、上述のように、位相比較器が基準
信号ＦRと可変信号ＦVの位相の遅れ、同位相、進みを検
出する場合、チャージポンプ回路１７の中のＰチャンネ
ルＭＯＳＦＥＴに供給される出力６０とＮチャンネルＭ
ＯＳＦＥＴにインバーター１６を介して供給される出力
６１が同時に“Ｌ”になることはなくなる。よって、Ｐ
チャンネル及びＮチャンネルＭＯＳＦＥＴが同時に導通
状態になるために出力６２が中間レベルの出力になるこ
とを防ぎ、出力６２が“Ｈ”または“Ｌ”の状態だけに
することができる。
信号ＦRと可変信号ＦVの位相の遅れ、同位相、進みを検
出する場合、チャージポンプ回路１７の中のＰチャンネ
ルＭＯＳＦＥＴに供給される出力６０とＮチャンネルＭ
ＯＳＦＥＴにインバーター１６を介して供給される出力
６１が同時に“Ｌ”になることはなくなる。よって、Ｐ
チャンネル及びＮチャンネルＭＯＳＦＥＴが同時に導通
状態になるために出力６２が中間レベルの出力になるこ
とを防ぎ、出力６２が“Ｈ”または“Ｌ”の状態だけに
することができる。
【００１７】
【発明の効果】以上述べた如く、本発明によれば基準信
号ＦRと可変信号ＦVの位相差を検出した時、中間レベル
の信号を出力することなく、位相差に応じた信号を出力
することができるので、例えば、この位相比較器をＰＬ
Ｌ回路に用いた場合、ＰＬＬ回路の動作の安定性を高く
し、信頼性を高くすることができる利点を有する。
号ＦRと可変信号ＦVの位相差を検出した時、中間レベル
の信号を出力することなく、位相差に応じた信号を出力
することができるので、例えば、この位相比較器をＰＬ
Ｌ回路に用いた場合、ＰＬＬ回路の動作の安定性を高く
し、信頼性を高くすることができる利点を有する。
【図１】本発明の実施例を示す回路図である。
【図２】従来例を示す図である。
【図３】図１に示された回路の動作を説明するタイミン
グ図である。
グ図である。
【図４】図２に示された回路の動作を説明するタイミン
グ図である。
グ図である。
１ 第１のフリップフロップ ４ 制御手段回路 １１ 第２のフリップフロップ １４、１５ ラッチ回路 １７ チャ−ジポンプ回路
Claims (1)
- 【請求項１】 第１の入力信号の供給により第１の状態
になる第１のフリップフロップと、第２の入力信号の供
給により第１の状態になる第２のフリップフロップと、
前記第１及び第２のフリップフロップの出力に応答して
前記第１及び第２のフリップフロップを第２の状態にす
る制御回路手段を備えた位相比較器において、前記第１
のフリップフロップの出力信号がラッチ入力に供給され
前記第２のフリップフロップの出力信号がクロックに入
力される第１のラッチ回路と、前記第２のフリップフロ
ップの出力信号がラッチ入力に供給され前記第１のフリ
ップフロップの出力信号がクロック入力に供給される第
２のラッチ回路と、第１及び第２のラッチ回路からの信
号が供給されるチャージポンプ回路を備えた位相比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164378A (ja) | 1992-11-20 | 1992-11-20 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164378A (ja) | 1992-11-20 | 1992-11-20 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164378A true JPH06164378A (ja) | 1994-06-10 |
Family
ID=18024063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164378A (ja) | 1992-11-20 | 1992-11-20 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164378A (ja) |
-
1992
- 1992-11-20 JP JP43A patent/JPH06164378A/ja active Pending
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