JPH0616572B2 - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH0616572B2 JPH0616572B2 JP59267713A JP26771384A JPH0616572B2 JP H0616572 B2 JPH0616572 B2 JP H0616572B2 JP 59267713 A JP59267713 A JP 59267713A JP 26771384 A JP26771384 A JP 26771384A JP H0616572 B2 JPH0616572 B2 JP H0616572B2
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- Japan
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- input
- circuit
- mirror circuit
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は入力電流に比例した電流を出力し、その出力
電流レベルを任意に制限し得る半導体回路装置に関す
る。
電流レベルを任意に制限し得る半導体回路装置に関す
る。
［発明の技術的背景とその問題点］ 従来より、可変電流制限回路では、第３図に示すような
差動回路装置が用いられている。すなわち、この半導体
回路装置は、第１の入力端子11に供給される入力電流Ｉ
inをトランジスタＱ１，Ｑ２よりなる第１カレントミラ
ー回路12に供給し、トランジスタＱ３，Ｑ４、抵抗Ｒ
１，Ｒ２及び基準電圧源Ｅよりなる差動回路13に電流を
流す。この差動回路13の各トランジスタＱ３，Ｑ４の電
流はＶcc電源からトランジスタＱ５，Ｑ６よりなる第２
のカレントミラー回路14に供給される。この差動回路13
はトランジスタＱ３のコレクタを出力端とし、第２の入
力端子15より供給される制御電流Ｉcontの電流量に応じ
てトランジスタＱ３のコレクタ電流量を制限するリミッ
タ特性を有している。この差動回路13の出力電流はトラ
ンジスタＱ７，Ｑ８よりなる第３のカレントミラー回路
16を介して負荷17に供給される。つまり、この半導体回
路装置は入力電流Ｉinの増減に応じて出力電流Ｉoutを
比例的に変化させることができ、制御電流Ｉcontの増減
に応じて出力電流Ｉoutのレベルを制限することができ
るものである。
差動回路装置が用いられている。すなわち、この半導体
回路装置は、第１の入力端子11に供給される入力電流Ｉ
inをトランジスタＱ１，Ｑ２よりなる第１カレントミラ
ー回路12に供給し、トランジスタＱ３，Ｑ４、抵抗Ｒ
１，Ｒ２及び基準電圧源Ｅよりなる差動回路13に電流を
流す。この差動回路13の各トランジスタＱ３，Ｑ４の電
流はＶcc電源からトランジスタＱ５，Ｑ６よりなる第２
のカレントミラー回路14に供給される。この差動回路13
はトランジスタＱ３のコレクタを出力端とし、第２の入
力端子15より供給される制御電流Ｉcontの電流量に応じ
てトランジスタＱ３のコレクタ電流量を制限するリミッ
タ特性を有している。この差動回路13の出力電流はトラ
ンジスタＱ７，Ｑ８よりなる第３のカレントミラー回路
16を介して負荷17に供給される。つまり、この半導体回
路装置は入力電流Ｉinの増減に応じて出力電流Ｉoutを
比例的に変化させることができ、制御電流Ｉcontの増減
に応じて出力電流Ｉoutのレベルを制限することができ
るものである。
しかしながら、上記のような半導体回路装置では、差動
回路の特性上直線的に出力電流を制限することができな
い。例えば、第３図に示した回路装置では、制御電流Ｉ
contをi0 （＝０）、ｉ１，ｉ２，ｉ３，…と順に設定
するとき、入出力特性は第４図（ａ）に示すように制限
値付近になると差動回路13の特性が現われて正確には制
限値に定まらない。また、入力電流Ｉinをｉ11，ｉ12，
ｉ13，…と順に設定するとき、制御電流Ｉcontに対する
出力電流Ｉoutの出力特性は第４図（ｂ）に示すように
なり、入力電流量Ｉinに応じて出力電流量Ｉoutに誤差
を生じ、さらに制御電流Ｉcontを０としても出力電流Ｉ
outを押えることができない。このようなことから、出
力電流を正確に制限する必要があるとき、安定性に欠け
ていた。
回路の特性上直線的に出力電流を制限することができな
い。例えば、第３図に示した回路装置では、制御電流Ｉ
contをi0 （＝０）、ｉ１，ｉ２，ｉ３，…と順に設定
するとき、入出力特性は第４図（ａ）に示すように制限
値付近になると差動回路13の特性が現われて正確には制
限値に定まらない。また、入力電流Ｉinをｉ11，ｉ12，
ｉ13，…と順に設定するとき、制御電流Ｉcontに対する
出力電流Ｉoutの出力特性は第４図（ｂ）に示すように
なり、入力電流量Ｉinに応じて出力電流量Ｉoutに誤差
を生じ、さらに制御電流Ｉcontを０としても出力電流Ｉ
outを押えることができない。このようなことから、出
力電流を正確に制限する必要があるとき、安定性に欠け
ていた。
［発明の目的］ この発明は上記のような問題を改善するためになされた
もので、入力電流に対する出力電流を正確に直線的に制
御することのできる半導体回路装置を提供することを目
的とする。
もので、入力電流に対する出力電流を正確に直線的に制
御することのできる半導体回路装置を提供することを目
的とする。
［発明の概要］ すなわち、この発明に係る半導体回路装置は、第１の入
力電流が供給される入力用トランジスタに対して面積比
が同等な第１及び第２の出力用トランジスタをミラー接
続してなる第１のカレントミター回路と、入力用トラン
ジスタ及び出力用トランジスタからなり、上記第１のカ
レントミラー回路の第１及び第２の出力用トランジスタ
間に接続されるミラー比が１に等しい第２のカレントミ
ラー回路と、上記第２のカレントミラー回路の入力用ト
ランジスタに制御電流を供給する手段とを具備し、上記
第２のカレントミラー回路の出力電流を外部出力するよ
うに構成したことを特徴とするものである。
力電流が供給される入力用トランジスタに対して面積比
が同等な第１及び第２の出力用トランジスタをミラー接
続してなる第１のカレントミター回路と、入力用トラン
ジスタ及び出力用トランジスタからなり、上記第１のカ
レントミラー回路の第１及び第２の出力用トランジスタ
間に接続されるミラー比が１に等しい第２のカレントミ
ラー回路と、上記第２のカレントミラー回路の入力用ト
ランジスタに制御電流を供給する手段とを具備し、上記
第２のカレントミラー回路の出力電流を外部出力するよ
うに構成したことを特徴とするものである。
［発明の実施例］ 以下、第１図及び第２図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図において第３図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
を詳細に説明する。但し、第１図において第３図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
第１図はその構成を示すもので、トランジスタＱ９〜Ｑ
11で第１のカレントミラー回路18を構成し、トランジス
タＱ12，Ｑ13で第２のカレントミラー回路を構成してい
る。第１のカレントミラー回路18はそれぞれのトランジ
スタＱ９〜Ｑ11の各ベース及び各エミッタを共通接続
し、トランジスタＱ９のベース・コレクタ間を共通接続
して前記第１の入力端子11に接続したもので、トランジ
スタＱ９〜Ｑ11の共通エミッタは接地されている。
11で第１のカレントミラー回路18を構成し、トランジス
タＱ12，Ｑ13で第２のカレントミラー回路を構成してい
る。第１のカレントミラー回路18はそれぞれのトランジ
スタＱ９〜Ｑ11の各ベース及び各エミッタを共通接続
し、トランジスタＱ９のベース・コレクタ間を共通接続
して前記第１の入力端子11に接続したもので、トランジ
スタＱ９〜Ｑ11の共通エミッタは接地されている。
尚、トランジスタＱ10，Ｑ11は互いに面積比が等しく、
トランジスタＱ９に対して所定の面積比を有するものと
する。また、第２のカレントミラー回路19はミラー比が
１に等しくそれぞれのトランジスタＱ12，Ｑ13の各ベー
ス及びエミッタを共通接続し、各コレクタをそれぞれ第
１のカレントミラー回路18のトランジスタＱ10，Ｑ11の
各コレクタに接続し、トランジスタＱ12のベース・コレ
クタ間を共通接続して第２の入力端子15に接続したもの
で、トランジスタＱ12，Ｑ13の共通エミッタは電源手段
に接続される。そして、第１及び第２のカレントミラー
回路18，19のトランジスタＱ11，Ｑ13の共通コレクタは
出力端として前記第３のカレントミラー回路16の入力端
に接続されている。
トランジスタＱ９に対して所定の面積比を有するものと
する。また、第２のカレントミラー回路19はミラー比が
１に等しくそれぞれのトランジスタＱ12，Ｑ13の各ベー
ス及びエミッタを共通接続し、各コレクタをそれぞれ第
１のカレントミラー回路18のトランジスタＱ10，Ｑ11の
各コレクタに接続し、トランジスタＱ12のベース・コレ
クタ間を共通接続して第２の入力端子15に接続したもの
で、トランジスタＱ12，Ｑ13の共通エミッタは電源手段
に接続される。そして、第１及び第２のカレントミラー
回路18，19のトランジスタＱ11，Ｑ13の共通コレクタは
出力端として前記第３のカレントミラー回路16の入力端
に接続されている。
すなわち、この半導体回路装置は、第１の入力端に前記
入力電流Ｉinを与えると、第１のカレントミラー回路18
によりトランジスタＱ９に流れるコレクタ電流Ｉ9 に対
してトランジスタＱ10，Ｑ11に所定の面積比に応じた
（ミラー比）コレクタ電流Ｉ10，Ｉ11が流れる。ここ
で、Ｉ10＝Ｉ11である。一方、コレクタ電流Ｉ10は第２
のカレントミラー回路19に供給される。ここで、第２の
入力端15に制御電流Ｉcontを与えると、その電流量に応
じて第２のカレントミラー回路19の供給電流はＩ10−Ｉ
contとなる。つまり、第３のカレントミラー回路16の入
力電流となる。結果として、Ｉ11−（Ｉ10−Ｉcont）＝
Ｉoutとなり、制御電流Ｉcontに比例した出力はＩ11と
差引かれて出力電流Ｉoutを負荷17に与えるようにな
る。
入力電流Ｉinを与えると、第１のカレントミラー回路18
によりトランジスタＱ９に流れるコレクタ電流Ｉ9 に対
してトランジスタＱ10，Ｑ11に所定の面積比に応じた
（ミラー比）コレクタ電流Ｉ10，Ｉ11が流れる。ここ
で、Ｉ10＝Ｉ11である。一方、コレクタ電流Ｉ10は第２
のカレントミラー回路19に供給される。ここで、第２の
入力端15に制御電流Ｉcontを与えると、その電流量に応
じて第２のカレントミラー回路19の供給電流はＩ10−Ｉ
contとなる。つまり、第３のカレントミラー回路16の入
力電流となる。結果として、Ｉ11−（Ｉ10−Ｉcont）＝
Ｉoutとなり、制御電流Ｉcontに比例した出力はＩ11と
差引かれて出力電流Ｉoutを負荷17に与えるようにな
る。
つまり、第２図（ａ）に示すように、制御電流Ｉcontを
ｉ0 （＝０）、ｉ１，ｉ２，ｉ３，…と順に設定すると
き、入出力特性は第４図（ａ）に示すように設定値で確
実に制限される。また、入力電流Ｉinをｉ11，ｉ12，ｉ
13…と順に設定するとき、制御電流Ｉcontに対する出力
電流Ｉoutの出力特性は第４図（ｂ）に示すようにな
る。このことから、上記出力電流Ｉoutは入力電流Ｉin
及び制御電流Ｉcontのいずれか小さい方の電流に比例し
て流れることになり、Ｉ in＞ＩcontのときＩout＝Ｉco
nt、Ｉin＜ＩcontのときＩout＝Ｉinとなることがわか
る。
ｉ0 （＝０）、ｉ１，ｉ２，ｉ３，…と順に設定すると
き、入出力特性は第４図（ａ）に示すように設定値で確
実に制限される。また、入力電流Ｉinをｉ11，ｉ12，ｉ
13…と順に設定するとき、制御電流Ｉcontに対する出力
電流Ｉoutの出力特性は第４図（ｂ）に示すようにな
る。このことから、上記出力電流Ｉoutは入力電流Ｉin
及び制御電流Ｉcontのいずれか小さい方の電流に比例し
て流れることになり、Ｉ in＞ＩcontのときＩout＝Ｉco
nt、Ｉin＜ＩcontのときＩout＝Ｉinとなることがわか
る。
すなわち、この半導体回路装置では、入出力特性に曲線
的な伝達特性を有する差動回路を用いず、カレントミラ
ー回路の面積比によって所定倍率の出力電流Ｉoutを得
るようにしているので、その入出力特性及びリミッタ特
性が直線的になっている。
的な伝達特性を有する差動回路を用いず、カレントミラ
ー回路の面積比によって所定倍率の出力電流Ｉoutを得
るようにしているので、その入出力特性及びリミッタ特
性が直線的になっている。
したがって、上記のように構成した半導体回路装置は、
入力電流に対する出力電流を正確に直線的に制御するこ
とができ、安定性を確保することができるものである。
入力電流に対する出力電流を正確に直線的に制御するこ
とができ、安定性を確保することができるものである。
［発明の効果］ 以上詳述したようにこの発明によれば、入力電流に対す
る出力電流を正確に直線的に制御することのできる半導
体回路装置を提供することができる。
る出力電流を正確に直線的に制御することのできる半導
体回路装置を提供することができる。
第１図はこの発明に係る半導体回路装置の一実施例を示
す回路構成図、第２図は同実施例の特性を説明するため
の特性図、第３図及び第４図はそれぞれ従来の半導体回
路装置の構成及びその特性を説明するための回路図及び
特性図である。 11，15……入力端子、12，14，16，18，19……カレント
ミラー回路、13……差動回路、17……負荷。
す回路構成図、第２図は同実施例の特性を説明するため
の特性図、第３図及び第４図はそれぞれ従来の半導体回
路装置の構成及びその特性を説明するための回路図及び
特性図である。 11，15……入力端子、12，14，16，18，19……カレント
ミラー回路、13……差動回路、17……負荷。
Claims (1)
- 【請求項１】第１の入力電流が供給される入力用トラン
ジスタに対して面積比が同等な第１及び第２の出力用ト
ランジスタをミラー接続してなる第１のカレントミラー
回路と、 入力用トランジスタ及び出力用トランジスタからなり、
上記第１のカレントミラー回路の第１及び第２の出力用
トランジスタ間に接続されるミラー比が１に等しい第２
のカレントミラー回路と、 上記第２のカレントミラー回路の入力用トランジスタに
制御電流を供給する手段とを具備し、 上記第２のカレントミラー回路の出力電流を外部出力す
るように構成したことを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267713A JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267713A JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144907A JPS61144907A (ja) | 1986-07-02 |
| JPH0616572B2 true JPH0616572B2 (ja) | 1994-03-02 |
Family
ID=17448513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267713A Expired - Lifetime JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616572B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683003B2 (ja) * | 1987-04-08 | 1994-10-19 | 山武ハネウエル株式会社 | 電流制限回路 |
| JPH0666606B2 (ja) * | 1989-12-01 | 1994-08-24 | 株式会社東芝 | 電流増幅回路 |
| GB0421711D0 (en) * | 2004-09-30 | 2004-11-03 | Cambridge Display Tech Ltd | Multi-line addressing methods and apparatus |
-
1984
- 1984-12-19 JP JP59267713A patent/JPH0616572B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144907A (ja) | 1986-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |