JPH0616636B2 - Ｐｌｌ変調回路 - Google Patents
Ｐｌｌ変調回路Info
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- JPH0616636B2 JPH0616636B2 JP59056931A JP5693184A JPH0616636B2 JP H0616636 B2 JPH0616636 B2 JP H0616636B2 JP 59056931 A JP59056931 A JP 59056931A JP 5693184 A JP5693184 A JP 5693184A JP H0616636 B2 JPH0616636 B2 JP H0616636B2
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- circuit
- modulation
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/12—Modulator circuits; Transmitter circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はＰＬＬ（フェイズロックドループ）変調回路に
関し、特にデータ通信に用いられるPLLループを使用し
たＦＭ変調回路に関する。
関し、特にデータ通信に用いられるPLLループを使用し
たＦＭ変調回路に関する。
背景技術 ＰＬＬ回路を用いてＦＭ変調をなす場合には、第１図に
示す方式が一般的である。１０１は基準発振振器であ
り、この発振出力とＶＣＯ（電圧制御発振器）102の分
周器103による分周出力とがＰＤ（位相比較器）104にて
位相比較される。この比較出力はＬＰＦ（ローパスフィ
ルタ）105を介して更には加算器106を介してＶＣＯ102
の制御信号となる。そして、変調波として論理回路107
からの論理データが、レベル変換器108においてレベル
変換を受けて加算器106の１加算入力となり、ＬＰＦ105
の出力に直流的に重畳されＶＣＯ102の制御信号として
用いられるものである。こうして、ＶＣＯ102の出力に
は論理データに応じたＦＭ信号波が得られることにな
る。
示す方式が一般的である。１０１は基準発振振器であ
り、この発振出力とＶＣＯ（電圧制御発振器）102の分
周器103による分周出力とがＰＤ（位相比較器）104にて
位相比較される。この比較出力はＬＰＦ（ローパスフィ
ルタ）105を介して更には加算器106を介してＶＣＯ102
の制御信号となる。そして、変調波として論理回路107
からの論理データが、レベル変換器108においてレベル
変換を受けて加算器106の１加算入力となり、ＬＰＦ105
の出力に直流的に重畳されＶＣＯ102の制御信号として
用いられるものである。こうして、ＶＣＯ102の出力に
は論理データに応じたＦＭ信号波が得られることにな
る。
データ通信にこのＰＬＬ変調回路が用いられる場合に
は、変調信号は論理回路107の出力であるために、レベ
ル変換器108によってこの論理レベル（例えばＴＴＬレ
ベル）をＶＣＯ制御信号レベルに変換する必要がある。
この変換器108の具体例が第２図に示されている。
は、変調信号は論理回路107の出力であるために、レベ
ル変換器108によってこの論理レベル（例えばＴＴＬレ
ベル）をＶＣＯ制御信号レベルに変換する必要がある。
この変換器108の具体例が第２図に示されている。
図において、論理回路107（第１図参照）によるＴＴＬ
レベルの出力信号は入力端子210を介して入力バッファ2
01へ印加され、トランジスタ202及び抵抗Ｒ1〜Ｒ3から
なる初段アンプにて増幅される。この増幅出力はカップ
リングコンデンサＣ1を介して、トランジスタ203及び抵
抗Ｒ4〜Ｒ7からなる次段アンプへ供給される。このアン
プ出力はコンデンサＣ2を介して、オペアンプ204及び抵
抗Ｒ8，Ｒ9からなる加算器106の１入力となり、ＬＰＦ1
05の出力である端子211の電圧Vtと加算される。この加
算出力Vt′が端子212から導出されてＶＣＯ102の制御信
号となるのである。
レベルの出力信号は入力端子210を介して入力バッファ2
01へ印加され、トランジスタ202及び抵抗Ｒ1〜Ｒ3から
なる初段アンプにて増幅される。この増幅出力はカップ
リングコンデンサＣ1を介して、トランジスタ203及び抵
抗Ｒ4〜Ｒ7からなる次段アンプへ供給される。このアン
プ出力はコンデンサＣ2を介して、オペアンプ204及び抵
抗Ｒ8，Ｒ9からなる加算器106の１入力となり、ＬＰＦ1
05の出力である端子211の電圧Vtと加算される。この加
算出力Vt′が端子212から導出されてＶＣＯ102の制御信
号となるのである。
第３図は第２図の回路の各部電圧波形であり、(a)は端
子210における論理入力データ波形であってＴＴＬの場
合には０〜５Ｖの間の論理レベルを有する。(b)はコン
デンサＣ2の出力波形であり、電源電圧Ｖccの略半分を
中心にして上下等レベルの信号に変換されている。(c)
は加算器１０６の加算出力Vt′の波形であり、ＬＰＦ10
5の出力Vtを中心にして上下略等レベルの信号となる。
子210における論理入力データ波形であってＴＴＬの場
合には０〜５Ｖの間の論理レベルを有する。(b)はコン
デンサＣ2の出力波形であり、電源電圧Ｖccの略半分を
中心にして上下等レベルの信号に変換されている。(c)
は加算器１０６の加算出力Vt′の波形であり、ＬＰＦ10
5の出力Vtを中心にして上下略等レベルの信号となる。
第２図に示した回路での欠点は交流的な結合を行なうた
めに変調データ自体の直流成分の非対称性により、出力
電圧の変動を生ずることである。この欠点は交流結合の
時定数によりその度合が異なるが逃れ得ないものであ
る。また時定数を大きくすると、非対称性に耐え得る時
間は大きくなるが、データの立上り時に不必要な変動を
生ずる。第４図に第２図で示した回路での直流の変動の
様子を示す。第４図(a)は、“１”と“０”のバランス
が片寄った符号構成であるが、この符号を第２図に示さ
れる回路中で、コンデンサＣ2の出力を見ると(b)の波形
となる。コンデンサＣ2の後では入力信号の平均値が基
準電圧となる様に動作するために“０”の連続したとこ
ろではその電圧が基準電圧に近づき雑音の余裕度が減少
する。これをＦＭ変調の入力端子に加えると、周波数が
徐々に変動してゆくことになる。
めに変調データ自体の直流成分の非対称性により、出力
電圧の変動を生ずることである。この欠点は交流結合の
時定数によりその度合が異なるが逃れ得ないものであ
る。また時定数を大きくすると、非対称性に耐え得る時
間は大きくなるが、データの立上り時に不必要な変動を
生ずる。第４図に第２図で示した回路での直流の変動の
様子を示す。第４図(a)は、“１”と“０”のバランス
が片寄った符号構成であるが、この符号を第２図に示さ
れる回路中で、コンデンサＣ2の出力を見ると(b)の波形
となる。コンデンサＣ2の後では入力信号の平均値が基
準電圧となる様に動作するために“０”の連続したとこ
ろではその電圧が基準電圧に近づき雑音の余裕度が減少
する。これをＦＭ変調の入力端子に加えると、周波数が
徐々に変動してゆくことになる。
また、(c)の様なバースト状のデータを第２図の回路へ
入力すると(d)の様な応答が得られる。これは、前述の
動作と同じ原理でひき起こされるものでコンデンサによ
る微分動作による。
入力すると(d)の様な応答が得られる。これは、前述の
動作と同じ原理でひき起こされるものでコンデンサによ
る微分動作による。
この２つの動作を避けるには(b)の動作に対しては、コ
ンデンサの容量を大きくすることにより、ある時間内で
は直流分の変動を抑えることが可能であるが、(d)の応
答では逆に過渡応答の影響が大きくなる。コンデンサの
容量を小さくすると(b)の動作に対しての影響が大きい
ことは明らかである。
ンデンサの容量を大きくすることにより、ある時間内で
は直流分の変動を抑えることが可能であるが、(d)の応
答では逆に過渡応答の影響が大きくなる。コンデンサの
容量を小さくすると(b)の動作に対しての影響が大きい
ことは明らかである。
この様に交流的な結合を行った時には、変調すべきデー
タがバースト状に発生する様な場合には、その結合のコ
ンデンサの影響を原理的に避けられないものである。
タがバースト状に発生する様な場合には、その結合のコ
ンデンサの影響を原理的に避けられないものである。
発明の概要 本発明は上記欠点を除去すべくなされたものであり、そ
の目的とするところは、交流的結合をなくして直流的結
合を用いてコンデンサの影響をなくしたＰＬＬ変調回路
を提供することにある。
の目的とするところは、交流的結合をなくして直流的結
合を用いてコンデンサの影響をなくしたＰＬＬ変調回路
を提供することにある。
本発明によるＰＬＬ変調回路は、論理回路の論理出力信
号を所定電圧を中心に上下略等レベルを有する変調信号
に変換するレベル変換手段と、前記変調信号をＰＬＬ
（フェイズロックドループ）回路の電圧制御発振器の制
御電圧に加算する加算手段とを有し、前記電圧制御発振
器の出力から変調波を得るようにしたＰＬＬ変調回路で
あって、前記レベル変換手段は、電源電圧を分圧しその
分圧出力により前記変調信号を導出する１対の分圧抵抗
と、この１対の分圧抵抗の各両端に夫々設けられた抵抗
とスイッチ素子との直列回路と、前記スイッチ素子を前
記論理出力信号により相補的にオンオフ制御する制御手
段とからなり、前記加算手段は、前記所定電圧を相殺し
かつ前記変調信号と前記制御電圧とを直流的に重畳する
ことを特徴としている。
号を所定電圧を中心に上下略等レベルを有する変調信号
に変換するレベル変換手段と、前記変調信号をＰＬＬ
（フェイズロックドループ）回路の電圧制御発振器の制
御電圧に加算する加算手段とを有し、前記電圧制御発振
器の出力から変調波を得るようにしたＰＬＬ変調回路で
あって、前記レベル変換手段は、電源電圧を分圧しその
分圧出力により前記変調信号を導出する１対の分圧抵抗
と、この１対の分圧抵抗の各両端に夫々設けられた抵抗
とスイッチ素子との直列回路と、前記スイッチ素子を前
記論理出力信号により相補的にオンオフ制御する制御手
段とからなり、前記加算手段は、前記所定電圧を相殺し
かつ前記変調信号と前記制御電圧とを直流的に重畳する
ことを特徴としている。
実施例 以下に、本発明の実施例を図面を用いて説明する。
第５図は本発明の実施例によるレベル変換器108と加算
器106との具体例であって、第２図と同等部分は同一符
号により示している。ＴＴＬレベルの論理データは端子
210を介して２入力アンドゲート401，402の各１入力と
なるが、ゲート401へはこの論理データが反転して印加
されており、よって両ゲート401，402の出力は互いに逆
相となるようになっている。尚、本例では、コントロー
ル信号が端子413を介して各ゲート401，402の他入力と
なっているが、論理データの有無に応じた制御をなすも
のである。すなわち、コントロール信号は、変調すべき
データがないときには“Ｌ”（低）レベルとなり両ゲー
ト出力は“Ｌ”となる。コントロール信号が“Ｈ”
（高）レベルになると、論理データ（210）が有効とな
るのである。
器106との具体例であって、第２図と同等部分は同一符
号により示している。ＴＴＬレベルの論理データは端子
210を介して２入力アンドゲート401，402の各１入力と
なるが、ゲート401へはこの論理データが反転して印加
されており、よって両ゲート401，402の出力は互いに逆
相となるようになっている。尚、本例では、コントロー
ル信号が端子413を介して各ゲート401，402の他入力と
なっているが、論理データの有無に応じた制御をなすも
のである。すなわち、コントロール信号は、変調すべき
データがないときには“Ｌ”（低）レベルとなり両ゲー
ト出力は“Ｌ”となる。コントロール信号が“Ｈ”
（高）レベルになると、論理データ（210）が有効とな
るのである。
電源電圧Ｖccを分圧する１対の分圧抵抗Ｒ10，Ｒ20が設
けられており、これら１対の分圧抵抗Ｒ10，Ｒ20の各両
端に、スイッチ素子403と抵抗ｒ1との直列回路、スイッ
チ素子404と抵抗ｒ2との直列回路が夫々接続されてい
る。スイッチ素子403及び404がゲート401及び402の各出
力により夫々オンオフ制御される。この分圧出力Ｖｍ
（414）が加算器106の１入力となり、ＬＰＦ105の出力V
tと重畳されることは第２図の例と同様である。
けられており、これら１対の分圧抵抗Ｒ10，Ｒ20の各両
端に、スイッチ素子403と抵抗ｒ1との直列回路、スイッ
チ素子404と抵抗ｒ2との直列回路が夫々接続されてい
る。スイッチ素子403及び404がゲート401及び402の各出
力により夫々オンオフ制御される。この分圧出力Ｖｍ
（414）が加算器106の１入力となり、ＬＰＦ105の出力V
tと重畳されることは第２図の例と同様である。
端子２１１に供給されるＰＬＬ制御電圧Ｖｔは、オペア
ンプ２０４の非反転入力端子へ印加されるとともに、オ
ペアンプ４０５の非反転入力端子へも印加される。オペ
アンプ４０５の反転入力端子には抵抗Ｒ11，Ｒ12による
電源電圧Ｖccの分圧出力が抵抗Ｒ13を介して印加され
る。このオペアンプ４０５の反転入力端子と出力端子と
の間には、帰還抵抗Ｒ14が接続されている。オペアンプ
４０５の出力は、抵抗Ｒ15を介してオペアンプ２０４の
反転入力端子に印加されている。
ンプ２０４の非反転入力端子へ印加されるとともに、オ
ペアンプ４０５の非反転入力端子へも印加される。オペ
アンプ４０５の反転入力端子には抵抗Ｒ11，Ｒ12による
電源電圧Ｖccの分圧出力が抵抗Ｒ13を介して印加され
る。このオペアンプ４０５の反転入力端子と出力端子と
の間には、帰還抵抗Ｒ14が接続されている。オペアンプ
４０５の出力は、抵抗Ｒ15を介してオペアンプ２０４の
反転入力端子に印加されている。
ここでまずレベル変換回路108の入力端子210から出力端
子414までの動作を説明する。端子413にレベル“Ｌ”が
加えられた時にはゲート401，402の出力は“Ｌ”とな
り、スイッチ403，404共にオフの状態となる。ここでＲ
10＝Ｒ20の値を用いて、端子414の電圧ＶｍをＶｍ０と
すれば、与えられた電源電圧Ｖccの半分となりＶcc／２
となる。一方、端子413に“Ｈ”が加えられた時には、
ゲート401，402の出力は、端子２１０に加えられた電圧
により変化することになる。端子210に“Ｈ”が加えら
れた時は、ゲート401の出力は“Ｌ”でありスイッチ素
子403はオフ状態となり、ゲート402の出力は“Ｈ”でス
イッチ素子404はオン状態となる。この状態での端子414
の電圧ＶｍをＶｍ１とすれば、 となる。また端子413には“Ｈ”、端子210には“Ｌ”が
加えられると、ゲート401の出力は“Ｈ”でスイッチ素
子403がオンとなり一方ゲート402の出力は“Ｌ”でスイ
ッチ素子404はオフとなる。この状態での端子414の電圧
ＶｍをＶｍ２とすれば、 となる。ここで、通常は変調信号は対称に考えるもので
あり、抵抗の値も当然対称となるからｒ＝ｒ1＝ｒ2，Ｒ
＝Ｒ10＝Ｒ20であり、端子414の電圧は次の様になる。
ａ＝ｒ／Ｒとすると、 (2)，(3)式のＶm0からのずれは、△Ｖ＝±１／{2(2ａ＋
１）｝・ＶccとなりＶcc／２の電圧から対称に電圧変化
を行なう。
子414までの動作を説明する。端子413にレベル“Ｌ”が
加えられた時にはゲート401，402の出力は“Ｌ”とな
り、スイッチ403，404共にオフの状態となる。ここでＲ
10＝Ｒ20の値を用いて、端子414の電圧ＶｍをＶｍ０と
すれば、与えられた電源電圧Ｖccの半分となりＶcc／２
となる。一方、端子413に“Ｈ”が加えられた時には、
ゲート401，402の出力は、端子２１０に加えられた電圧
により変化することになる。端子210に“Ｈ”が加えら
れた時は、ゲート401の出力は“Ｌ”でありスイッチ素
子403はオフ状態となり、ゲート402の出力は“Ｈ”でス
イッチ素子404はオン状態となる。この状態での端子414
の電圧ＶｍをＶｍ１とすれば、 となる。また端子413には“Ｈ”、端子210には“Ｌ”が
加えられると、ゲート401の出力は“Ｈ”でスイッチ素
子403がオンとなり一方ゲート402の出力は“Ｌ”でスイ
ッチ素子404はオフとなる。この状態での端子414の電圧
ＶｍをＶｍ２とすれば、 となる。ここで、通常は変調信号は対称に考えるもので
あり、抵抗の値も当然対称となるからｒ＝ｒ1＝ｒ2，Ｒ
＝Ｒ10＝Ｒ20であり、端子414の電圧は次の様になる。
ａ＝ｒ／Ｒとすると、 (2)，(3)式のＶm0からのずれは、△Ｖ＝±１／{2(2ａ＋
１）｝・ＶccとなりＶcc／２の電圧から対称に電圧変化
を行なう。
この関係を第６図に示す。(a)は端子413に加えられるコ
ントロール信号であり“Ｌ”が変調の禁止、“Ｈ”が変
調動作オン状態を示している。(b)は変調データであ
り、端子413が“Ｈ”の時にのみ有効である。(c)は端子
414の出力電圧でありＶcc／２を中心に±ΔＶの振幅を
取り得る。ここで、ΔＶは全くａ（＝ｒ／Ｒ）に依存す
るために一義的に決定できる。
ントロール信号であり“Ｌ”が変調の禁止、“Ｈ”が変
調動作オン状態を示している。(b)は変調データであ
り、端子413が“Ｈ”の時にのみ有効である。(c)は端子
414の出力電圧でありＶcc／２を中心に±ΔＶの振幅を
取り得る。ここで、ΔＶは全くａ（＝ｒ／Ｒ）に依存す
るために一義的に決定できる。
次に電圧加算について述べる。端子211には前述したＰ
ＬＬ回路のＬＰＦ出力電圧が印加される。この電圧はＰ
ＬＬのロック状態ではほぼ直流電圧である。この電圧は
第５図のオペアンプ405の非反転入力端子に印加され
る。一方、オペアンプ405の反転入力端子には電源−接
地間に等しい２本の抵抗Ｒ11，Ｒ12で分圧された電圧
が、直列の抵抗Ｒ13を介して入力され更に直列抵抗Ｒ13
と等しい抵抗Ｒ14でオペアンプ405の出力に帰還されて
いる。この状態でオペアンプ405の出力端子415の電圧Ｖ
Ｓは次のように表わされる。
ＬＬ回路のＬＰＦ出力電圧が印加される。この電圧はＰ
ＬＬのロック状態ではほぼ直流電圧である。この電圧は
第５図のオペアンプ405の非反転入力端子に印加され
る。一方、オペアンプ405の反転入力端子には電源−接
地間に等しい２本の抵抗Ｒ11，Ｒ12で分圧された電圧
が、直列の抵抗Ｒ13を介して入力され更に直列抵抗Ｒ13
と等しい抵抗Ｒ14でオペアンプ405の出力に帰還されて
いる。この状態でオペアンプ405の出力端子415の電圧Ｖ
Ｓは次のように表わされる。
ＶＳ＝２Ｖt−Ｖcc/2 …(4) ここで、Ｖtは端子211に入力されるＰＬＬ制御電圧であ
る。このＶＳは入力電圧Ｖtの２倍の電圧とＶcc／２の
差の電圧となっており、次段の加算器106でその差を補
正する。加算器１０６を構成するオペアンプ２０４の非
反転入力端子にはＶtが印加される。反転入力端子には
端子414の電圧及び端子415の電圧が各々直列の抵抗
Ｒ8，Ｒ15を介して印加されており、更に端子415との間
の抵抗Ｒ15と同値の抵抗Ｒ9で出力端子に帰還を形成し
てある。この時の出力電圧（端子212）Ｖt′は、(1)〜
(4)式を用いると、 となる。ここでＲ8とＲ15とで等しい値を用いれば Ｖt′＝Ｖt±ΔＶ …(6) となり、端子２１１に入力された電圧Ｖtに対し±ΔＶ
だけの変調信号を重畳させた信号を得ることが可能であ
る。つまり端子210に論理レベル“１”が加わると、出
力電圧Ｖt′はＶt＋ΔＶ、“０”が加わるとＶt−ΔＶ
となる。
る。このＶＳは入力電圧Ｖtの２倍の電圧とＶcc／２の
差の電圧となっており、次段の加算器106でその差を補
正する。加算器１０６を構成するオペアンプ２０４の非
反転入力端子にはＶtが印加される。反転入力端子には
端子414の電圧及び端子415の電圧が各々直列の抵抗
Ｒ8，Ｒ15を介して印加されており、更に端子415との間
の抵抗Ｒ15と同値の抵抗Ｒ9で出力端子に帰還を形成し
てある。この時の出力電圧（端子212）Ｖt′は、(1)〜
(4)式を用いると、 となる。ここでＲ8とＲ15とで等しい値を用いれば Ｖt′＝Ｖt±ΔＶ …(6) となり、端子２１１に入力された電圧Ｖtに対し±ΔＶ
だけの変調信号を重畳させた信号を得ることが可能であ
る。つまり端子210に論理レベル“１”が加わると、出
力電圧Ｖt′はＶt＋ΔＶ、“０”が加わるとＶt−ΔＶ
となる。
以上述べた様に、本発明の変調回路は、レベル変換回路
を実現すると共に全く交流的な結合を含まずに、ＰＬＬ
の本来有する制御電圧に印加することができるため前述
した様な交流結合を有する変調回路の欠点を除くことが
できる。
を実現すると共に全く交流的な結合を含まずに、ＰＬＬ
の本来有する制御電圧に印加することができるため前述
した様な交流結合を有する変調回路の欠点を除くことが
できる。
つまり交流結合の変調回路を用いた場合は、直流成分変
動の問題及びデータの立上り時の直流変動に問題がある
が直流的な結合を行なうことにより、それらは原理的に
解消することができる。また本発明による回路では、変
調信号のレベル変換（ＴＴＬ→アナログ）が容易に行え
ると共にその変換後のレベルも抵抗値のみで決定するこ
とができる。
動の問題及びデータの立上り時の直流変動に問題がある
が直流的な結合を行なうことにより、それらは原理的に
解消することができる。また本発明による回路では、変
調信号のレベル変換（ＴＴＬ→アナログ）が容易に行え
ると共にその変換後のレベルも抵抗値のみで決定するこ
とができる。
またこの回路構成では単一の電源のみで動作することが
可能である。変調周波数の限界はオペアンプすなわち所
謂演算増幅器の特性により制限されるが、通常ＰＬＬに
よる変調に関しては変調感度はＶＣＯの感度とほぼ等し
く、この実施例で求められる電圧の振幅も小さな振幅で
十分であるために演算増幅器の周波数特性も十分に高い
帯域（例えば１ＭＨｚ程度）まで使用可能となる。
可能である。変調周波数の限界はオペアンプすなわち所
謂演算増幅器の特性により制限されるが、通常ＰＬＬに
よる変調に関しては変調感度はＶＣＯの感度とほぼ等し
く、この実施例で求められる電圧の振幅も小さな振幅で
十分であるために演算増幅器の周波数特性も十分に高い
帯域（例えば１ＭＨｚ程度）まで使用可能となる。
本発明の回路は、ディジタル的な変調回路として説明を
行ったが、ＰＬＬ変調回路として入力信号の帯域を制限
した時の応用例を示す。第５図の端子212の後に、同様
な演算増幅器で構成したＬＰＦを追加した実施例を第７
図に示す。またその時の応答波形を第６図の(e)に併記
する。第７図で端子415，414，211，212及び演算増幅器
204は第５図と同じである。第７図では演算増幅器607を
追加しＬＰＦを構成している。この回路に付随するコン
デンサＣ3〜Ｃ5、抵抗Ｒ17〜Ｒ19は所望するフィルタの
形及び周波数特性により決定されるものである。
行ったが、ＰＬＬ変調回路として入力信号の帯域を制限
した時の応用例を示す。第５図の端子212の後に、同様
な演算増幅器で構成したＬＰＦを追加した実施例を第７
図に示す。またその時の応答波形を第６図の(e)に併記
する。第７図で端子415，414，211，212及び演算増幅器
204は第５図と同じである。第７図では演算増幅器607を
追加しＬＰＦを構成している。この回路に付随するコン
デンサＣ3〜Ｃ5、抵抗Ｒ17〜Ｒ19は所望するフィルタの
形及び周波数特性により決定されるものである。
この周波数特性は勿論変調周波数により決定されるもの
でありＰＬＬ全体に影響を与える周波数に選ぶことはで
きない。この時の端子616に現れる信号波形は第６図の
(e)に示しておく。
でありＰＬＬ全体に影響を与える周波数に選ぶことはで
きない。この時の端子616に現れる信号波形は第６図の
(e)に示しておく。
またこのＬＰＦは第７図の端子414の前に置くことも可
能である。つまり第５図に示された電圧変換のための回
路の後に挿入すれば、変調波を帯域制限した後に加算す
ることも可能となる。いずれの場合でも直流分に何ら影
響を与えることなくＬＰＦを追加することが可能であ
り、その実現方法も極めて容易である。
能である。つまり第５図に示された電圧変換のための回
路の後に挿入すれば、変調波を帯域制限した後に加算す
ることも可能となる。いずれの場合でも直流分に何ら影
響を与えることなくＬＰＦを追加することが可能であ
り、その実現方法も極めて容易である。
更に、上記実施例では、ＦＭ変調に関するＰＬＬ変調回
路について説明したが、ＰＬＬ変調を周波数特性ではな
く位相特性について着目し、位相的に電圧制御発振器の
発振周波数を偏移させることにより角度変調によるＰＬ
Ｌ変調回路に適用できることは勿論であり、ＦＭ変調と
同様の効果を奏しえるものである。
路について説明したが、ＰＬＬ変調を周波数特性ではな
く位相特性について着目し、位相的に電圧制御発振器の
発振周波数を偏移させることにより角度変調によるＰＬ
Ｌ変調回路に適用できることは勿論であり、ＦＭ変調と
同様の効果を奏しえるものである。
効 果 以上述べたように、本発明によれば、電源電圧を分圧し
その分圧出力により前記変調信号を導出する１対の分圧
抵抗と、この１対の分圧抵抗の各両端に夫々設けられた
抵抗とスイッチ素子との直列回路と、スイッチ素子を論
理出力信号により相補的にオンオフ制御する制御手段と
からなるレベル変換手段を設け、加算手段により変調信
号の中心電圧を相殺しかつその変調信号と制御電圧とを
直硫的に重畳する構成としたので、ＦＭ変調波の変調度
の設定を抵抗値のみで正確に設定でき、簡単な回路で実
現できるとともに、変調信号の中心電圧を相殺すること
ができるので電源電圧の変動を回避することができ、ま
た、変調データ（論理出力信号）自体の直流成分の非対
称性による出力電圧の直流的な変動を防止でき、周波数
安定度の高い変調波を得ることができる。
その分圧出力により前記変調信号を導出する１対の分圧
抵抗と、この１対の分圧抵抗の各両端に夫々設けられた
抵抗とスイッチ素子との直列回路と、スイッチ素子を論
理出力信号により相補的にオンオフ制御する制御手段と
からなるレベル変換手段を設け、加算手段により変調信
号の中心電圧を相殺しかつその変調信号と制御電圧とを
直硫的に重畳する構成としたので、ＦＭ変調波の変調度
の設定を抵抗値のみで正確に設定でき、簡単な回路で実
現できるとともに、変調信号の中心電圧を相殺すること
ができるので電源電圧の変動を回避することができ、ま
た、変調データ（論理出力信号）自体の直流成分の非対
称性による出力電圧の直流的な変動を防止でき、周波数
安定度の高い変調波を得ることができる。
更に演算増幅器を効果的に用いるためフィルタとの整合
もよく種々な応用にも用いられる回路である。
もよく種々な応用にも用いられる回路である。
第１図はＰＬＬ変調回路のブロック図、第２図は従来の
ＰＬＬ変調回路におけるレベル変換器を示す回路図、第
３図は第２図の回路の各部信号波形図、第４図は第２図
の回路の欠点を説明する信号波形図、第５図は本発明の
実施例の回路図、第６図は第５図及び第７図の回路の各
部信号波形図、第７図は第５図の回路の一応用例の回路
図である。 主要部分の符号の説明 102……ＶＣＯ、104……ＰＤ 105……ＬＰＦ、106……加算器 107……論理回路、108……レベル変換器 401，402……アンドゲート 403，401……スイッチ素子 Ｒ10，Ｒ20……分圧抵抗
ＰＬＬ変調回路におけるレベル変換器を示す回路図、第
３図は第２図の回路の各部信号波形図、第４図は第２図
の回路の欠点を説明する信号波形図、第５図は本発明の
実施例の回路図、第６図は第５図及び第７図の回路の各
部信号波形図、第７図は第５図の回路の一応用例の回路
図である。 主要部分の符号の説明 102……ＶＣＯ、104……ＰＤ 105……ＬＰＦ、106……加算器 107……論理回路、108……レベル変換器 401，402……アンドゲート 403，401……スイッチ素子 Ｒ10，Ｒ20……分圧抵抗
Claims (1)
- 【請求項１】論理回路の論理出力信号を所定電圧を中心
に上下略等レベルを有する変調信号に変換するレベル変
換手段と、前記変調信号をＰＬＬ（フェイズロックドル
ープ）回路の電圧制御発振器の制御電圧に加算する加算
手段とを有し、前記電圧制御発振器の出力から変調波を
得るようにしたＰＬＬ変調回路であって、前記レベル変
換手段は、電源電圧を分圧しその分圧出力により前記変
調信号を導出する１対の分圧抵抗と、この１対の分圧抵
抗の各両端に夫々設けられた抵抗とスイッチ素子との直
列回路と、前記スイッチ素子を前記論理出力信号により
相補的にオンオフ制御する制御手段とからなり、前記加
算手段は、前記所定電圧を相殺しかつ前記変調信号と前
記制御電圧とを直流的に重畳することを特徴とするＰＬ
Ｌ変調回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056931A JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
| US06/715,308 US4609886A (en) | 1984-03-23 | 1985-03-25 | PLL modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056931A JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199260A JPS60199260A (ja) | 1985-10-08 |
| JPH0616636B2 true JPH0616636B2 (ja) | 1994-03-02 |
Family
ID=13041253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056931A Expired - Lifetime JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4609886A (ja) |
| JP (1) | JPH0616636B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2282284B (en) * | 1993-09-28 | 1998-01-21 | Plessey Semiconductors Ltd | Modulators |
| US6223061B1 (en) * | 1997-07-25 | 2001-04-24 | Cleveland Medical Devices Inc. | Apparatus for low power radio communications |
| US6172579B1 (en) | 1999-02-02 | 2001-01-09 | Cleveland Medical Devices Inc. | Three point modulated phase locked loop frequency synthesis system and method |
| JP3851511B2 (ja) * | 2001-03-14 | 2006-11-29 | 株式会社ルネサステクノロジ | Ｆｍ送信機 |
| DE60319832D1 (de) * | 2003-10-13 | 2008-04-30 | St Microelectronics Srl | Verfahren und System zur Phasenrückgewinnung und Dekodierung |
| US20070247234A1 (en) * | 2006-04-04 | 2007-10-25 | Honeywell International Inc. | Method for mitigating single event effects in a phase locked loop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546331A (en) * | 1984-02-21 | 1985-10-08 | Hewlett-Packard Company | Frequency modulation in a phase-locked loop |
-
1984
- 1984-03-23 JP JP59056931A patent/JPH0616636B2/ja not_active Expired - Lifetime
-
1985
- 1985-03-25 US US06/715,308 patent/US4609886A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4609886A (en) | 1986-09-02 |
| JPS60199260A (ja) | 1985-10-08 |
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