JPH06167535A - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPH06167535A JPH06167535A JP4320512A JP32051292A JPH06167535A JP H06167535 A JPH06167535 A JP H06167535A JP 4320512 A JP4320512 A JP 4320512A JP 32051292 A JP32051292 A JP 32051292A JP H06167535 A JPH06167535 A JP H06167535A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- test
- output
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体出力回路に関し、同時スイッ
チングノイズを低減する半導体出力回路を提供すること
を目的としている。 【構成】 所定の信号を入力端から出力端に伝送する信
号伝送手段１と、外部からの制御信号に基づいて該信号
伝送手段の伝送速度を調整してノイズを低減する伝送速
度調整手段２とを備えるように構成する。
チングノイズを低減する半導体出力回路を提供すること
を目的としている。 【構成】 所定の信号を入力端から出力端に伝送する信
号伝送手段１と、外部からの制御信号に基づいて該信号
伝送手段の伝送速度を調整してノイズを低減する伝送速
度調整手段２とを備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体出力回路に係
り、詳しくは、例えば、ウェハ試験の分野に用いて好適
な、誤動作を防止する半導体出力回路に関する。 ［発明の背景］近年、半導体集積回路の大規模化・高集
積化に伴い、半導体集積回路に対する試験もよりシビア
なものとなってきている。
り、詳しくは、例えば、ウェハ試験の分野に用いて好適
な、誤動作を防止する半導体出力回路に関する。 ［発明の背景］近年、半導体集積回路の大規模化・高集
積化に伴い、半導体集積回路に対する試験もよりシビア
なものとなってきている。
【０００２】半導体集積回路におけるＦＴ（Final Tes
t：ファイナルテスト）、特に、ウェハ試験におけるプ
ロービングテストにおいては、同時スイッチングノイズ
により誤動作を生じ、正しい試験が行えない場合があ
る。そこで、ウェハ試験時に同時スイッチングノイズを
低減することが要求される。
t：ファイナルテスト）、特に、ウェハ試験におけるプ
ロービングテストにおいては、同時スイッチングノイズ
により誤動作を生じ、正しい試験が行えない場合があ
る。そこで、ウェハ試験時に同時スイッチングノイズを
低減することが要求される。
【０００３】
【従来の技術】従来、半導体集積回路における試験に
は、大別して、ウェハ状態における試験と、チップ状態
における試験とがある。ウェハ状態での試験は、スピー
ドに関する測定は重要ではなく、主に機能が正しく働い
ているかどうかを試験する機能試験であり、一方、チッ
プ状態での試験は、主にスピードに関する試験を行うも
のである。
は、大別して、ウェハ状態における試験と、チップ状態
における試験とがある。ウェハ状態での試験は、スピー
ドに関する測定は重要ではなく、主に機能が正しく働い
ているかどうかを試験する機能試験であり、一方、チッ
プ状態での試験は、主にスピードに関する試験を行うも
のである。
【０００４】すなわち、半導体集積回路の試験に用いら
れる半導体出力回路においては、スピードに関する試験
において正確な試験が行えるように、チップ状態での試
験に合わせて最適な出力エッジレートを設定していた。
れる半導体出力回路においては、スピードに関する試験
において正確な試験が行えるように、チップ状態での試
験に合わせて最適な出力エッジレートを設定していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体出力回路にあっては、チップ状態での
試験に合わせて半導体出力回路の出力エッジレートを設
定するという構成となっていたため、近時における半導
体デバイスの高速化と相まって、以下に述べるような問
題点があった。
うな従来の半導体出力回路にあっては、チップ状態での
試験に合わせて半導体出力回路の出力エッジレートを設
定するという構成となっていたため、近時における半導
体デバイスの高速化と相まって、以下に述べるような問
題点があった。
【０００６】すなわち、例えば、プロービングテストに
代表されるウェハ試験時には、試験対象となるチップ
に、複数の出力ピンを有するプローブを当て、各出力ピ
ンに所定の信号を与えることにより試験を行うものであ
るが、半導体デバイスは高速であればあるほどノイズピ
ークが大きくなり、出力ピンを多数同時にオン・オフす
るプロービングテストにおいては、大電流が流れること
によりグランドＧＮＤにノイズが乗ってしまうという、
いわゆる、同時スイッチングノイズによる誤動作が起こ
りやすい。
代表されるウェハ試験時には、試験対象となるチップ
に、複数の出力ピンを有するプローブを当て、各出力ピ
ンに所定の信号を与えることにより試験を行うものであ
るが、半導体デバイスは高速であればあるほどノイズピ
ークが大きくなり、出力ピンを多数同時にオン・オフす
るプロービングテストにおいては、大電流が流れること
によりグランドＧＮＤにノイズが乗ってしまうという、
いわゆる、同時スイッチングノイズによる誤動作が起こ
りやすい。
【０００７】このようにノイズに弱い環境では、本来、
スピードに関する測定は重要ではなく、主に機能が正し
く働いているかどうかを試験する機能試験であるウェハ
状態での試験において、正確な試験が困難となる。 ［目的］そこで本発明は、同時スイッチングノイズを低
減する半導体出力回路を提供することを目的としてい
る。
スピードに関する測定は重要ではなく、主に機能が正し
く働いているかどうかを試験する機能試験であるウェハ
状態での試験において、正確な試験が困難となる。 ［目的］そこで本発明は、同時スイッチングノイズを低
減する半導体出力回路を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】本発明による半導体出力
回路は上記目的達成のため、その原理図を図１に示すよ
うに、所定の信号を入力端から出力端に伝送する信号伝
送手段１と、外部からの制御信号に基づいて該信号伝送
手段の伝送速度を調整してノイズを低減する伝送速度調
整手段２とを備えるように構成している。
回路は上記目的達成のため、その原理図を図１に示すよ
うに、所定の信号を入力端から出力端に伝送する信号伝
送手段１と、外部からの制御信号に基づいて該信号伝送
手段の伝送速度を調整してノイズを低減する伝送速度調
整手段２とを備えるように構成している。
【０００９】なお、信号伝送手段１は、出力トランジス
タ３から構成され、伝送速度調整手段２は、インバータ
４、エクスクルーシブオアゲート５、オアゲート６、パ
ストランジスタ７から構成されている。
タ３から構成され、伝送速度調整手段２は、インバータ
４、エクスクルーシブオアゲート５、オアゲート６、パ
ストランジスタ７から構成されている。
【００１０】
【作用】本発明では、チップ状態での試験のようにスピ
ードが重視される試験の場合とウェハ状態での試験のよ
うにスピードがあまり重視されない試験の場合とで、伝
送速度調整手段により信号伝送手段による伝送速度が、
例えば、ウェハ状態での試験時にはチップ状態での試験
時と比較して遅くなるように調整され、出力のエッジレ
ートが遅く調整される。
ードが重視される試験の場合とウェハ状態での試験のよ
うにスピードがあまり重視されない試験の場合とで、伝
送速度調整手段により信号伝送手段による伝送速度が、
例えば、ウェハ状態での試験時にはチップ状態での試験
時と比較して遅くなるように調整され、出力のエッジレ
ートが遅く調整される。
【００１１】すなわち、出力のエッジレートが遅くなる
ことにより、同時スイッチングノイズが低減される。
ことにより、同時スイッチングノイズが低減される。
【００１２】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る半導体出力回路の一実施例を示す図で
あり、その要部構成を示す概略回路図である。まず、構
成を説明する。
２は本発明に係る半導体出力回路の一実施例を示す図で
あり、その要部構成を示す概略回路図である。まず、構
成を説明する。
【００１３】なお、図２において、図１に示す原理図に
付された番号と同一番号は同一部分を示す。本実施例の
半導体出力回路は、高速動作を特長とする化合物半導体
ＩＣ（Integrated Circuit）に適用したものであり、大
別して、信号伝送手段１、伝送速度調整手段２からな
り、信号伝送手段１は、出力トランジスタ３から、ま
た、伝送速度調整手段２は、インバータ４、エクスクル
ーシブオアゲート５、オアゲート６、パストランジスタ
７、抵抗Ｒからなり、さらに、オアゲートゲート６は、
エンハンスメント型ＮチャネルＭＯＳトランジスタ８，
９、ディプリーション型ＮチャネルＭＯＳトランジスタ
１０から構成されている。
付された番号と同一番号は同一部分を示す。本実施例の
半導体出力回路は、高速動作を特長とする化合物半導体
ＩＣ（Integrated Circuit）に適用したものであり、大
別して、信号伝送手段１、伝送速度調整手段２からな
り、信号伝送手段１は、出力トランジスタ３から、ま
た、伝送速度調整手段２は、インバータ４、エクスクル
ーシブオアゲート５、オアゲート６、パストランジスタ
７、抵抗Ｒからなり、さらに、オアゲートゲート６は、
エンハンスメント型ＮチャネルＭＯＳトランジスタ８，
９、ディプリーション型ＮチャネルＭＯＳトランジスタ
１０から構成されている。
【００１４】なお、図１中、Ａは半導体出力回路の動作
を決定するための制御信号の入力端子であり、Ｎ１，Ｎ
２，Ｎ３は経路中におけるノードを示す。次に、図３に
基づいて作用を説明する。図３（ａ）は通常動作時にお
ける各ノードＮ１，Ｎ２，Ｎ３の電位、図３（ｂ）はウ
ェハ試験時における各ノードＮ１，Ｎ２，Ｎ３の電位を
示す。
を決定するための制御信号の入力端子であり、Ｎ１，Ｎ
２，Ｎ３は経路中におけるノードを示す。次に、図３に
基づいて作用を説明する。図３（ａ）は通常動作時にお
ける各ノードＮ１，Ｎ２，Ｎ３の電位、図３（ｂ）はウ
ェハ試験時における各ノードＮ１，Ｎ２，Ｎ３の電位を
示す。
【００１５】まず、チップ状態での試験時、すなわち、
通常時には、抵抗Ｒにより入力端子Ａの端子レベルが
“Ｌ”に保持される。この状態においての半導体出力回
路の動作は従来例とほぼ同一であり、入力信号がインバ
ータ４、エクスクルーシブオアゲート５、オアゲート６
を介して出力トランジスタ３に伝送され、出力トランジ
スタ３から出力信号が出力される。
通常時には、抵抗Ｒにより入力端子Ａの端子レベルが
“Ｌ”に保持される。この状態においての半導体出力回
路の動作は従来例とほぼ同一であり、入力信号がインバ
ータ４、エクスクルーシブオアゲート５、オアゲート６
を介して出力トランジスタ３に伝送され、出力トランジ
スタ３から出力信号が出力される。
【００１６】一方、プロービングテスト等におけるウェ
ハ試験時には、入力端子Ａに“Ｈ”が入力され、出力ト
ランジスタ３を駆動するためのエクスクルーシブオアゲ
ート５の動作が停止され、その替わりに小さなパストラ
ンジスタ７によりオアゲート６を介して出力トランジス
タ３が駆動される。これにより、出力トランジスタ３を
たたくレートが遅くなり、図３（ｂ）に示すように、出
力エッジレートが遅くなって、同時スイッチングノイズ
が低減される。
ハ試験時には、入力端子Ａに“Ｈ”が入力され、出力ト
ランジスタ３を駆動するためのエクスクルーシブオアゲ
ート５の動作が停止され、その替わりに小さなパストラ
ンジスタ７によりオアゲート６を介して出力トランジス
タ３が駆動される。これにより、出力トランジスタ３を
たたくレートが遅くなり、図３（ｂ）に示すように、出
力エッジレートが遅くなって、同時スイッチングノイズ
が低減される。
【００１７】図４は本発明に係る半導体出力回路の他の
実施例を示す図であり、その要部構成を示す概略回路図
である。まず、構成を説明する。なお、図４において、
図２に示す一実施例に付された番号と同一番号は同一部
分を示す。
実施例を示す図であり、その要部構成を示す概略回路図
である。まず、構成を説明する。なお、図４において、
図２に示す一実施例に付された番号と同一番号は同一部
分を示す。
【００１８】本実施例の伝送速度調整手段２は、インバ
ータ１１、エクスクルーシブオアゲート１２，１３、容
量性負荷１４、オアゲート６から構成されている。すな
わち、本実施例では、前述の一実施例においてパストラ
ンジスタ７を用いる代わりに、小さなトランジスタから
なるエクスクルーシブオアゲート１３と容量性負荷１４
とを用いることにより一実施例と同様の効果を奏するも
のである。
ータ１１、エクスクルーシブオアゲート１２，１３、容
量性負荷１４、オアゲート６から構成されている。すな
わち、本実施例では、前述の一実施例においてパストラ
ンジスタ７を用いる代わりに、小さなトランジスタから
なるエクスクルーシブオアゲート１３と容量性負荷１４
とを用いることにより一実施例と同様の効果を奏するも
のである。
【００１９】このように本実施例では、ウェハ試験時の
ノイズによる誤動作を防止でき、容易に試験を行うこと
ができる。したがって、半導体デバイスの工数の短縮、
プローブカード等の試験治具のローコスト化を図ること
ができ、ＴＡＴの短縮及びデバイス自体のコストを下げ
ることができる。
ノイズによる誤動作を防止でき、容易に試験を行うこと
ができる。したがって、半導体デバイスの工数の短縮、
プローブカード等の試験治具のローコスト化を図ること
ができ、ＴＡＴの短縮及びデバイス自体のコストを下げ
ることができる。
【００２０】
【発明の効果】本発明では、チップ状態での試験のよう
にスピードが重視される試験の場合とウェハ状態での試
験のようにスピードがあまり重視されない試験の場合と
で、伝送速度調整手段により信号伝送手段による伝送速
度を、例えば、ウェハ状態での試験時にはチップ状態で
の試験時と比較して遅くなるように調整でき、これによ
って出力のエッジレートを遅くすることができる。
にスピードが重視される試験の場合とウェハ状態での試
験のようにスピードがあまり重視されない試験の場合と
で、伝送速度調整手段により信号伝送手段による伝送速
度を、例えば、ウェハ状態での試験時にはチップ状態で
の試験時と比較して遅くなるように調整でき、これによ
って出力のエッジレートを遅くすることができる。
【００２１】したがって、出力のエッジレートが遅くな
ることにより、同時スイッチングノイズを低減でき、ウ
ェハ状態での試験を正確に行うことができる。
ることにより、同時スイッチングノイズを低減でき、ウ
ェハ状態での試験を正確に行うことができる。
【図１】本発明の半導体出力回路の原理図である。
【図２】一実施例の要部構成を示す概略回路図である。
【図３】一実施例の動作時における各ノードＮ１，Ｎ
２，Ｎ３の電位を示す波形図である。
２，Ｎ３の電位を示す波形図である。
【図４】他の実施例の要部構成を示す概略回路図であ
る。
る。
１ 信号伝送手段 ２ 伝送速度調整手段 ３ 出力トランジスタ ４ インバータ ５ エクスクルーシブオアゲート ６ オアゲート ７ パストランジスタ ８，９ エンハンスメント型ＮチャネルＭＯＳトランジ
スタ １０ ディプリーション型ＮチャネルＭＯＳトランジ
スタ １１ インバータ １２，１３ エクスクルーシブオアゲート １４ 容量性負荷
スタ １０ ディプリーション型ＮチャネルＭＯＳトランジ
スタ １１ インバータ １２，１３ エクスクルーシブオアゲート １４ 容量性負荷
Claims (1)
- 【請求項１】所定の信号を入力端から出力端に伝送する
信号伝送手段と、 外部からの制御信号に基づいて該信号伝送手段の伝送速
度を調整してノイズを低減する伝送速度調整手段と、 を備えることを特徴とする半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320512A JPH06167535A (ja) | 1992-11-30 | 1992-11-30 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320512A JPH06167535A (ja) | 1992-11-30 | 1992-11-30 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06167535A true JPH06167535A (ja) | 1994-06-14 |
Family
ID=18122278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320512A Withdrawn JPH06167535A (ja) | 1992-11-30 | 1992-11-30 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06167535A (ja) |
-
1992
- 1992-11-30 JP JP4320512A patent/JPH06167535A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |