JPH061676B2

JPH061676B2 - 螢光表示装置

Info

Publication number: JPH061676B2
Application number: JP501586A
Authority: JP
Inventors: 佐四郎上村
Original assignee: Ise Electronics Corp
Current assignee: Noritake Itron Corp
Priority date: 1986-01-16
Filing date: 1986-01-16
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPS62165841A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は螢光体発光を利用して文字・記号等を表示する
螢光表示装置に関し、特にフリツプフロツプで構成した
スタテイツクRAM（ランダムアクセスメモリ）（以後Ｓ
−RAMと記す）のＱ出力点または出力点に螢光面形成
電極への電圧印加をスイツチングする駆動用トランジス
タを接続することにより、このＳ−RAMで発光表示部を
制御する螢光表示装置においてその発光エレメント近傍
のメタル配線構造を形成する表面絶縁膜のピンホールに
よるもれ発光を防止した螢光表示装置に関するものであ
る。

〔従来の技術〕

従来、この種の螢光表示装置としては例えば特開昭60−
48090に記載されたものがある。この螢光表示装置の基
本的な構成は、フリツプフロツプからなるＳ−RAMのＱ
出力点または出力点螢光面形成電極への電圧印加をス
イツチングする駆動用トランジスタを接続して発光エレ
メントを構成し、このエレメントを多数マトリツクス配
列してなる発光表示部と、これを制御する駆動部とを同
一半導体集積基板に形成したものである。これについて
第３図および第４図を参照して詳述する。

例えば漢字表示を目的とする発光ドツト数２４×２４ド
ツトの表示装置では、第３図に示すような回路部を１個
の半導体基板に集積化する。そして、表示文字数に相当
する同様の半導体集積基板をガラス等の絶縁基板上に並
置し、表示画素に対向配置したフイラメント状陰極を設
け、その上から透明なカバーガラスをかぶせて絶縁基板
と気密封止した後、内部を真空排気して目的とする螢光
表示装置が構成される。なお、フイラメント状陰極と表
紙画素との間の空間に、全表示画素を覆う１枚のグリツ
ド電極を必要に応じて配置してもよい。

第３図において、１は表示画素部、２はこの表示画素部
１を駆動制御する駆動部を構成する行選択回路、3aは入
出力回路、3bは列選択回路、４は入力データコントロー
ル回路、５はパワーダウン回路であり、表示画素部１以
外は通常のS−RAMで用いられると同様の回路構成であ
る。また、A₀〜A₆,I／O₁〜I／O₈，，の各端子
は各表示文字に対応する各半導体集積基板間で対応する
ものをそれぞれ共通接続し、表示管外に導出している。
端子については各半導体集積基板別に表示文字数に
相当する数だけ表示管外へ導出する。

次に表示画素部１を形成する１発光エレメントの構成例
を第４図に示して説明する。第４図は、Ｃ−MOS基板を
用い、駆動用トランジスタをＰ−MOSによつて構成した
例を示す。同図において、６はフイラメント状陰極、７
はフイラメント電源、８は螢光表示管駆動電源、９はグ
リツド、１０は螢光体、１１は螢光面を形成する発光電
極（陽極）、１２は駆動用トランジスタ、１３はフリツ
プフロツプ構成のＳ−RAM部、14a，14bは各エレメント
間で共通接続されて第３図に示した列選択回路3bに接続
される「１」および「０」の各ビツトライン、１５は行
ごとに共通接続されて第３図に示す行選択回路２に接続
されるワードセレクトラインを示す。また、１６は列ご
とに共通接続されて第３図に示す列選択回路３ｂに接続
されるデータ読出しライン１６であり、このデータ読出
しライン１６は図示しないが、螢光表示管駆動電源８の
マイナス側に接続されている。１７は第１の端子がワー
ドセレクトライン１５に、第２の端子が発光電極１１
に、第３の端子がデータ読出しライン１６にそれぞれ接
続された読出し用トランジスタを示す。なお、T_L1，T_L2
およびT₁〜T₄はＳ−ＲＡＭ部１３を構成するトランジス
タである。

上記構成において、ビツトライン14aまたは14bとワード
セレクトライン１５との組合せにより、各エレメントに
発光または非発光の信号が選択付加され、Ｓ−RAM部１
３に記憶されると、Ｓ−RAM お部１３の出力点の電圧により駆動用トランジスタ１
２がスイツチングし、Ｖ_SS電源ラインを通じて螢光表示
管駆動電源８の電圧が発光電極１１を介して螢光体１０
に供給される。その結果、フイラメント電源７により加
熱されグリツド９によつて加速・拡散された熱電子は駆
動電源８の加速電圧により螢光体１０を衝撃して発光表
示が行なわれる。一度発光表示を開始した螢光体１０
は、ビツトライン14a，14bとワードセレクトライン１５
との組合せにより非発光の信号が入力されるまで、Ｓ−
RAM部１３の記憶により発光を持続する。したがつて、
記憶状態を発光の持続中リフレツシユする必要がなく、
螢光体１０に直流電圧が印加されるので低電圧で高輝
度、かつちらつきのない表示が行なえる。さらに、ワー
ドセレクトライン１５に検査信号を順次印加して走査す
ることによりデータ読出しライン１６を通じてＳ−RAM
部１３の記憶状態を読出すことが可能となり、この半導
体集積基板単体で、その検査が可能となつて、表示装置
の製造過程での良品の選別が可能となる。また、この読
出しライン１６は、当該螢光表示装置の駆動中にその発
光状態を他の機器に転送する信号線としても用いること
ができる。

〔発明が解決しようとする問題点〕

このように上記した従来の螢光表示装置は、外部への導
出リード線数が少なく、かつメモリのリフレツシユの必
要がなく低電圧駆動で高輝度の表示が得られるととも
に、螢光体駆動用トランジスタ１２の不良（リーク電流
過大）等の検出が行える利点を有しているが、実用上、
螢光体駆動用トランジスタ１２は約10^-9A程度のリーク
電流しか許容されず、これをデバイス製造プロセスによ
る高歩留で達成するには特別な製造工程上の工夫を要す
る。また、上記半導体集積基板単体すなわち１チツプ
（たとえば24×24ドツト構成とした場合）中に１点のリ
ーク電流過大な駆動用トランジスタがあつても１点は常
時発光となり、そのチツプは不良となる。その結果、デ
バイス歩留が著しく低下するという問題があつた。

そこで、この問題点を解消するために、同一出願人は第
５図に示す螢光表示装置を別途提案している。この螢光
表示装置は、その発光エレメントの基本的な構成を第５
図に示すように、第４図の回路に、さらにソース電極が
螢光体駆動トランジスタ１２のドレイン電極に、ドレイ
ン電極がデータ読出しライン１６に、ゲート電極がフリ
ツプフロツプ１３のＱ出力点にそれぞれ接続されたトラ
ンジスタ１８を付加したもので、螢光体駆動トランジス
タ１２のオフ時に上記トランジスタ１８をオンして螢光
面形成電極すなわち螢光体ドツトを強制的に非発光電位
まで引き下げるようにしたものである。なお、第５図に
おいて第４図と同等部分は同一符号を付してある。

かかる構成の螢光表示装置は、データ読出しライン１６
は、上述したように螢光表示管駆動電源８のマイナス側
に接続されていることから、トランジスタ１８がオンに
なつたときは陰極６と発光電極１１との間の電位差はほ
ぼ零になる。螢光表示管は陰極６と発光電極１１との間
の電位差が発光しない電圧（この例では約５Ｖ）以下の
場合は電子が螢光体１０を発光させるエネルギーを有さ
ず、発光しない。このため、トランジスタ１８がオンの
ときは発光しない。今、螢光体駆動用トランジスタ１２
が何らかの原因により電流リークが発生しているとす
る。この場合、螢光体駆動トランジスタ１２がオン時に
は上記トランジスタ１８はオフとなり、螢光体１０は前
述と同様にして明るく発光する。そして、螢光体駆動ト
ランジスタ１２がオフすると、これと同時に上記トラン
ジスタ１８はオンとなり、螢光体駆動トランジスタ１２
のリークによるドレイン電流はほとんどがデータ読出し
ライン１６に流れ込み、この駆動トランジスタ１２のド
レイン電極の電位は強制的にデータ読出しライン１６の
電位にまで引き下げられ、螢光体１０は非発光となる。
したがつて、第４図のようにトランジスタ１８がないと
きは、螢光体駆動トランジスタ１２のオフ時に生じるリ
ーク電流はそのドレイン電極からカソード（陰極）６に
向つて流れ、該ドレイン電極上の螢光体はもれ発光を生
じることになるが、第５図に示す回路構成によると、螢
光体駆動トランジスタ１２のオフ時にそのドレイン電極
の電位がデータ読出しライン１６の非発光電位まで引き
下げられるため、発光体駆動トランジスタ１２のリーク
電流などによるもれ発光を防止できる。これによつて、
第４図に示したものの機能を損なうことなく、デバイス
製造工程において常時点灯し、デバイスを不良ならしめ
ていた発光エレメントを正常化することが可能となり、
製造歩留の大幅な向上とチツプ製造工程の工数低減も同
時に達成できる。

ところが、このような螢光表示装置を製造する場合、そ
の発光エレメントを構成する螢光体駆動トランジスタ１
２およびその周辺のメタル配線構造は、通常、第６図に
示すように、第１層メタルでＭＯＳトランジスタすなわ
ち螢光体駆動トランジスタ（図では２個の場合を示す）
１２のドレイン電極12_D1，12_D2および配線層21_-1〜21_-8
が形成され、その上に絶縁層２４を介して光を遮断する
ための第２層メタル２２が一面に形成される。そして、
この第２層メタル２２には上記ドレイン電極12_D1，12_D2
に穴２３が開けられ、スルーホール２５と絶縁層２４を
介して螢光体１０すなわち螢光体ドツト１０と螢光体駆
動トランジスタ１２のドレイン電極12_D1，12_D2が電気的
に接続されている。そのため、第６図に示すように、表
面絶縁膜24aにピンホール３０が生じると、その上部に
形成されている螢光体１０とシヨートすることとなり、
この螢光体ドツトはもれ発光つまり常時点灯状態とな
る。なぜならば、上記第２層メタル２２はカソード（陰
極）６よりも＋１０Ｖ〜２０Ｖに固定された電位V_Bが印
加されており、この電位では螢光体１０は明るく発光す
る。したがつて、このような表面絶縁膜24aのピンホー
ル３０による不良がデバイス製造工程（たとえば２０文
字表示管の場合には２０チツプが１デバイス作製に必
要）に混入された場合、たとえば１点でも常時発光の不
良があると、その管球は不良となり、２０チツプ全部が
不良となる結果となる。

本発明はこのような事情に鑑みてなされたもので、その
目的は、第２層メタルのパターン構造を一部変更するこ
とにより、表面保護膜にピンホールが存在しても常時点
灯の不良ドットをなくして製造歩留を向上させた螢光表
示装置を提供することにある。

〔問題点を解決するための手段〕

本発明に係る螢光表示装置は、フリツプフロツプからな
るＳ−RAM部と、上記フリツプフロツプのＱ出力点また
は出力点に接続された第１の端子および螢光面形成電
極に接続された第２の端子ならびに電源ラインに接続さ
れた第３の端子を有する駆動用トランジスタ部と、上記
Ｓ−RAMのワードセレクトラインに接続された第１の端
子および上記螢光面形成電極に接続された第２の端子な
らびにデータ読出しラインに接続された第３の端子を有
する読出し用トランジスタ部と、さらに上記プリツプフ
ロツプのまたはＱ出力点に接続された第１の端子およ
び螢光面形成電極に接続された第２の端子ならびにデー
タ読出しラインに接続された第３の端子を有するトラン
ジスタとで１発光エレメントを形成し、この発光エレメ
ントを多数マトリツクス状に配列した発光表示部と、こ
の発光表示部を制御する駆動部とを同一半導体集積基板
に一体に形成してなる螢光表示装置において、その発光
エレメント近傍のメタル配線構造は、上記螢光体駆動ト
ランジスタの第２の端子および配線層を形成する第１層
メタルと、この第１層メタル上に絶縁層を介してその全
面に形成された第２層メタルからなり、この第２層メタ
ルが各螢光体ドツトごとに互いに離間してそれぞれのメ
タルエレメントが上記螢光体駆動トランジスタの第２の
端子を形成する第１層メタルに上記絶縁膜のスルーホー
ルを介して電気的に接続されるとともに、上記第２層メ
タルの各エレメントの一辺の大きさがその上面に表面絶
縁膜のスルーホールを介してそれぞれ形成される螢光体
ドツトの直径と同じかあるいはそれよりも大きく形成さ
れてなることを特徴とする。

〔作用〕

本発明においては、第２層メタルが各螢光体ドツトごと
に互いに離間してそれぞれのメタルエレメントが螢光体
駆動トランジスタの第２の端子を形成する第１層メタル
と電気的に接続されることにより、上記第２層メタルは
螢光体駆動トランジスタの第２の端子つまりドレイン電
極の電位と同じ電位となり、螢光面形成電極として働く
ことになる。これによつて、表面絶縁膜のピンホールに
よる常時発光を防止することができる。

〔実施例〕

以下、実施例を用いて本発明を詳細に説明する。

第１図は本発明の一実施例による発光エレメントの螢光
体ドツト周辺のメタル配線構造を示す概略構成図であ
り、同図において第６図と同一または相当部分は同一符
合を示している。この実施例が第６図に示すものと異な
る点は、Al膜からなる第１層メタルで螢光体駆動トラン
ジスタ１２のドレイン電極12_D1,12_D2および配線層21₁〜
21₈を形成したうえ、この第１層メタル上に絶縁層24を
介して第２層メタルを形成する際に、第１図(a)に示す
ように、被着形成すべく各螢光体ドツト10の中央部分に
四角形状を有する第２層メタル22_-1,22_-2をそれぞれ形
成して、これら第２層メタル22_-1,22_-2を各螢光体ドツ
ト１０ごとに四角いアイランド状に離間させるととも
に、上記螢光体駆動トランジスタ１２のドレイン電極12
_D1,12_D2を形成する第１層メタルと上記絶縁層２４のス
ルーホール25₁を介して電気的にそれぞれ接続する。こ
のとき、上記各第２層メタル22_-1,22_-2の一辺の大きさ
は螢光体ドツト１０の直径の寸法よりも大きく形成され
ているが、それと同径でもよい。次いで、上記各第２層
メタル22_-1,22_-2の上面にその表面絶縁膜24aのスルーホ
ール25₂を介して螢光体ドツト１０をそれぞれ被着形成
することにより、これら離間した各第２層メタル22_-1,2
2_-2を螢光体形成電極として形成したものである。

なお、第１図の実施例において、発光エレメントの回路
構成は第５図と同様であり、フリップフロフプからなる
Ｓ−RAM部１３と、上記フリツプフロツプの出力によ
り制御される螢光体駆動トランジスタ１２と、読出しト
ランジスタ１７と、トランジスタ１８とで１発光エレメ
ントを形成し、この発光エレメントが多数マトリツクス
状に配列された発光表示部とこの発光表示部を駆動制御
する駆動部が同一基板に一体に形成されている。また、
基本的な発光表示メカニズムも同様であり、その詳細に
説明は省略する。

このように上記実施例の構成によると、各第２層メタル
22_-1,22_-2が螢光体ドツト１０ごとに互いに離間してそ
れぞれのメタルエレメントが螢光体駆動トランジスタ１
２のドレイン電極12_D1,12_D2を形成する第１層メタルと
電気的に接続されるので、これら離間した第２層メタル
22_-1,22_-2は上記螢光体駆動トランジスタ１２のドレイ
ン電極12_D1,12_D2と同じ電位になり、螢光体形成電極と
して働くことになる。一方、各螢光体ドツト１０は互い
に接触しないように間隔を開けて形成されており、この
間隔が前述の第２層メタル22_-1,22_-2離間用のスリツト
２６の幅よりも大きく形成されるので、その表面絶縁膜
24aにたとえ第１図に示すようなピンホール３０が存在
しても、螢光体ドツト１０は常時点灯の不良とはなら
ず、正常ドツトとして動作する。これにより、第５図に
示したものの機能を損なうことなくデバイスの製造歩留
を大幅に向上させることができる。

なお、上述の実施例では、Ｐ−MOSトランジスタにより
発光エレメントを構成する場合を例にとつて示したが、
本発明は、これに限らず、第２図に示すように、第５図
と同様にＣ−MOS基板を用い、螢光体駆動トランジスタ
１２をＰ−MOS、読出し用トランジスタ１７およびトラ
ンジスタ１８をそれぞれＮ−MOSにより発光エレメント
を構成する場合にも同様に適用することができる。この
とき、上記トランジスタ１８は、そのドレイン電極を螢
光体駆動トランジスタ１２のドレイン電極に、ソース電
極をデータ読出しライン１６にそれぞれ接続し、さらに
ゲート電極をＳ−RAM部をなすフリツプフロツプ１３の
出力点に接続すればよい。

以上、いずれもＭＯＳトランジスタを用いた場合を例に
とつて説明したが、本発明はこれに限定されるものでは
なく、例えばバイポーラトランジスタ、その他どのよう
なスイツチング素子構成を用いても、また基板もシリコ
ン以外の他の基板を用いても同様に実施することができ
る。

〔発明の効果〕

以上説明したように、本発明によるときは、表面絶縁膜
のピンホールにより不良となつていた螢光体ドツトが、
同様にピンホールが存在していても正常に動作すること
が可能になり、製造歩留の大幅な向上がはかれる効果が
ある。

【図面の簡単な説明】

第１図(a)および(b)は本発明の一実施例による発光エレ
メントの螢光体ドツト周辺のメタル配線構造を示す概略
平面図およびその断面図、第２図は本発明において適用
可能な上記実施例と異なる発光エレメントの構成例を示
す回路図、第３図は従来周知の螢光表示装置の一例を示
す同一半導体基板に形成される発光表示部および駆動回
路のブロツク図、第４図は第３図の表示画素部を形成す
る１発光エレメントの構成を示す回路図、第５図は同一
出願人が別途提案している表示画素部を形成する１発光
エレメントの構成を示す第４図相当の回路図、第６図
(a)および(b)は第５図における発光エレメントの螢光体
ドツト周辺のメタル配線構造を示す概略平面図およびそ
の断面図である。１・・・・表示画素部、２・・・・行選択回路、3a・・
・・入出力回路、3b・・・・行選択回路、４・・・・入
力データコントロール回路、６・・陰極、８・・・・螢
光表示管駆動電源、１０・・・・螢光体（螢光体ドツ
ト）、１１・・・・発光電極（螢光面形成電極）、１２
・・・・駆動用トランジスタ、12_D1,12_D2・・・・トラ
ンジスタ１２のドレイン電極（第１層メタル）、１３・
・・・S−RAM、１５・・・・ワードセレクトライン、１
６・・・・データ読出しライン、１７・・・・読出し用
トランジスタ、１８・・・・トランジスタ、21₁〜21₈・
・・・配線層（第１層メタル）、22_-1,22_-2・・・・第
２層メタル、２４・・・・絶縁層、24a・・・・表面絶
縁膜、25₁,25₂・・・・スルーホール、２６・・・・ス
リツト、３０・・・・ピンホール。

Claims

【特許請求の範囲】

【請求項１】フリツプフロツプからなるスタテイツクＲ
ＡＭ部と、上記フリツプフロツプのＱ出力点または出
力点に接続された第１の端子および螢光面形成電極に接
続された第２の端子ならびに電源ラインに接続された第
３の端子を有する駆動用トランジスタ部と、上記スタテ
イツクＲＡＭのワードセレクトラインに接続された第１
の端子および上記螢光面形成電極に接続された第２の端
子ならびにデータ読出しラインに接続された第３の端子
を有する読出し用トランジスタ部と、さらに上記フリツ
プフロツプのまたはＱ出力点に接続された第１の端子
および螢光面形成電極に接続された第２の端子ならびに
データ読出しラインに接続された第３の端子を有するト
ランジスタとで１発光エレメントを形成し、この発光エ
レメントを多数マトリツクス状に配列した発光表示部
と、この発光表示部を制御する駆動部とを同一半導体集
積基板に一体に形成し、この半導体集積基板と当該半導
体集積基板の上記発光表示部搭載面に対向配置した陰極
とを少なくとも一面が透光性を有する真空容器に内蔵し
てなる螢光表示装置において、その発光エレメント近傍
のメタル配線構造は、上記螢光体駆動トランジスタの第
２の端子および配線層を形成する第１層メタルと、この
第１層メタル上に絶縁層を介してその全面に形成された
第２層メタルからなり、この第２層メタルが各螢光体ド
ツトごとに互いに離間してそれぞれのメタルエレメント
が上記螢光体駆動トランジスタの第２の端子を形成する
第１層メタルに上記絶縁層のスルーホールを介して電気
的に接続されるとともに、上記第２層メタルの各エレメ
ントの一辺の大きさがその上面に表面絶縁膜のスルーホ
ールを介してそれぞれ形成される螢光体ドツトの直径と
同じかあるいはそれよりも大きく形成されてなることを
特徴とする螢光表示装置。