JPH06169020A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06169020A JPH06169020A JP32174292A JP32174292A JPH06169020A JP H06169020 A JPH06169020 A JP H06169020A JP 32174292 A JP32174292 A JP 32174292A JP 32174292 A JP32174292 A JP 32174292A JP H06169020 A JPH06169020 A JP H06169020A
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000002844 melting Methods 0.000 claims abstract description 9
- 230000008018 melting Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 9
- 229910000510 noble metal Inorganic materials 0.000 claims description 4
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 abstract description 10
- 239000000956 alloy Substances 0.000 abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 239000010410 layer Substances 0.000 description 50
- 239000011229 interlayer Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 10
- 238000001459 lithography Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000011800 void material Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜表面に上層配線に対応して設けられ
た溝，もしくは下層配線に対するスルーホールに、金属
膜を紫外線レーザ光により溶融して充填する際に、この
レーザ光が層間絶縁膜を透過して下層配線を溶融し，ボ
イドを形成するのを防止する。 【構成】シリコン酸化膜系の層間絶縁膜１４とシリコン
窒化膜２５とからなる積層絶縁膜を形成し、この積層絶
縁膜に第１層配線１３に達するスルーホール１６を形成
し、波長３０８ｎｍのエキシマレーザ光を照射してこの
スルーホール１６を充分に覆うアルミ系合金膜１７ａを
溶融し、スルーホール１６を充填するアルミ系合金膜１
７ａａを形成する。
た溝，もしくは下層配線に対するスルーホールに、金属
膜を紫外線レーザ光により溶融して充填する際に、この
レーザ光が層間絶縁膜を透過して下層配線を溶融し，ボ
イドを形成するのを防止する。 【構成】シリコン酸化膜系の層間絶縁膜１４とシリコン
窒化膜２５とからなる積層絶縁膜を形成し、この積層絶
縁膜に第１層配線１３に達するスルーホール１６を形成
し、波長３０８ｎｍのエキシマレーザ光を照射してこの
スルーホール１６を充分に覆うアルミ系合金膜１７ａを
溶融し、スルーホール１６を充填するアルミ系合金膜１
７ａａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に金属膜を溶融して金属配線を形成する方法に
関する。
関し、特に金属膜を溶融して金属配線を形成する方法に
関する。
【０００２】
【従来の技術】金属膜を堆積し，エキシマレーザ（波長
３０８ｎｍ）を用いてこの金属膜を溶融してコンタクト
ホール，あるいはスルーホール等の上下配線間の導通孔
を充填する方法が、例えば、１９９１年のプロシーディ
ングス・インターナショナル・アイ−イー−イー−イー
・ブイ−エル−エス−アイ・マルチレベル・インターコ
ネクション・カンファレンス，１９２−１９８頁（１９
９１，ＰＲＯＣＥＥＤＩＮＧＳ ＩＮＴＥＲＮＡＴＩＯ
ＮＡＬ ＩＥＥＥ ＶＬＳＩ ＭＵＬＴＩＬＥＶＥＬ
ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＣＯＮＦＥＲＥＮＣ
Ｅ，ｐｐ．１９２−１９８）に報告されている。
３０８ｎｍ）を用いてこの金属膜を溶融してコンタクト
ホール，あるいはスルーホール等の上下配線間の導通孔
を充填する方法が、例えば、１９９１年のプロシーディ
ングス・インターナショナル・アイ−イー−イー−イー
・ブイ−エル−エス−アイ・マルチレベル・インターコ
ネクション・カンファレンス，１９２−１９８頁（１９
９１，ＰＲＯＣＥＥＤＩＮＧＳ ＩＮＴＥＲＮＡＴＩＯ
ＮＡＬ ＩＥＥＥ ＶＬＳＩ ＭＵＬＴＩＬＥＶＥＬ
ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＣＯＮＦＥＲＥＮＣ
Ｅ，ｐｐ．１９２−１９８）に報告されている。
【０００３】半導体装置の製造工程の断面図である図４
を参照すると、上記報告は、まず、絶縁膜２２を介して
半導体基板２１上に金属膜からなる第１層配線２３が形
成され、全面に層間絶縁膜２４が成膜される。その後、
第１層配線２３に達するスルーホール２６が層間絶縁膜
２４に形成される。続いて、全面にスパッタ法によりア
ルミ系合金膜２７が成膜される〔図４（ａ）〕。次に、
上記スルーホール２６を覆う領域のアルミ系合金膜２７
ａが、リソグラフィ技術およびエッチング技術により残
留形成される〔図４（ｂ）〕。次に、波長３０８ｎｍの
エキシマレーザ光が全面に照射されて上記アルミ系合金
膜２７ａが溶融してアルミ系合金膜２７ａａとなり、こ
のアルミ系合金膜２７ａａにより上記スルーホール２６
が充填される〔図４（ｃ）〕。続いて、全面にアルミ系
合金膜（図示せず）が成膜され、リソグラフィ技術およ
びエッチング技術によりこのアルミ系合金膜から第２層
配線２８ａが形成される〔図４（ｄ）〕。
を参照すると、上記報告は、まず、絶縁膜２２を介して
半導体基板２１上に金属膜からなる第１層配線２３が形
成され、全面に層間絶縁膜２４が成膜される。その後、
第１層配線２３に達するスルーホール２６が層間絶縁膜
２４に形成される。続いて、全面にスパッタ法によりア
ルミ系合金膜２７が成膜される〔図４（ａ）〕。次に、
上記スルーホール２６を覆う領域のアルミ系合金膜２７
ａが、リソグラフィ技術およびエッチング技術により残
留形成される〔図４（ｂ）〕。次に、波長３０８ｎｍの
エキシマレーザ光が全面に照射されて上記アルミ系合金
膜２７ａが溶融してアルミ系合金膜２７ａａとなり、こ
のアルミ系合金膜２７ａａにより上記スルーホール２６
が充填される〔図４（ｃ）〕。続いて、全面にアルミ系
合金膜（図示せず）が成膜され、リソグラフィ技術およ
びエッチング技術によりこのアルミ系合金膜から第２層
配線２８ａが形成される〔図４（ｄ）〕。
【０００４】この方法は、例えば３層以上の配線構造を
得るのにも適用できる。さらにこの方法は、層間絶縁膜
に配線パターンの溝を掘り、この溝に溶融された金属膜
を充填して配線を形成するという方法にも適用される。
この方法によると、配線が層間絶縁膜表面に埋め込まれ
ているため、平坦性に優れている。
得るのにも適用できる。さらにこの方法は、層間絶縁膜
に配線パターンの溝を掘り、この溝に溶融された金属膜
を充填して配線を形成するという方法にも適用される。
この方法によると、配線が層間絶縁膜表面に埋め込まれ
ているため、平坦性に優れている。
【０００５】半導体装置の製造工程の断面図である図５
を参照すると、上記の配線の形成方法は、まず前述の方
法と同様に、絶縁膜２２を介して半導体基板２１上に金
属膜からなる第１層配線２３が形成され、全面に層間絶
縁膜２４ａが成膜される。この層間絶縁膜２４ａの膜厚
は、上記層間絶縁膜２４の膜厚より厚めに設定してあ
る。その後、第２層配線のパターンに対応する溝２９
が、上記層間絶縁膜２４ａ表面に形成される〔図５
（ａ）〕。続いて、全面にスパッタ法によりアルミ系合
金膜２８が成膜される〔図５（ｂ）〕。次に、上記溝２
９を覆う領域のアルミ系合金膜２８ｂが、リソグラフィ
技術およびエッチング技術により残留形成される〔図５
（ｃ）〕。次に、エキシマレーザ光が全面に照射され、
上記アルミ系合金膜２８ｂが溶融して上記溝２９を充填
する第２層配線２８ｂａとなる。さらに全面に層間絶縁
膜２４ｂが成膜される〔図５（ｄ）〕。この後、図示は
しないが、スルーホール，第３層配線等が形成される。
を参照すると、上記の配線の形成方法は、まず前述の方
法と同様に、絶縁膜２２を介して半導体基板２１上に金
属膜からなる第１層配線２３が形成され、全面に層間絶
縁膜２４ａが成膜される。この層間絶縁膜２４ａの膜厚
は、上記層間絶縁膜２４の膜厚より厚めに設定してあ
る。その後、第２層配線のパターンに対応する溝２９
が、上記層間絶縁膜２４ａ表面に形成される〔図５
（ａ）〕。続いて、全面にスパッタ法によりアルミ系合
金膜２８が成膜される〔図５（ｂ）〕。次に、上記溝２
９を覆う領域のアルミ系合金膜２８ｂが、リソグラフィ
技術およびエッチング技術により残留形成される〔図５
（ｃ）〕。次に、エキシマレーザ光が全面に照射され、
上記アルミ系合金膜２８ｂが溶融して上記溝２９を充填
する第２層配線２８ｂａとなる。さらに全面に層間絶縁
膜２４ｂが成膜される〔図５（ｄ）〕。この後、図示は
しないが、スルーホール，第３層配線等が形成される。
【０００６】
【発明が解決しようとする課題】半導体装置の断面図で
ある図６（ａ），（ｂ）を参照すると、前述の２つの従
来の製造方法では、アルミ系合金膜を溶融するとき、特
別の配慮がなされぬかぎり層間絶縁膜２４，２４ａは紫
外線に対して透明なため、金属膜からなる第１層配線に
もエキシマレーザ光が到達し、この第１層配線２３も溶
融する。その結果、第１層配線２３にはボイド３０ａ，
３０ｂが発生する。これらボイド３０ａ，３０ｂが存在
する部分では、第１層配線２３は局所的に電気抵抗が上
昇し、信頼性が低下するという問題があった。さらにこ
れらボイド３０ａ，３０ｂが成長すると、第１層配線２
３は断線するという問題があった。
ある図６（ａ），（ｂ）を参照すると、前述の２つの従
来の製造方法では、アルミ系合金膜を溶融するとき、特
別の配慮がなされぬかぎり層間絶縁膜２４，２４ａは紫
外線に対して透明なため、金属膜からなる第１層配線に
もエキシマレーザ光が到達し、この第１層配線２３も溶
融する。その結果、第１層配線２３にはボイド３０ａ，
３０ｂが発生する。これらボイド３０ａ，３０ｂが存在
する部分では、第１層配線２３は局所的に電気抵抗が上
昇し、信頼性が低下するという問題があった。さらにこ
れらボイド３０ａ，３０ｂが成長すると、第１層配線２
３は断線するという問題があった。
【０００７】
【課題を解決するための手段】本発明の第１の態様は、
半導体基板上に絶縁膜を介して第１層配線を形成する工
程と、少なくともシリコン窒化膜を含む多層絶縁膜を全
面に形成する工程と、多層絶縁膜に第１層配線に達する
スルーホールを形成する工程と、全面に金属膜を形成す
る工程と、スルーホールを覆う領域に上記金属膜を残留
形成する工程と、残留形成された前記金属膜を紫外線レ
ーザ光により溶融し、この金属膜により上記スルーホー
ルを充填する工程と、第２層配線を形成する工程とを有
する。
半導体基板上に絶縁膜を介して第１層配線を形成する工
程と、少なくともシリコン窒化膜を含む多層絶縁膜を全
面に形成する工程と、多層絶縁膜に第１層配線に達する
スルーホールを形成する工程と、全面に金属膜を形成す
る工程と、スルーホールを覆う領域に上記金属膜を残留
形成する工程と、残留形成された前記金属膜を紫外線レ
ーザ光により溶融し、この金属膜により上記スルーホー
ルを充填する工程と、第２層配線を形成する工程とを有
する。
【０００８】本発明の第２の態様は、半導体基板上に絶
縁膜を介して第１層配線を形成する工程と、少なくとも
シリコン窒化膜を含む多層絶縁膜を全面に形成する工程
と、多層絶縁膜表面の第２層配線の形成予定領域に溝を
形成し、上記溝に第１層配線に達するスルーホールを形
成する工程と、全面に金属膜を形成する工程と、溝，並
びにスルーホールを覆う領域に、上記金属膜を残留形成
する工程と、残留形成された金属膜を紫外線レーザ光に
より溶融し、溶融されたこの金属膜によりスルーホール
を充填し、同時に溶融されたこの金属膜により溝を充填
して第２層配線を形成する工程とを有する。
縁膜を介して第１層配線を形成する工程と、少なくとも
シリコン窒化膜を含む多層絶縁膜を全面に形成する工程
と、多層絶縁膜表面の第２層配線の形成予定領域に溝を
形成し、上記溝に第１層配線に達するスルーホールを形
成する工程と、全面に金属膜を形成する工程と、溝，並
びにスルーホールを覆う領域に、上記金属膜を残留形成
する工程と、残留形成された金属膜を紫外線レーザ光に
より溶融し、溶融されたこの金属膜によりスルーホール
を充填し、同時に溶融されたこの金属膜により溝を充填
して第２層配線を形成する工程とを有する。
【０００９】
【作用】第１層配線は、少なくともシリコン窒化膜を含
む積層絶縁膜により覆われる。紫外線レーザ光の照射に
より金属膜を溶融してこの積層絶縁膜に設けられた接続
孔，もしくは溝を充填するとき、積層絶縁膜を構成する
このシリコン窒化膜の存在のため、この紫外線レーザ光
は第１層配線に到達しない。このため、第１層配線は溶
融されない。
む積層絶縁膜により覆われる。紫外線レーザ光の照射に
より金属膜を溶融してこの積層絶縁膜に設けられた接続
孔，もしくは溝を充填するとき、積層絶縁膜を構成する
このシリコン窒化膜の存在のため、この紫外線レーザ光
は第１層配線に到達しない。このため、第１層配線は溶
融されない。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】半導体装置の製造工程の断面図である図１
を参照すると、本発明の第１の実施例は、以下のように
なる。
を参照すると、本発明の第１の実施例は、以下のように
なる。
【００１２】まず、半導体基板１１上にはＣＶＤ法によ
り絶縁膜１２が成膜される。続いて、膜厚０．５μｍ程
度のアルミ系合金膜（図示せず）が、スパッタ法により
全面に成膜される。このアルミ系合金膜が公知のリソグ
ラフィ技術およびエッチング技術によりパターニングさ
れ、第１層配線１３が形成される。次に、ＣＶＤ法によ
り全面に膜厚１μｍ程度のシリコン酸化膜系の層間絶縁
膜１４が成膜される。さらにＣＶＤ法により全面に膜厚
０．５μｍ程度のシリコン窒化膜１５が成膜され、これ
ら層間絶縁膜１４とシリコン窒化膜１５とからなる積層
絶縁膜が形成される。その後、公知のリソグラフィ技術
およびエッチング技術を用いて、第１層配線１３に達す
るスルーホール１６がこの積層絶縁膜に形成される。次
に、膜厚０．６μｍ程度のアルミ系合金膜１７が、スパ
ッタ法により全面に成膜される〔図１（ａ）〕。
り絶縁膜１２が成膜される。続いて、膜厚０．５μｍ程
度のアルミ系合金膜（図示せず）が、スパッタ法により
全面に成膜される。このアルミ系合金膜が公知のリソグ
ラフィ技術およびエッチング技術によりパターニングさ
れ、第１層配線１３が形成される。次に、ＣＶＤ法によ
り全面に膜厚１μｍ程度のシリコン酸化膜系の層間絶縁
膜１４が成膜される。さらにＣＶＤ法により全面に膜厚
０．５μｍ程度のシリコン窒化膜１５が成膜され、これ
ら層間絶縁膜１４とシリコン窒化膜１５とからなる積層
絶縁膜が形成される。その後、公知のリソグラフィ技術
およびエッチング技術を用いて、第１層配線１３に達す
るスルーホール１６がこの積層絶縁膜に形成される。次
に、膜厚０．６μｍ程度のアルミ系合金膜１７が、スパ
ッタ法により全面に成膜される〔図１（ａ）〕。
【００１３】次に、上記スルーホール１６並びにこの近
傍を覆う領域以外の上記アルミ系合金膜１７が公知のリ
ソグラフィ技術およびエッチング技術により除去され、
上記スルーホール１６並びにこの近傍を覆う領域にはア
ルミ系合金膜１７ａが残留形成される〔図１（ｂ）〕。
傍を覆う領域以外の上記アルミ系合金膜１７が公知のリ
ソグラフィ技術およびエッチング技術により除去され、
上記スルーホール１６並びにこの近傍を覆う領域にはア
ルミ系合金膜１７ａが残留形成される〔図１（ｂ）〕。
【００１４】次に、波長３０８ｎｍ，エネルギー１．５
Ｊ／ｃｍ2 のエキシマレーザ光が全面に照射されて上記
アルミ系合金膜１７ａが溶融してアルミ系合金膜１７ａ
ａとなり、このアルミ系合金膜１７ａａにより上記スル
ーホール１６が充填される〔図１（ｃ）〕。
Ｊ／ｃｍ2 のエキシマレーザ光が全面に照射されて上記
アルミ系合金膜１７ａが溶融してアルミ系合金膜１７ａ
ａとなり、このアルミ系合金膜１７ａａにより上記スル
ーホール１６が充填される〔図１（ｃ）〕。
【００１５】次に、全面に膜厚０．９μｍ程度のアルミ
系合金膜（図示せず）が成膜され、このアルミ系合金膜
が公知のリソグラフィ技術およびエッチング技術により
パターニングされ、第２層配線１８ａが形成される〔図
１（ｄ）〕。
系合金膜（図示せず）が成膜され、このアルミ系合金膜
が公知のリソグラフィ技術およびエッチング技術により
パターニングされ、第２層配線１８ａが形成される〔図
１（ｄ）〕。
【００１６】１９７８年のジャーナル・オブ・ザ・エレ
クトロケミカル・ソサイティー，第１２５巻，第１号，
９９−１０１頁（ＪＯＵＲＮＡＬ ＯＦ ＴＨＥ ＥＬ
ＥＣＴＲＯＣＨＥＭＩＣＡＬ ＳＯＣＩＥＴＹ，Ｖｏ
ｌ．１２５，Ｎｏ．１，ｐｐ．９９−１０１，１９７
８）に呈示された膜厚１．２０μｍのシリコン窒化膜に
対する波長と透過率との関係を示す図２を参照すると、
波長が４００ｎｍより短いと透過率は急激に減少する。
このことから、上記積層絶縁膜を構成する膜厚０．５μ
ｍ程度のシリコン窒化膜１５の存在により、波長３０８
ｎｍのエキシマレーザ光はほとんど第１層配線１３に到
達しないことが解る。この結果、このエキシマレーザ光
を照射しても、この第１層配線１３は溶融しない。それ
ゆえ、上記エキシマレーザ光の照射の際に、上記第１層
配線１３にはボイドの発生はない。従って、第１層配線
１３の局所的な電気抵抗の上昇は起らず、信頼性の低下
は生じない。さらに上述したように、ボイドの発生が無
いことから、第１層配線１３の断線は起らない。
クトロケミカル・ソサイティー，第１２５巻，第１号，
９９−１０１頁（ＪＯＵＲＮＡＬ ＯＦ ＴＨＥ ＥＬ
ＥＣＴＲＯＣＨＥＭＩＣＡＬ ＳＯＣＩＥＴＹ，Ｖｏ
ｌ．１２５，Ｎｏ．１，ｐｐ．９９−１０１，１９７
８）に呈示された膜厚１．２０μｍのシリコン窒化膜に
対する波長と透過率との関係を示す図２を参照すると、
波長が４００ｎｍより短いと透過率は急激に減少する。
このことから、上記積層絶縁膜を構成する膜厚０．５μ
ｍ程度のシリコン窒化膜１５の存在により、波長３０８
ｎｍのエキシマレーザ光はほとんど第１層配線１３に到
達しないことが解る。この結果、このエキシマレーザ光
を照射しても、この第１層配線１３は溶融しない。それ
ゆえ、上記エキシマレーザ光の照射の際に、上記第１層
配線１３にはボイドの発生はない。従って、第１層配線
１３の局所的な電気抵抗の上昇は起らず、信頼性の低下
は生じない。さらに上述したように、ボイドの発生が無
いことから、第１層配線１３の断線は起らない。
【００１７】なお、上記第１の実施例では、第１層配線
およびスルーホールを充填する金属膜がアルミ系合金膜
であったが、第１層配線が高融点導電体膜（例えば、多
結晶シリコン膜，シリサイド膜，ポリサイド膜，高融点
金属膜，あるいは貴金属膜）でもよい。このときには、
好ましくは、スルーホールを充填する金属膜はチタン系
合金膜，もしくは貴金属膜である。
およびスルーホールを充填する金属膜がアルミ系合金膜
であったが、第１層配線が高融点導電体膜（例えば、多
結晶シリコン膜，シリサイド膜，ポリサイド膜，高融点
金属膜，あるいは貴金属膜）でもよい。このときには、
好ましくは、スルーホールを充填する金属膜はチタン系
合金膜，もしくは貴金属膜である。
【００１８】半導体装置の製造工程の断面図である図３
を参照すると、本発明の第２の実施例は、以下のように
なる。
を参照すると、本発明の第２の実施例は、以下のように
なる。
【００１９】まず上記第１の実施例と同様に、半導体基
板１１上にはＣＶＤ法により絶縁膜１２が成膜される。
続いて、膜厚０．５μｍ程度のアルミ系合金膜（図示せ
ず）が、スパッタ法により全面に成膜される。このアル
ミ系合金膜が公知のリソグラフィ技術およびエッチング
技術によりパターニングされ、第１層配線１３が形成さ
れる。次に、ＣＶＤ法により全面に膜厚２μｍ程度のシ
リコン酸化膜系の層間絶縁膜１４ａが成膜される。この
層間絶縁膜１４ａの膜厚は、上記第１の実施例における
層間絶縁膜１４の膜厚に比較して、充分に厚い。さらに
ＣＶＤ法により全面に膜厚０．５μｍ程度のシリコン窒
化膜１５が成膜され、これら層間絶縁膜１４ａとシリコ
ン窒化膜１５とからなる積層絶縁膜が形成される。次
に、所定個所にスルーホール（図示せず）が形成され、
このスルーホールが例えば選択成長によるタングステン
膜（図示せず）等により充填される。その後、公知のリ
ソグラフィ技術およびエッチング技術を用いて、第２層
配線と同一のパターンを有する深さ１μｍ程度の溝１９
がこの積層絶縁膜に形成される〔図３（ａ）〕。
板１１上にはＣＶＤ法により絶縁膜１２が成膜される。
続いて、膜厚０．５μｍ程度のアルミ系合金膜（図示せ
ず）が、スパッタ法により全面に成膜される。このアル
ミ系合金膜が公知のリソグラフィ技術およびエッチング
技術によりパターニングされ、第１層配線１３が形成さ
れる。次に、ＣＶＤ法により全面に膜厚２μｍ程度のシ
リコン酸化膜系の層間絶縁膜１４ａが成膜される。この
層間絶縁膜１４ａの膜厚は、上記第１の実施例における
層間絶縁膜１４の膜厚に比較して、充分に厚い。さらに
ＣＶＤ法により全面に膜厚０．５μｍ程度のシリコン窒
化膜１５が成膜され、これら層間絶縁膜１４ａとシリコ
ン窒化膜１５とからなる積層絶縁膜が形成される。次
に、所定個所にスルーホール（図示せず）が形成され、
このスルーホールが例えば選択成長によるタングステン
膜（図示せず）等により充填される。その後、公知のリ
ソグラフィ技術およびエッチング技術を用いて、第２層
配線と同一のパターンを有する深さ１μｍ程度の溝１９
がこの積層絶縁膜に形成される〔図３（ａ）〕。
【００２０】続いて、膜厚０．８μｍ程度のアルミ系合
金膜１８が、スパッタ法により全面に成膜される〔図３
（ｂ）〕。
金膜１８が、スパッタ法により全面に成膜される〔図３
（ｂ）〕。
【００２１】次に、上記溝１９並びにこの近傍を覆う領
域以外の上記アルミ系合金膜１８が公知のリソグラフィ
技術およびエッチング技術により除去され、上記溝１９
並びにこの近傍を覆う領域にはアルミ系合金膜１８ｂが
残留形成される〔図３（ｃ）〕。
域以外の上記アルミ系合金膜１８が公知のリソグラフィ
技術およびエッチング技術により除去され、上記溝１９
並びにこの近傍を覆う領域にはアルミ系合金膜１８ｂが
残留形成される〔図３（ｃ）〕。
【００２２】次に、波長３０８ｎｍ，エネルギー１．５
Ｊ／ｃｍ2 のエキシマレーザ光が全面に照射されて上記
アルミ系合金膜１８ｂが溶融して第２層配線１８ｂａと
なり、この第２層配線１８ｂａにより上記溝１９が充填
される。続いて、ＣＶＤ法により全面にシリコン酸化膜
系の層間絶縁膜１４ｂが形成される〔図３（ｄ）〕。こ
の後、図示はしないが、スルーホール，第３層配線等が
形成される。
Ｊ／ｃｍ2 のエキシマレーザ光が全面に照射されて上記
アルミ系合金膜１８ｂが溶融して第２層配線１８ｂａと
なり、この第２層配線１８ｂａにより上記溝１９が充填
される。続いて、ＣＶＤ法により全面にシリコン酸化膜
系の層間絶縁膜１４ｂが形成される〔図３（ｄ）〕。こ
の後、図示はしないが、スルーホール，第３層配線等が
形成される。
【００２３】上記第２の実施例も、上記第１の実施例と
同様に、第２層配線１８ｂａの形成に際して第１層配線
１３でのボイドの発生は起らない。さらに本実施例は、
第１の実施例に比べて、第２層配線の形成により表面の
平坦性が優れている。
同様に、第２層配線１８ｂａの形成に際して第１層配線
１３でのボイドの発生は起らない。さらに本実施例は、
第１の実施例に比べて、第２層配線の形成により表面の
平坦性が優れている。
【００２４】なお、上記第２の実施例では、スルーホー
ルの形成，このスルーホールへのタングステン膜等の充
填，溝１９の形成を行なった。これらの代りに、溝１９
を形成した後、この溝１９に第１層配線１３に達するス
ルーホールを形成し、アルミ系合金膜１８，１８ｂを形
成し、アルミ系合金膜１８ｂを溶融して第２層配線１８
ｂａと形成すると同時にこの溶融したアルミ系合金膜で
このスルーホールを充填することも可能である。
ルの形成，このスルーホールへのタングステン膜等の充
填，溝１９の形成を行なった。これらの代りに、溝１９
を形成した後、この溝１９に第１層配線１３に達するス
ルーホールを形成し、アルミ系合金膜１８，１８ｂを形
成し、アルミ系合金膜１８ｂを溶融して第２層配線１８
ｂａと形成すると同時にこの溶融したアルミ系合金膜で
このスルーホールを充填することも可能である。
【００２５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、第１層配線を覆う絶縁膜が少なくともシ
リコン窒化膜を含む積層絶縁膜からなるため、この積層
絶縁膜に設けられたスルーホール，あるいは溝を充填す
るために金属膜を紫外線レーザ光により溶融する際に、
上記第１層配線は溶融せず，従ってこの第１層配線には
ボイドの発生は起らない。このため、第１層配線の局所
的な電気抵抗の上昇は起らず、第１層配線の信頼性の劣
化は抑制される。さらに第１層配線の断線の発生も避け
られる。
の製造方法は、第１層配線を覆う絶縁膜が少なくともシ
リコン窒化膜を含む積層絶縁膜からなるため、この積層
絶縁膜に設けられたスルーホール，あるいは溝を充填す
るために金属膜を紫外線レーザ光により溶融する際に、
上記第１層配線は溶融せず，従ってこの第１層配線には
ボイドの発生は起らない。このため、第１層配線の局所
的な電気抵抗の上昇は起らず、第１層配線の信頼性の劣
化は抑制される。さらに第１層配線の断線の発生も避け
られる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】上記第１の実施例の効果を説明するための図で
あり、シリコン窒化膜に入射する光の波長と透過率との
関係を示すグラフである。
あり、シリコン窒化膜に入射する光の波長と透過率との
関係を示すグラフである。
【図３】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図４】従来の半導体装置の製造工程の断面図である。
【図５】従来の別の半導体装置の製造工程の断面図であ
る。
る。
【図６】従来の半導体装置の製造方法の問題点を説明す
るための断面図である。
るための断面図である。
１１，２１ 半導体基板 １２，２２ 絶縁膜 １３，２３ 第１層配線 １４，１４ａ，１４ｂ，２４，２４ａ，２４ｂ 層間
絶縁膜 １５ シリコン窒化膜 １６，２６ スルーホール １７，１７ａ，１７ａａ，１８，１８ｂ，２７，２７
ａ，２７ａａ，２８，２８ｂ アルミ系合金膜 １８ａ，１８ｂａ，２８ａ，２８ｂａ 第２層配線 １９，２９ 溝 ３０ａ，３０ｂ ボイド
絶縁膜 １５ シリコン窒化膜 １６，２６ スルーホール １７，１７ａ，１７ａａ，１８，１８ｂ，２７，２７
ａ，２７ａａ，２８，２８ｂ アルミ系合金膜 １８ａ，１８ｂａ，２８ａ，２８ｂａ 第２層配線 １９，２９ 溝 ３０ａ，３０ｂ ボイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を介して第１層配
線を形成する工程と、 少なくともシリコン窒化膜を含む多層絶縁膜を全面に形
成する工程と、 前記多層絶縁膜に、前記第１層配線に達するスルーホー
ルを形成する工程と、 全面に金属膜を形成する工程と、 前記スルーホールを覆う領域に前記金属膜を残留形成す
る工程と、 残留形成された前記金属膜を紫外線レーザ光により溶融
し、溶融された前記金属膜により前記スルーホールを充
填する工程と、 第２層配線を形成する工程と、を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記金属膜がアルミ系合金膜であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１層配線が高融点導電体膜から形
成され、前記金属膜がチタン系合金膜，もしくは貴金属
膜であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 半導体基板上に絶縁膜を介して第１層配
線を形成する工程と、 少なくともシリコン窒化膜を含む多層絶縁膜を全面に形
成する工程と、 前記多層絶縁膜表面の第２層配線の形成予定領域に溝を
形成し、前記溝に前記第１層配線に達するスルーホール
を形成する工程と、 全面に金属膜を形成する工程と、 前記溝，並びに前記スルーホールを覆う領域に、前記金
属膜を残留形成する工程と、 残留形成された前記金属膜を紫外線レーザ光により溶融
し、溶融された前記金属膜により前記スルーホールを充
填し、同時に溶融された前記金属膜により前記溝を充填
して第２層配線を形成する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記金属膜がアルミ系合金膜であること
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第１層配線が高融点導電体膜から形
成され、前記金属膜がチタン系合金膜，もしくは貴金属
膜であることを特徴とする請求項４記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32174292A JPH06169020A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32174292A JPH06169020A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169020A true JPH06169020A (ja) | 1994-06-14 |
Family
ID=18135944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32174292A Pending JPH06169020A (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276565B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 반도체소자의금속배선형성방법 |
| KR20210013248A (ko) * | 2018-10-04 | 2021-02-03 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
-
1992
- 1992-12-01 JP JP32174292A patent/JPH06169020A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276565B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 반도체소자의금속배선형성방법 |
| KR20210013248A (ko) * | 2018-10-04 | 2021-02-03 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990622 |