JPH06260441A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06260441A
JPH06260441A JP5041617A JP4161793A JPH06260441A JP H06260441 A JPH06260441 A JP H06260441A JP 5041617 A JP5041617 A JP 5041617A JP 4161793 A JP4161793 A JP 4161793A JP H06260441 A JPH06260441 A JP H06260441A
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interlayer insulating
aluminum alloy
titanium
tungsten
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Yoshiaki Yamada
義明 山田
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NEC Corp
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Abstract

(57)【要約】 【目的】高融点金属を埋設したビアホールを有する半導
体装置において、配線間の短絡やビアホールでの断線を
防止する。 【構成】ビアホール内のみにタングステン３を選択成長
させる。その際、タングステン３の表面は酸化シリコン
膜２の表面より浅くする。その後チタニウム膜４と窒化
チタニウム膜５をスパッタリング法にて形成し、シリコ
ン基板１を４００〜５５０℃の高温に加熱してアルミニ
ウム合金膜６をスパッタリングにより形成する。タング
ステン３の膜厚がビアホールの深さよりも薄いためタン
グステン３により配線間が短絡することはない。さらに
ビアホールのタングステン３により埋設されずに残って
いる部分はアルミニウム合金膜６で完全に埋設されるた
め、ビアホールでの断線もない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体素子又は下層配線層に達する層間絶縁
膜に設けた開口部に高融点金属を埋設する工程を有する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化により層間絶縁膜
に設けた半導体素子及び下層配線層に達する開口部（以
後ビアホール）も微細化される。これに対して、ビアホ
ールの深さは浅くなることはなく逆に深くなっていく傾
向がある。このため従来、電極形成方法として使用され
てきた通常のスパッタリング法では、ビアホールにおけ
る配線金属膜の被覆率が悪くビアホールにおいて断線し
易いという問題があった。
【０００３】そこでこのような問題を解決すべく種々な
手法が提案されている。まず、スパタリング法によるア
ルミニウム合金膜をビアホールに埋設する方法としては
スパッタリング中、基板に負のバイアスを印加するバイ
アススパッタリング法が広く知られている。この方法は
アルミニウム合金膜をスパッタリング法で形成中、基板
に負の電圧あるいは高周波パワーを加えることにより、
アルミニウム合金膜を被着と同時にエッチングを行ない
平坦化する効果と、プラズマの衝撃によりアルミニウム
合金にダメージを与え流動させる効果とによりビアホー
ルに埋設する方法である。この場合、スパッタリング
中、基板に負の電圧がかかるためスパッタリングガスで
あるアルゴンが膜中にとりこまれるなどの理由により、
エレクトロマイグレーション寿命が短かくなる、あるい
はヒロックが発生しやすい等、アルミニウム合金の膜質
を劣化させるという問題がある。そこで基板に負のバイ
アスを印加せず熱だけでアルミニウム合金を流動させて
ビアホールに埋設する方法が提案されている。
【０００４】一つは、基板を４００〜５５０℃の高温に
加熱し、アルミニウム合金膜をスパッタリング法で形成
することによりアルミニウム合金を流動させて埋設する
方法であり、この例としてたとえば１９９０年の第７回
ブイエルエスアイ・マルチレベル・インターコネクショ
ン・コンファレンスの予稿集第７６頁から第８２頁（１
９９０，Ｐｒｏｃｅｅｄｉｎｇｓ ７ｔｈ ＶＬＳＩ
ＭｕｌｔｉｌｅｖｅｌＩｎｔｅｒｃｏｎｅｃｔｉｏｎ
Ｃｏｎｆｅｒｅｎｃｅ ｐｐ．７６〜８２）に記載され
ている。
【０００５】第２は、アルミニウム合金膜を通常のスパ
ッタリング法により形成した後、大気にさらすことなく
４５０〜６００℃の温度で加熱することによりアルミニ
ウム合金を流動させてビアホールに埋設する方法であ
る。この方法はたとえば１９９１年春期第３８回応用物
理学会予稿集の第７３１頁の３１ｐ−Ｗ−７に記載され
ている。
【０００６】第３は、アルミニウム合金膜をスパッタ法
により形成した後、エキシマレーザー光を照射してアル
ミニウム合金を溶融流動させてビアホールに埋設する方
法である。この方法はたとえば、１９９０年の第７回ブ
イエルエスアイ・マルチレベル・インターコネクション
・コンファレンスの予稿集第８３頁〜第８９頁（１９９
０，Ｐｒｏｃｅｄｉｎｇｓ ７ｔｈ ＶＬＳＩ Ｍｕｌ
ｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｅｃｔｉｏｎ Ｃｏ
ｎｆｅｒｅｎｃｅ ｐｐ．８３〜８９）に記載されてい
る。
【０００７】しかし、これらいずれの場合もビアホール
の一辺がビアホールの深さよりも小さい場合は埋設は困
難である。アルミニウム合金を流動させやすくするには
アルミニウム合金膜の下層に窒化チタニウム層を設ける
と良いことがこれまでわかっているが、この窒化チタニ
ウム膜を使用したとしても図７に示すようにビアホール
内に空洞ができてしまうことがあり信頼性上好ましくな
い。
【０００８】ビアホールの深さをビアホールの一辺の長
さで割ったものをアスペクト比というが、このアスペク
ト比が１以上では前述の３つのどの方法を用いてもビア
ホールを埋設することは困難である。特にビアホールの
一辺が０．５μｍ以下の微細なものでは、このビアホー
ル内の空洞が発生しやすい。したがって、ビアホールの
一辺が０．５μｍ以下で深さが１．０μｍ以上のような
微細なビアホールは、前記の３つの方法どれを用いても
埋設不可能である。
【０００９】そこで、微細化したビアホールに化学的気
相成長法で形成したタングステン等を埋設することが広
く行なわれるようになってきている。化学的気相成長法
により形成したタングステンによる埋設方法としては主
に２通りの方法がある。一つは、絶縁膜上にはタングス
テン膜を成長させず、金属膜や半導体上にのみタングス
テンを成長させる方法である。この方法を選択タングス
テン成長法という。またもう１つは、タングステン膜を
基板表面に全面成長した後、タングステン膜を全面エッ
チングし、平坦部でのタングステン膜を除去し、ビアホ
ール内のみにタングステンを残す方法である。この基板
表面全体にタングステン膜を成長させる方法をブランケ
ットタングステン成長法という。これらの化学気相成長
法で形成したタングステンによる埋設例はこれまで多数
報告されているためここでは特に示さない。これらタン
グステンを層間絶縁膜に設けたビアホールに埋設する方
法とは別にチタニウムの埋設方法が最近報告されてい
る。これについては、たとえば１９９１年第３８回春期
応用物理学会予稿集の第６９２頁の３０ｐ−Ｗ−９，１
０，１１に記載されている。この方法は、通常のスパッ
タリング法により被着したチタニウム膜をビアホール内
及びその周辺にのみ残すようにパターニングした後、真
空中でレーザービームを照射してチタニウムを溶融させ
て、ビアホールに埋設する方法である。
【００１０】しかし、これらのどの方法を用いても層間
絶縁膜の表面と、ビアホールに埋設した高融点金属の表
面の高さをすべて同一にすることは困難である。
【００１１】つまり、選択タングステン成長法では一つ
の半導体装置においてすべてのビアホールの深さが同一
ではないため、図８の左側に示すように深いビアホール
に合わせてタングステン５３を成長させると、同じく右
側に示す隣接する浅いビアホールで短絡（タングステン
膜５７ａ）してしまい、浅いビアホールにあわせると、
深いビアホールは完全には埋め込まれない。
【００１２】また、ビアホールの深さがすべて同一とし
てもビアホールを完全に埋め込んで平坦化しようとして
も成長膜厚のばらつきがあるため、ビアホールからタン
グステンがあふれて成長してしまいビアホール間で短絡
してしまうことがある。さらにビアホールの深さすべて
をタングステン膜の選択成長で埋め込もうとすると、タ
ングステン膜の成長時間が長くなるため選択性がくずれ
て層間絶縁膜の上にもタングステン膜が成長しやすくな
る。層間絶縁膜上にタングステン膜が成長してしまうと
この上にアルミニウム合金膜で配線を形成する際、この
タングステン膜により配線間が短絡してしまうという問
題がある。
【００１３】またブランケットタングステン成長法でビ
アホールを埋め込む場合でもタングステン膜を全面エッ
チングし、平坦部のタングステン膜を除去する際、平坦
部でタングステン膜が無くなったと同時にエッチングを
停止することは困難であり、たとえ平坦部でタングステ
ン膜が無くなったと同時にエッチングを停止しようとし
ても基板全面にわたりタングステンの残渣を無くすこと
はできない。そこで残渣が残らないようにするためにい
くらかのエーバーエッチングが必要となり、このオーバ
ーエッチングによりビアホール内のタングステンもエッ
チングされビアホール部を完全に平坦化することはでき
ない。
【００１４】さらにチタニウムをビアホールに埋設する
際はビアホール内に被着したチタニウム膜とその周辺の
チタニウム膜の体積の合計がビアホールの体積と全く同
じ場合のみ層間絶縁膜の表面と埋設したチタニウムの表
面が同一となるが、基板によりあるいは同一基板内でも
場所によりビアホールの深さあるいは大きさが異なる、
つまりビアホールの体積は異なり、またパターニングし
たチタニウム膜の体積も場所による異なるため、すべて
のビアホールを完全に埋め込むことは不可能である。
【００１５】
【発明が解決しようとする課題】以上説明したように、
上層配線を下層配線または導電領域と接続するビアホー
ル部で段切れや短絡などの不具合なく形成しようとする
従来の手法は、いずれも欠点を有している。
【００１６】すなわち、アルミニウム合金でビアホール
を埋め込む手法は、アスペクト比の大きな微細なビアホ
ールに対して効果が少なく、また、高融点金属でビアホ
ールを埋め込む手法には、次に述べるような問題点があ
る。
【００１７】まず、ビアホール内を完全に高融点金属で
埋め込むことは困難であり、ビアホール内を完全に高融
点金属で埋め込もうとしても、高融点金属の膜厚のばら
つきやビアホールの深さのばらつき等によりビアホール
によってはホール内から高融点金属がはみでてしまった
り、層間絶縁膜上に高融点金属が残ったりしてしまうこ
とがある。したがって、この上に金属配線をたとえばア
ルミニウム合金膜により形成する際、ビアホール内から
はみでた高融点金属膜（図８）や層間絶縁膜上に残った
高融点金属（図９の６３ｂ）により配線間が短絡してし
まうという問題点があった。
【００１８】また逆にビアホール内の高融点金属の膜厚
が薄く、層間絶縁膜の表面よりへこんでしまうことがあ
る。この場合、ビアホールの大きさが０．５μｍ×０．
５μｍ以下に微細になると、この上に通常のスパッタリ
ング法により配線金属であるアルミニウム合金膜等を形
成する際、ビアホールでのヘこみが０．２〜０．３μｍ
程度であっても図１０に示すように、極端に段差被覆性
が悪くなり断線しやすく、断線しなくとも信頼性上問題
がある。
【００１９】従って、本発明の目的は金属配線の短絡や
ビアホール部での断線を防止できる半導体装置の製造方
法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、層間絶縁膜に設けたビアホールを高融点金属
で埋設するが、この高融点金属の上表面を層間絶縁膜の
表面よりも浅く形成し、その上に配線金属であるアルミ
ニウム合金膜をスパッタリング法にて形成する際、半導
体基板を高温に加熱して行なうことによりアルミニウム
合金を流動させビアホールに埋設する工程を有してい
る。
【００２１】また、本発明の別の態様では、ビアホール
に埋設する高融点金属の上表面を層間絶縁膜の表面より
も浅く形成し、その上にアルミニウム合金膜を通常のス
パッタリング法により形成した後、このアルミニウム合
金膜を加熱し流動させてビアホールに埋設する。
【００２２】本発明の半導体装置の製造方法において、
ビアホールを高融点金属で埋め込む方法としてはビアホ
ール内に露出したシリコンあるいは金属膜上に化学的気
相成長法により選択的にタングステン膜を成長させる方
法と、化学的気相成長法により全面成長しタングステン
膜を全面エッチングしてビアホール内のみにタングステ
ンを残す方法と、あるいはチタニウム膜をスパッタリン
グ法により形成した後、ビアホール周辺以外のチタニウ
ム膜を除去し、レーザービームを照射してチタニウムを
溶融させてビアホールを埋める方法のいずれかを用い
る。
【００２３】さらに本発明においては、層間絶縁膜に設
けたビアホールの一辺が０．５μｍ以下の場合、層間絶
縁膜の表面と埋設した高融点金属の上表面との差がビア
ホールの一辺の長さよりも小さくするのが好い。
【００２４】
【実施例】次に本発明を図面を用いて説明する。図１
（Ａ）〜（Ｄ）は本発明の第１の実施例の説明のための
工程順断面図である。ビアホールの埋込み方法として選
択タングステン成長法を用い、その後のアルミニウム合
金膜の形成は、スパッタリング法にて行ない、スパッタ
リング中基板温度を高温に加熱し、アルミニウム合金を
流動させる方法を用いている。
【００２５】まず、図示しないトランジスタなどの半導
体素子が形成されたシリコン基板１上に層間絶縁膜とし
て酸化シリコン膜２を形成した後、この酸化シリコン膜
２の所望の位置に半導体素子のソース・ドレイン領域な
どに達する一辺が０．５μｍのビアホールを形成する
（図１（Ａ））。次に六弗化タングステン（ＷＦ6 ）と
シラン（ＳｉＨ4 ）を原料とし、１０〜１００ｍＴｏｒ
ｒの減圧下で基板を２５０℃程度の温度に加熱して、化
学気相成長法によりタングステン膜３を酸化シリコン膜
２の表面よりも０．１〜０．５μｍ程度浅く成長させる
（図１（Ｂ））。次にチタニウム膜４を１０〜１００ｎ
ｍ，窒化チタニウム膜５を５０〜１５０ｎｍの厚さにそ
れぞれスパッタリング法により順次形成した後、シリコ
ン基板１ごと４００〜５５０℃に加熱しアルミニウム合
金膜６を０．４〜１．５μｍの厚さに形成する。この
際、基板加熱による熱とスパッタリング中のプラズマの
衝撃によりアルミニウム合金が流動してビアホール内を
完全に埋め込む（図１（Ｃ））。アルミニウム合金膜６
をスパッタリング法で形成する際は、最初の０．１〜
０．３μｍ程度の厚さはシリコン基板の温度が３００℃
以下で形成した後、残りを４００〜５５０℃に加熱して
形成する。アルミニウム合金膜形成時の被着速度は通常
１．０μｍ／ｍｉｎ程度とすることが多いが、これを２
分の１以下に下げてスパッタリングすると、アルミニウ
ム合金膜６は流動しやすく、完全にビアホールを埋め込
むことができる。
【００２６】次にアルミニウム合金膜６，窒化チタニウ
ム膜５，チタニウム膜４を所望の形状にパターニングし
てビアホールが埋め込まれたアルミニウム電極配線を完
成する（図１（Ｄ））。
【００２７】本実施例では、バイアススパッタ法を用い
ていないのでアルミニウム合金膜の膜質は良好である。
また選択タングステン成長法によりビアホールを埋める
場合、従来はビアホール全部を埋め込むためにタングス
テンをビアホールの深さだけ成長しないといけないが、
本発明ではビアホールの深さよりも成長膜厚が薄くてす
むため、選択性がくずれて層間絶縁膜上にタングステン
が成長することも少なく、ビアホールからタングステン
があふれて成長することもないので、タングステンによ
る配線間の短絡は無い。更に、タングステンで完全に埋
められずに残ったビアホールのアスペクト比は１以下で
あるので、アルミニウム合金の流動化により完全に埋め
ることができる。
【００２８】図２（Ａ）〜（Ｅ）、図３は本発明の第２
の実施例の説明のための工程順断面図である。
【００２９】本実施例ではビアホールの埋込み方法とし
てブランケットタングステン成長法を用い、その後アル
ミニウム合金膜を通常のスパッタリング法にて形成した
後、加熱によりアルミニウム合金を流動させ埋め込む方
法を用いている。
【００３０】第１の実施例同様、シリコン基板１１上の
酸化シリコン膜１２に所望のビアホールを形成した後、
チタニウム膜１４を１０〜１００ｎｍ，窒化チタニウム
膜１５を５０〜２００ｎｍの厚さに順次スパッタリング
法により形成する（図２（Ａ））。次にＷＦ6 と水素
（Ｈ2 ）を原料ガスとし１０〜１００Ｔｏｒｒの減圧下
で、基板温度を４００℃程度としてタングステン膜１７
を０．４〜１．０μｍの厚さに形成する（図２
（Ｂ））。次に六弗化イオウ（ＳＦ6 ）ガスにより、タ
ングステン膜１７を全面エッチングし窒化チタニウム膜
１５の表面が露出し、ビアホール内のタングステン膜１
７がさらに０．１〜０．５μｍエッチングされるまで行
なう。次いて、エッチングガスを塩素（Ｃｌ2 ）に切り
換え、窒化チタニウム膜１５，チタニウム膜１４を全面
エッチングして酸化シリコン膜１２の表面を露出させる
（図２（Ｃ））。
【００３１】次に、再度チタニウム膜１４ａを１０〜５
００ｎｍ，窒化チタニウム膜１５ａを２０〜５００ｎｍ
の厚さに順次スパッタリング法により形成した後、次い
でアルミニウム合金膜１６を０．４〜１．５μｍの厚さ
に形成する（図２（Ｄ））。その後大気にさらすことな
く４５０〜６００℃の温度で１〜５分程度加熱する。こ
の際アルミニウム合金は流動しビアホールが完全に埋め
込まれる（図２（Ｅ））。アルミニウム合金膜は形成後
に大気にさらすことなく加熱を行なったほうが良いが、
これは大気にさらしてしまうと、アルミニウム合金膜の
表面に自然酸化膜が形成されて、その後、高温に加熱し
てもこの自然酸化膜によりアルミニウム合金は流動しに
くくなるためである。
【００３２】次にアルミニウム合金膜１６，窒化チタニ
ウム膜１５ａ，チタニウム膜１４ａをパターニングして
アルミニウム電極配線を完成する（図３）。第１の実施
例においてはアルミニウム合金膜のスパッタリングによ
る形成中に加熱を行なっているため、プラズマの衝撃に
より設定温度よりも若干高温になる。したがって、第２
の実施例のようにアルミニウム合金膜を形成した後、加
熱して流動させるよりも、基板加熱の温度は若干低温で
よい。
【００３３】第１の実施例では４００℃，第２の実施例
では４５０℃以下ではアルミニウム合金の流動性が悪
く、第１の実施例では５５０℃，第２の実施例では６０
０℃以上ではアルミニウム合金が完全に溶解してしま
い、冷却後粒状に凝集してしまうことがある。したがっ
てスパッタリング中基板を加熱してアルミニウム合金を
流動させるには４００〜５５０℃，スパッタリング後基
板を加熱してアルミニウム合金を流動させるには４５０
〜６００℃の温度範囲が望ましい。
【００３４】また第２の実施例では図４に示すようにビ
アホールの深さが異なっていても、ブランケットタング
ステンで埋め込まれない部分の深さは同じでありすべて
の深さのビアホールを同時に同じように埋め込めるとい
う利点があり、ブランケットタングステンはオーバーエ
ッチングされているため、層間絶縁膜にタングステンが
残り配線間を短絡してしまうことは全く無い。
【００３５】図５（Ａ）〜（Ｃ），図６（Ａ）〜（Ｃ）
は本発明の第３の実施例の説明のための工程順断面図え
ある。この実施例では、チタニウムによりビアホールの
一部を埋め込んだ後、残りをアルミニウム合金により埋
め込む。
【００３６】まず、アルミニウム合金膜２６ａにより酸
化シリコン膜２２上に第１の配線を形成した後、プラズ
マＣＶＤ法により形成した酸化シリコン膜（プラズマ酸
化膜）２２ａにより層間絶縁膜を形成し、このプラズマ
酸化膜２２ａの所望の位置に第１の配線に達するビアホ
ールを形成する（図５（ａ））。
【００３７】次にスパッタリング法によりチタニウム膜
２４ｂを１００〜３００ｎｍの厚さに形成した後、ビア
ホール周辺のみにのこるようにこのチタニウム膜２４ｂ
をパターニングする大きさは、ビアホールの体積とチタ
ニウム膜２４ｂの膜厚を考慮して決定するが、チタニウ
ムの体積がビアホールの体積よりも小さくなるように設
定する。
【００３８】その後、ＸｅＣｌエキシマレーザーにより
パルス光をウェーハ表面近傍に集光して照射する。パル
スエネルギー密度は０．５〜１．０Ｊ／ｃｍ2 で２０〜
４０ｎｓのパルス光を１回照射するだけでよい。ただ
し、一回で照射可能な面積はウェーハ面積より小さいの
で、位置をずらして繰返し照射する。このレーザー光の
照射によりチタニウム膜２４ｂが溶融してビアホール内
に流動して埋設される（図５（Ｃ））。
【００３９】次に、窒化チタニウム膜２５ｂを５０〜１
５０ｎｍ，アルミニウム合金膜２６を０．４〜１．５μ
ｍの厚さにスパッタリング法により形成する（図６
（Ａ））。
【００４０】その後、再度ＸｅＣｌエキシマレーザーに
よりパルス光をウェーハ表面に照射する。この際のエネ
ルギー密度は、１．５〜５Ｊ／ｃｍ2 程度とチタニウム
の溶融の場合に比較し大きくする必要がある。また必要
な照射時間はアルミニウム合金膜の厚さ、パルス光のエ
ネルギー密度，シリコン基板の加熱温度等により変化す
るが、５０〜３００ｎｓ程度である。このレーザー光の
照射によりアルミニウム合金は流動してビアホールを埋
め込む（図６（Ｂ））。次にアルミニウム合金膜２６と
窒化チタニウム膜２５ｂを所望の形状にパターニングし
て第２の配線を形成しアルミニウム２層配線を完成する
（図６（Ｃ））。
【００４１】また、レーザー光の照射によりチタニウム
やアルミニウム合金を溶融させてビアホールを埋め込む
際は表面が酸化されないように真空中で行なったほうが
よい。
【００４２】この、第３の実施例においては、第１，第
２の実施例に比べアルミニウム合金を流動させてビアホ
ールを埋め込むためにかかる熱は温度は高いが時間が短
かいため下地の素子や下層の配線に与えるダメージが小
さくてすむという利点がある。
【００４３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では層間絶縁膜に形成したビアホール内に高
融点金属を埋設する際、高融点金属の上表面を層間絶縁
膜の表面よりも浅く形成し、残りをアルミニウム合金を
流動させて埋設することにより、高融点金属が層間絶縁
膜上に残ることはないため高融点金属により配線間が短
絡することは無く、また、ビアホールを完全に金属で埋
め込んでいるため、ビアホールでの断線もなく耐エレク
トロマイグレーション性や耐ストレスマイグレーション
性にすぐれた高信頼性配線が形成できるという効果を有
している。またビアホールが平坦化さえているため、さ
らにその上層の配線の形成が容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明のため（Ａ）〜
（Ｄ）に分図して示す工程順断面図である。
【図２】本発明の第２の実施例の説明のため（Ａ）〜
（Ｅ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の次工程の説明のための断
面図である。
【図４】第２の実施例の説明のための断面図である。
【図５】本発明の第３の実施例の説明のため（Ａ）〜
（Ｃ）に分図して示す工程順断面図である。
【図６】図５に続いて（Ａ）〜（Ｃ）に分図して示す工
程順断面図である。
【図７】従来例の説明のための断面図である。
【図８】従来例の説明のための断面図である。
【図９】従来例の説明のための断面図である。
【図１０】従来例の説明のための断面図である。
【符号の説明】
１，１１，２１，３１，４１，５１，６１，７１ シ
リコン基板 ２，１２，２２，３２，４２，５２，６２，７２ 酸
化シリコン膜 ３，４３，５３，６３ａ，６３ｂ，７３ タングステ
ン ４，１４，１４ａ，２４ｂ，３４，４４ チタニウム
膜 ５，１５，１５ａ，２５ｂ，３５，４５ 窒化チタニ
ウム膜 ６，１６，２６，２６ａ，３６，４６，６６，７６
アルミニウム合金膜 １７，５７ａ，７７ タングステン膜 ４８，５８ 多結晶シリコン膜

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の層間絶縁膜に設けた半導
    体素子又は下層配線層に達する開口部に高融点金属膜を
    埋設する際に、前記高融点金属膜の上表面を前記層間絶
    縁膜の表面よりも浅く形成する工程と、アルミニウム合
    金膜をスパッタ法にて形成する際、前記半導体基板を高
    温に加熱し、前記アルミニウム合金を流動させて前記開
    口部を完全に埋め込む工程とを含むことを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記層間絶縁膜に設けた開口部の一辺が
    ０．５μｍ以下であり、前記層間絶縁膜の表面と、前記
    埋設された高融点金属の上表面との差が、前記開口部の
    一辺の長さよりも小さい請求項１記載の半導体装置の製
    造方法。
  3. 【請求項３】 前記アルミニウム合金膜をスパッタリン
    グ法により形成する際の半導体基板の加熱温度が４００
    〜５５０℃である請求項２記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記高融点金属が、前記層間絶縁膜に設
    けた開口部に露出したシリコンあるいは金属上に化学的
    気相成長法により選択的に成長させたタングステンであ
    る請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記高融点金属が化学的気相成長法によ
    り全面成長したタングステン膜を全面エッチングして前
    記層間絶縁膜に設けた開口部にのみに残すことにより形
    成したタングステンである請求項３記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記高融点金属が、チタニウム膜をスパ
    ッタリング法により形成する工程と、前記層間絶縁膜に
    設けた開口部の周辺以外の前記チタニウム膜を除去する
    工程と、レーザービームを照射して前記チタニウム膜を
    流動させて前記開口部に埋設させる工程により形成した
    チタニウムである請求項３記載の半導体装置の製造方
    法。
  7. 【請求項７】 半導体基板上の層間絶縁膜に設けた半導
    体素子又は下層配線層に達する開口部に高融点金属を埋
    設する際に、前記高融点金属の上表面を前記層間絶縁膜
    の表面よりも浅く形成する工程と、アルミニウム合金膜
    をスパッタリング法により形成する工程と、前記アルミ
    ニウム合金膜を加熱し流動させて前記層間絶縁膜に設け
    た開口部を完全に埋め込む工程とを含むことを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 前記アルミニウム合金膜の加熱を４５０
    〜５５０℃の温度で大気にさらすことなくスパッタリン
    グに続いて同一真空装置内で行なう請求項７記載の半導
    体装置の製造方法。
  9. 【請求項９】 前記アルミニウム合金膜の加熱をレーザ
    ービームの照射で行なう請求項７記載の半導体装置の製
    造方法。
  10. 【請求項１０】 前記層間絶縁膜に設けた開口部の一辺
    が高々０．５μｍであり前記層間絶縁膜の表面と前記高
    融点金属の上表面との差が前記開口部の一辺の長さより
    も小さい請求項８または９記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記高融点金属が前記層間絶縁膜に設
    けた開口部に露出したシリコンあるいは金属上に化学的
    気相成長法により選択的に成長させたタングステンであ
    る請求項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記高融点金属が化学的気相成長法に
    より全面成長したタングステン膜を全面エッチングして
    前記層間絶縁膜に設けた開口部のみに残すことにより形
    成したタングステンである請求項１０記載の半導体装置
    の製造方法。
  13. 【請求項１３】 前記高融点金属がチタニウム膜をスパ
    ッタリング法により形成する工程と、前記層間絶縁膜に
    設けた開口部の周辺部以外の前記チタニウム膜を除去す
    る工程と、前記半導体基板にレーザービームを照射して
    前記チタニウムを流動させて前記開口部を埋設させる工
    程により形成したチタニウムである請求項１０記載の半
    導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368081A (ja) * 2001-06-06 2002-12-20 Sony Corp 半導体装置の製造方法
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20030089591A (ko) * 2002-05-16 2003-11-22 삼성전자주식회사 반도체 소자의 금속배선 구조 및 그의 제조방법
KR100430682B1 (ko) * 1996-12-31 2004-07-12 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
JP2009505385A (ja) * 2005-08-08 2009-02-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 相互接続コンタクトのドライ・エッチバック
JP2013131653A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device with a multilayer connection structure.
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
US5747379A (en) * 1996-01-11 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back
US5891804A (en) * 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
KR100215846B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5883002A (en) * 1996-08-29 1999-03-16 Winbond Electronics Corp. Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device
US5970374A (en) * 1996-10-18 1999-10-19 Chartered Semiconductor Manufacturing Ltd. Method for forming contacts and vias with improved barrier metal step-coverage
US6156645A (en) * 1996-10-25 2000-12-05 Cypress Semiconductor Corporation Method of forming a metal layer on a substrate, including formation of wetting layer at a high temperature
TW417178B (en) * 1996-12-12 2001-01-01 Asahi Chemical Ind Method for making semiconductor device
US5804249A (en) * 1997-02-07 1998-09-08 Lsi Logic Corporation Multistep tungsten CVD process with amorphization step
US6268661B1 (en) 1999-08-31 2001-07-31 Nec Corporation Semiconductor device and method of its fabrication
JP3285509B2 (ja) * 1997-03-18 2002-05-27 三菱電機株式会社 半導体装置
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
US6657376B1 (en) 1999-06-01 2003-12-02 Micron Technology, Inc. Electron emission devices and field emission display devices having buffer layer of microcrystalline silicon
US6650043B1 (en) 1999-07-20 2003-11-18 Micron Technology, Inc. Multilayer conductor structure for use in field emission display
US7052350B1 (en) * 1999-08-26 2006-05-30 Micron Technology, Inc. Field emission device having insulated column lines and method manufacture
JP4342075B2 (ja) 2000-03-28 2009-10-14 株式会社東芝 半導体装置およびその製造方法
US6617689B1 (en) * 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
US6472316B1 (en) * 2001-10-04 2002-10-29 Lsi Logic Corporation Photolithography overlay control
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4383248B2 (ja) * 2003-06-19 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100599434B1 (ko) * 2003-10-20 2006-07-14 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100790816B1 (ko) * 2006-09-28 2008-01-02 삼성전자주식회사 반도체 메모리 디바이스의 배선 제조방법
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
US9564359B2 (en) 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
JP2017003824A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10332795B2 (en) 2015-06-11 2019-06-25 Renesas Electronics Corporation Manufacturing method of semiconductor device
US20180331045A1 (en) * 2017-05-09 2018-11-15 Semiconductor Components Industries, Llc Variable resistance vias and related methods
US20210123139A1 (en) 2019-10-29 2021-04-29 Applied Materials, Inc. Method and apparatus for low resistance contact interconnection
US20230343697A1 (en) * 2022-04-20 2023-10-26 Samsung Electronics Co., Ltd. Semiconductor device including spacer via structure and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344739A (ja) * 1986-08-12 1988-02-25 Fujitsu Ltd 半導体装置の製造方法
US4758533A (en) * 1987-09-22 1988-07-19 Xmr Inc. Laser planarization of nonrefractory metal during integrated circuit fabrication
US5110759A (en) * 1988-12-20 1992-05-05 Fujitsu Limited Conductive plug forming method using laser planarization
US5104826A (en) * 1989-02-02 1992-04-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
JPH03198327A (ja) * 1989-12-26 1991-08-29 Fujitsu Ltd 半導体装置の製造方法
US5288664A (en) * 1990-07-11 1994-02-22 Fujitsu Ltd. Method of forming wiring of semiconductor device
JP2740050B2 (ja) * 1991-03-19 1998-04-15 株式会社東芝 溝埋込み配線形成方法
GB9105943D0 (en) * 1991-03-20 1991-05-08 Philips Nv A method of manufacturing a semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430682B1 (ko) * 1996-12-31 2004-07-12 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
JP2002368081A (ja) * 2001-06-06 2002-12-20 Sony Corp 半導体装置の製造方法
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20030089591A (ko) * 2002-05-16 2003-11-22 삼성전자주식회사 반도체 소자의 금속배선 구조 및 그의 제조방법
JP2009505385A (ja) * 2005-08-08 2009-02-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 相互接続コンタクトのドライ・エッチバック
JP2013131653A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法

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