JPH06175934A - １ビットエラー処理方式 - Google Patents

Abstract

(57)【要約】 【構成】 主記憶装置１２には、１ビットエラーを検出
し、その誤り訂正を行うためのＥＣＣ機構部１７と、Ｅ
ＣＣ機構部１７によって検出された１ビットエラーの訂
正回数をカウントするカウンタ１８が設けられている。
一方、プロセッサ１１には、一定周期でカウンタ１８の
値を読出す一定周期読出し手段１４と、読出したカウン
タ値を所定値と比較することによって、主記憶装置１２
の異常判定を行うための判定手段１５が設けられてい
る。例えば、１ビットエラーが頻発し、一定周期のカウ
ンタ値が所定値以上になった場合、判定手段１５は、主
記憶装置１２に何らかの異常があると判定する。 【効果】 １ビットエラーが頻発した場合でもプロセッ
サの能力低下を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置の１ビットエ
ラー誤り訂正を行う１ビットエラー処理方式に関し、更
に詳細には、ＥＣＣ（error check and correction）機
構を備えた情報処理装置における主記憶装置の１ビット
エラー処理方式に関する。

【０００２】

【従来の技術】情報処理装置における主記憶装置の信頼
性向上を図るため、読出し／書込み動作時のチェックが
行われている。このような主記憶装置におけるチェック
として、ＥＣＣが用いられている。このＥＣＣとは、主
記憶装置に書き込まれる単位幅データに誤り訂正コード
（error correcting code ）を付加して書込みを行い、
その読出し時に誤り訂正コードによって、単位幅データ
のどのビットに誤りがあるかを判定するものである。そ
して、この誤り訂正コードとしては、２ビット誤り検
出、１ビット誤り訂正機能をもつコードが広く用いられ
ている。

【０００３】図２に、このようなＥＣＣ機構を備えた情
報処理装置の要部を示す。図の装置は、プロセッサ１と
主記憶装置２がシステムバス３に接続された構成であ
る。プロセッサ１には、主記憶装置２の１ビットエラー
発生回数をカウントするためのカウンタ４が設けられ、
主記憶装置２にはＥＣＣ機構部５が設けられている。こ
のような装置において、ＥＣＣ機構部５により、１ビッ
トエラーが検出されると、主記憶装置２からの読出しデ
ータは訂正され、また、プロセッサ１には割込み通知が
送出される。プロセッサ１は、この割込み通知を受ける
と次のような割込み処理を行う。

【０００４】図３に、その割込み処理のフローチャート
を示す。先ず、プロセッサ１は、割込みを受けると、そ
の割込み要因が１ビットエラーによるものかどうかを判
定し（ステップＳ１）、そうでなかった場合は、別処理
を行う（ステップＳ２）。そして、割込み要因が１ビッ
トエラーであった場合は、カウンタ４のカウントアップ
を行い（ステップＳ３）、そのカウント値がＮ回以上か
否かを判断する（ステップＳ４）。このステップＳ４に
おいて、Ｎ回以上であった場合は、システムダウンとし
（ステップＳ５）、Ｎ回未満であった場合は、その発生
回数を図示省略したシステムコンソールに表示する（ス
テップＳ６）。また、これと共に、ＥＣＣ機構部２に対
し１ビットエラーの発生したアドレスとシンドローム情
報を要求し、これらの情報をログとして収集する（ステ
ップＳ７）。

【０００５】このように、主記憶装置２に１ビットエラ
ーが発生すると、これがシステムコンソールに表示さ
れ、また、一定時間内に多く発生する場合は、主記憶装
置２におけるメモリ素子の固定的な故障と考え、システ
ムダウンとする場合もある。これは、通常、メモリ素子
の固定的な故障でない場合の１ビットエラーは多く発生
することはないため、保守員によってログの確認がなさ
れる程度で事足りているが、メモリ素子の固定的な故障
であった場合は、１ビットエラーが頻発し、システム運
用の障害となってしまうからである。

【０００６】即ち、１ビットエラーが発生すると、その
度にプロセッサ１は１ビットエラー割込み処理を行うた
め、メモリ素子の固定的な故障等で１ビットエラーが頻
発する場合は、プロセッサ１の処理はその割込み処理に
追われてしまい、システムとしての能力が不足し、その
結果、システムとして運用が正常に行えないことになっ
てしまうからである。

【０００７】一方、上記のような割込み処理の頻発する
のを避けるため、主記憶装置２での１ビットエラーをマ
スクし、プロセッサ１に割込みを発生させない構成も考
えられる。しかしながら、このような構成であった場合
は、１ビットエラーをマスクしたままシステムを運用す
ることになるため、１ビットエラーの割込み処理を行う
構成自体が無駄であるということになってしまう。ま
た、このようなマスク機構を備えることはコストアップ
にもつながり、かつ、このような構成であっても１ビッ
トエラーを判定するには、何らかのプロセッサ１への割
込み処理を行う必要があり、結果として、このような構
成は採用することができなかった。

【０００８】

【発明が解決しようとする課題】上記のように、従来の
１ビットエラー処理方式では、１ビットエラーが発生す
る度にプロセッサ１は割込み処理を行うのが一般的であ
ったため、１ビットエラーが頻発する場合は、システム
としての能力が低下してしまうといった問題点があっ
た。

【０００９】そして、１ビットエラーがある回数以上発
生した場合はシステムダウンとする構成もあるが、例え
ば、ＯＬＴＰ（Online Transaction Processing ）等で
２４時間運用を行うシステムにあっては、そのシステム
運用を止めることは好ましくなく、従って、メモリ素子
の固定的な故障等で、１ビットエラーが頻発した場合で
もシステムの運用を正常に行うことのできる１ビットエ
ラー処理方式が求められていた。

【００１０】本発明は、上記従来の問題点を解決するた
めになされたもので、１ビットエラーが頻発した場合で
もプロセッサの能力の低下を防止することができる１ビ
ットエラー処理方式を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の１ビットエラー
処理方式は、記憶装置から読出される単位幅データの１
ビット誤り訂正を行う１ビットエラー処理方式におい
て、記憶装置の１ビットエラー訂正回数をカウントする
カウンタ手段を設け、前記カウンタ手段のカウント値を
所定の周期で読出し、これが予め決定された基準値以上
であった場合は、記憶装置が異常であると判定すること
を特徴とするものである。

【００１２】

【作用】本発明の１ビットエラー処理方式においては、
ＥＣＣ機構部が、主記憶装置の１ビットエラーを検出
し、かつその誤り訂正を行い、また、カウンタはＥＣＣ
機構部によって１ビットエラーの発生毎にカウントアッ
プされる。一方、プロセッサは、一定周期読出し手段
が、予め定められた周期でカウンタの値を読出す。そし
て、判定手段は、一定周期読出し手段で読出した値と、
予め決定されている基準値とを比較し、主記憶装置が異
常であるか否かの判定結果を制御手段に出力する。例え
ば、判定結果が異常であった場合、制御手段は主記憶装
置のメモリ素子に固定的な故障ありと判断する。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の１ビットエラー処理方式を実
施するためのシステムを示すブロック図である。図のシ
ステムは、プロセッサ１１と主記憶装置１２とがシステ
ムバス１３で接続されて構成されている。プロセッサ１
１には、一定周期読出し手段１４、判定手段１５、制御
手段１６とが備えられている。一定周期読出し手段１４
は、タイマ等で構成され、後述する主記憶装置１２内の
カウンタの値を一定周期で読出す手段である。また、判
定手段１５は予め決定された基準値データを有し、この
基準値と一定周期読出し手段１４で読みだしたカウンタ
値とを比較して、１ビットエラー発生状況を判定する手
段である。更に、制御手段１６は、主記憶装置１２内の
カウンタの値のゼロクリアや値の書込み等のリード／ラ
イトや、主記憶装置１２における１ビットエラー発生ア
ドレスやそのシンドローム情報の読出し等、プロセッサ
１１としての、制御処理を行う手段である。

【００１５】主記憶装置１２は、ＥＣＣ機構部１７と、
カウンタ１８を備えている。ＥＣＣ機構部１７は、従来
と同様の例えば１ビット誤り訂正、２ビット誤り検出を
行うものである。カウンタ１８は、ハードウェアあるい
はソフトウェアで構成されたカウンタ手段であり、ＥＣ
Ｃ機構部１７にて検出・訂正された１ビットエラー発生
の回数をカウントするための機能を有している。

【００１６】次に上記システムにおける１ビットエラー
処理方式を説明する。先ず、プロセッサ１１からのデー
タ読出し時において、主記憶装置１２に１ビットエラー
が検出されると、ＥＣＣ機構部１７はこれを訂正すると
共に、カウンタ１８の値を＋１する。尚、このカウンタ
値は予め上限値が決められており、１ビットエラー訂正
回数が、この上限値を超えた場合はそれ以上カウンタ値
を更新しないように構成されている。一方、プロセッサ
１１の一定周期読出し手段１４は、ある周期で主記憶装
置１２のカウンタ値を読出す。また、この周期として
は、１時間毎あるいは１日毎等、適宜選択する。

【００１７】図４に、プロセッサ１１によるカウンタ読
出し処理のフローチャートを示す。先ず、一定周期読出
し手段１４によってカウンタ１８の値が読み出されると
（ステップＳ１）、判定手段１５は、その値が“０”で
あるか否かを判定する（ステップＳ２）。この値が
“０”であれば、主記憶装置１２に１ビットエラーが発
生していないため、プロセッサ１１は特に何もせず、カ
ウンタ読出し処理を終了する。

【００１８】一方、上記ステップＳ２においてカウンタ
値が“０”でなかった場合は、１ビットエラーが発生し
ているため、制御手段１６は、その１ビットエラーの状
況を認識するために、ＥＣＣ機構部１７にて検出された
１ビットエラー発生アドレスとシンドローム情報を読出
す（ステップＳ３）。そして、判定手段１５は、そのカ
ウンタ値が基準値以上であるかを判定する（ステップＳ
４）。ここで、基準値未満であった場合、判定手段１５
は主記憶装置１２に異常がないと判定し、制御手段１６
は、この判定結果を受け、カウンタ１８をゼロクリアし
（ステップＳ５）、カウンタ読出し処理を終了する。ま
た、ステップＳ４において、カウンタ値が基準値以上で
あった場合、判定手段１５は主記憶装置１２に異常あり
と判定し、制御手段１６は、この判定結果に基づき、主
記憶装置１２のメモリ素子に固定の障害有りと判断し
て、その旨を図示しないシステムコンソールに表示させ
（ステップＳ６）、カウンタ読出し処理を終了する。

【００１９】尚、上記カウンタ１８における上限値の設
定は、一定周期読出し手段１４がカウンタ値を読出す周
期と、主記憶装置１２の１ビットエラー発生確率を勘案
して決定すればよく、その値としては、通常数ビットの
カウンタで十分な値である。また、１ビットエラーのア
ドレスおよびシンドローム情報は、１ビットエラーの発
生回数分ハードウェアで持つ必要性は少なく、例えば、
最後の１ビットエラー発生時のアドレス、シンドローム
情報を持つだけで実用上は十分である。従って、本方式
を実現するためのハードウェア量の増加は僅かである。

【００２０】更に、プロセッサ１１は、その制御手段１
６によって、カウンタ１８の値をゼロクリアするだけで
なく、値を書き込むことができるよう構成されているた
め、例えば、動作テストとして、カウンタ１８にその上
限値を書込み、これによって、判定手段１５やシステム
コンソールの表示が正常に動作できるかどうかを試験す
ることもできる。

【００２１】以上のように、上記実施例では、１ビット
エラーでのプロセッサの割込み処理をやめ、プロセッサ
１１側から定期的に１ビットエラーの発生状況を見に行
くようにしたので、たとえ１ビットエラーが頻発したと
しても、システム性能は低下せず、システムとして処理
続行が可能である。尚、この場合、メモリ素子の固定的
な故障ではＥＣＣ機構部１７により、１ビットエラーの
読出し時の訂正は行えるが、この訂正したデータのメモ
リ素子への書込みは正常には行えないため、プロセッサ
１１側から再び読み出せば１ビットエラーが頻発するこ
とになる。即ち、主記憶装置１２の、あるアドレスのメ
モリ素子そのものが異常であった場合は、ＥＣＣ機構部
１７によって訂正された正しいデータを再度そのアドレ
スに書き込んでも、正常な書込みが行えないからであ
る。

【００２２】しかしながら、このような場合でも、上記
実施例では、カウンタ１８に１ビットエラー発生回数を
カウントしておくため、２ビットエラーに発展する危険
性を検知することができる。即ち、カウンタ値が上限値
になっていれば、あるアドレスに固定的な故障があり、
２ビットエラーに発展する恐れがあると判断し、メモリ
素子の復旧処理等、速やかに対策を講じることができる
と共に、従来のように、プロセッサの割込み処理が頻発
することによっていきなりシステムダウンに至るのとい
った事態を避けることができるのである。

【００２３】また、上記実施例では、カウンタ１８を主
記憶装置１２内に設けたが、これをプロセッサ１１内に
設けてもよい。ただ、この場合、カウンタ１８のカウン
トアップはプロセッサ１１の割込み処理によって行うの
ではなく、ＥＣＣ機構部１７によって行われるものであ
る。

【００２４】更に、上記実施例では、一定周期でのカウ
ンタ値を基準値と比較するようにしたが、カウンタ値を
読出す周期は任意に設定可能であり、時間帯によって変
更する等の構成であってもよい。そして、１ビットエラ
ーの処理を行う記憶装置として、情報処理装置における
主記憶装置１２を例にとって説明したが、これ以外にも
外部記憶装置等、どんな記憶装置であっても同様に適用
可能である。

【００２５】

【発明の効果】以上説明したように、本発明の１ビット
エラー処理方式によれば、記憶装置の１ビットエラー発
生回数をカウントするカウンタ手段を設け、所定の周期
のカウンタ値が、予め決定された基準値以上であった場
合は、記憶装置が異常であると判定するようにしたの
で、１ビットエラーが頻発した場合でも、プロセッサが
これによる割込み処理に追われることがなく、従って、
このような場合のプロセッサの能力の低下を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の１ビットエラー処理方式を実施するた
めのシステム構成のブロック図である。

【図２】従来の１ビットエラー処理方式を実施するため
のシステム構成のブロック図である。

【図３】従来の１ビットエラー処理方式における割込み
処理のフローチャートである。

【図４】本発明の１ビットエラー処理方式におけるカウ
ンタ読出し処理のフローチャートである。

【符号の説明】

１１ プロセッサ １２ 主記憶装置 １４ 一定周期読出し手段 １５ 判定手段 １７ ＥＣＣ機構部 １８ カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 記憶装置から読出される単位幅データの
   １ビット誤り訂正を行う１ビットエラー処理方式におい
   て、 記憶装置の１ビットエラー訂正回数をカウントするカウ
   ンタ手段を設け、 前記カウンタ手段のカウント値を所定の周期で読出し、
   これが予め決定された基準値以上であった場合は、記憶
   装置が異常であると判定することを特徴とする１ビット
   エラー処理方式。