JPH06176559A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06176559A JPH06176559A JP4324302A JP32430292A JPH06176559A JP H06176559 A JPH06176559 A JP H06176559A JP 4324302 A JP4324302 A JP 4324302A JP 32430292 A JP32430292 A JP 32430292A JP H06176559 A JPH06176559 A JP H06176559A
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- semiconductor memory
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Abstract
(57)【要約】 （修正有）
【目的】 連続したアドレスを高速に且つ等間隔で読み
出せる半導体記憶装置の提供。 【構成】 アドレスバッファ手段２、メモリセル手段
３、ワード線選択手段４、ビット線選択手段５、出力バ
ッファ８、第１のアドレス発生手段２１、第２のアドレ
ス発生手段２２とを含み、第１のアドレス発生手段２１
のアドレス値を用いて一つの複数個のデータ情報群をワ
ード線選択手段４から読み出す第１の読出し手段１４、
第１のアドレス発生手段により読出された複数個のデー
タ情報群を第２のアドレス発生手段２２のアドレス値を
用いてビット線選択手段５から出力バッファ８に選択的
に読出す第２の読出し手段７、第１のアドレス発生手段
で複数個のデータ情報を読み出した後に、第２のアドレ
ス発生手段で出力バッファ８に読み出される迄の間に、
第１のアドレス発生手段の他のアドレス値で、他の複数
個のデータ情報群を読出す先行読出手段１０とが設けら
れた半導体記憶装置１。
出せる半導体記憶装置の提供。 【構成】 アドレスバッファ手段２、メモリセル手段
３、ワード線選択手段４、ビット線選択手段５、出力バ
ッファ８、第１のアドレス発生手段２１、第２のアドレ
ス発生手段２２とを含み、第１のアドレス発生手段２１
のアドレス値を用いて一つの複数個のデータ情報群をワ
ード線選択手段４から読み出す第１の読出し手段１４、
第１のアドレス発生手段により読出された複数個のデー
タ情報群を第２のアドレス発生手段２２のアドレス値を
用いてビット線選択手段５から出力バッファ８に選択的
に読出す第２の読出し手段７、第１のアドレス発生手段
で複数個のデータ情報を読み出した後に、第２のアドレ
ス発生手段で出力バッファ８に読み出される迄の間に、
第１のアドレス発生手段の他のアドレス値で、他の複数
個のデータ情報群を読出す先行読出手段１０とが設けら
れた半導体記憶装置１。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、更に詳しくは、メモリに記憶されている
データ情報を高速に各効率的に読み出す事の出来る半導
体記憶装置に関するものである。
るものであり、更に詳しくは、メモリに記憶されている
データ情報を高速に各効率的に読み出す事の出来る半導
体記憶装置に関するものである。
【０００２】
【従来の技術】近年、不揮発性メモリー、例えばフロー
ティングゲート、コントロールゲートを持つ一括消去型
半導体記憶装置を磁気ディスク等の置き換え用途に使用
する事が著しく増加している。これは、例えば、磁気媒
体の場合には、あるまとまったデータ量（例えば２５６
バイト、５１２バイト等）の単位で読み出しや書き込み
が行われるが、この操作を半導体から構成されているメ
モリ等に置き換えて高速化を図る場合には、全アドレス
に対するランダムアクセスは、必須ではなく、あるアド
レス単位でのランダムアクセスが可能であれば良いとさ
れている。
ティングゲート、コントロールゲートを持つ一括消去型
半導体記憶装置を磁気ディスク等の置き換え用途に使用
する事が著しく増加している。これは、例えば、磁気媒
体の場合には、あるまとまったデータ量（例えば２５６
バイト、５１２バイト等）の単位で読み出しや書き込み
が行われるが、この操作を半導体から構成されているメ
モリ等に置き換えて高速化を図る場合には、全アドレス
に対するランダムアクセスは、必須ではなく、あるアド
レス単位でのランダムアクセスが可能であれば良いとさ
れている。
【０００３】又、係る単位内では、連続したアドレスを
順次にアクセス出来れば良いが、半導体記憶装置全体で
の性能向上の為には、係る順次アクセスを高速に実行す
る必要が望まれている。処で、従来の於ける、半導体を
用いてメモリを構成した半導体記憶装置等に於いては、
複数アドレス分のデータを並列的に読み出せる様に、セ
ンスアンプを１ビット当たり複数個持ち、該センスアン
プの出力をアドレスによって選択すると言う方法を採用
している。
順次にアクセス出来れば良いが、半導体記憶装置全体で
の性能向上の為には、係る順次アクセスを高速に実行す
る必要が望まれている。処で、従来の於ける、半導体を
用いてメモリを構成した半導体記憶装置等に於いては、
複数アドレス分のデータを並列的に読み出せる様に、セ
ンスアンプを１ビット当たり複数個持ち、該センスアン
プの出力をアドレスによって選択すると言う方法を採用
している。
【０００４】図３には、従来の於ける当該半導体記憶装
置１の一具体例の構成が示されている。即ち、図３に於
いては、少なくとも適宜の外部記憶回路から入力される
アドレス入力ＡＤＤを受けるアドレスバッファ２、メモ
リセル手段３、ワード線選択手段４、ビット線選択手段
５、センスアンプ６、センスアンプ選択手段７及び出力
バッファ８を含んで構成された半導体記憶装置１が示さ
れており、該アドレスバッファ手段２からは、所定の数
のデータ情報群を同時にアクセスして読み出し為の第１
のアドレス発生手段と、当該第１のアドレス発生手段に
より選択された複数のデータ情報を個別に選択する第２
のアドレス発生手段とが設けられており、該第１のアド
レス発生手段は、例えば複数本のワード線ＷＬの中から
所定のワード線を選択して、当該ワード線に沿って格納
されている複数個のデータ情報を全て読み出す様にした
もので有って、一般的には、上位アドレスと称されるも
のである。
置１の一具体例の構成が示されている。即ち、図３に於
いては、少なくとも適宜の外部記憶回路から入力される
アドレス入力ＡＤＤを受けるアドレスバッファ２、メモ
リセル手段３、ワード線選択手段４、ビット線選択手段
５、センスアンプ６、センスアンプ選択手段７及び出力
バッファ８を含んで構成された半導体記憶装置１が示さ
れており、該アドレスバッファ手段２からは、所定の数
のデータ情報群を同時にアクセスして読み出し為の第１
のアドレス発生手段と、当該第１のアドレス発生手段に
より選択された複数のデータ情報を個別に選択する第２
のアドレス発生手段とが設けられており、該第１のアド
レス発生手段は、例えば複数本のワード線ＷＬの中から
所定のワード線を選択して、当該ワード線に沿って格納
されている複数個のデータ情報を全て読み出す様にした
もので有って、一般的には、上位アドレスと称されるも
のである。
【０００５】一方、該第２のアドレス発生手段は、上記
した上位アドレスで選択された複数個のデータ情報のそ
れぞれを選択する為に、該ビット線ＢＬのそれぞれを適
宜に且つ個々に選択する為のアドレスを発生させるもの
で有って、一般的には、下位アドレスと称されるもので
ある。係る構成を有する従来の半導体記憶装置１に於い
ては、前記第１のアドレス発生手段即ち上位アドレスに
よるデータの読み出しは時間がかかり、該第２のアドレ
ス発生手段、即ち下位アドレスによるビット線選択手段
による、各ビット線ＢＬ毎の選択手段データの読み出し
操作は極めて短時間で実行されるものである。
した上位アドレスで選択された複数個のデータ情報のそ
れぞれを選択する為に、該ビット線ＢＬのそれぞれを適
宜に且つ個々に選択する為のアドレスを発生させるもの
で有って、一般的には、下位アドレスと称されるもので
ある。係る構成を有する従来の半導体記憶装置１に於い
ては、前記第１のアドレス発生手段即ち上位アドレスに
よるデータの読み出しは時間がかかり、該第２のアドレ
ス発生手段、即ち下位アドレスによるビット線選択手段
による、各ビット線ＢＬ毎の選択手段データの読み出し
操作は極めて短時間で実行されるものである。
【０００６】つまり、従来の半導体記憶装置に於いて
は、該上位アドレスによるデータ情報の選択は時間が係
るのに対して、該上位アドレスが固定された状態、つま
り上位アドレスが変化しない状態に於いては、該下位ア
ドレスによるデータ情報の選択は、ランダムに且つ高速
で行う事が可能であるが、再び上位アドレスを選択する
場合には、そのアクセス時間が長くなると言う問題が有
った。
は、該上位アドレスによるデータ情報の選択は時間が係
るのに対して、該上位アドレスが固定された状態、つま
り上位アドレスが変化しない状態に於いては、該下位ア
ドレスによるデータ情報の選択は、ランダムに且つ高速
で行う事が可能であるが、再び上位アドレスを選択する
場合には、そのアクセス時間が長くなると言う問題が有
った。
【０００７】この原因は、当該上位アドレスによって、
所定のワード線ＷＬを選択する場合に、当該ワード線Ｗ
Ｌには、多数のデータが付加されているので、当該読み
出し操作に時間がかかると同時に、当該ワード線ＷＬか
ら選択された、データ情報を、該センスアンプ６に一旦
書き込むに際して、当該センスアンプ６に対する電源投
入時から暫くの間は、その電位が安定しないので、その
間に、当該データ情報を書き込んでも正確なデータ情報
が書き込まれるか判らないので、通常は、所定の時間遅
延させ、即ちセンス待ち時間を設定し、当該センス待ち
時間経過後に、初めて当該センスアンプ６に所定のデー
タ情報を書き込むという操作が行われている。
所定のワード線ＷＬを選択する場合に、当該ワード線Ｗ
Ｌには、多数のデータが付加されているので、当該読み
出し操作に時間がかかると同時に、当該ワード線ＷＬか
ら選択された、データ情報を、該センスアンプ６に一旦
書き込むに際して、当該センスアンプ６に対する電源投
入時から暫くの間は、その電位が安定しないので、その
間に、当該データ情報を書き込んでも正確なデータ情報
が書き込まれるか判らないので、通常は、所定の時間遅
延させ、即ちセンス待ち時間を設定し、当該センス待ち
時間経過後に、初めて当該センスアンプ６に所定のデー
タ情報を書き込むという操作が行われている。
【０００８】従って、従来に於いては、図４のタイミン
グチャートに示す様に、当該上位アドレスが、アドレス
ｍのデータ情報（０，１，２，３）を所定の時間をかけ
て読み出した後、そのデータ情報を該センスアンプ７等
に書き込むに際し、Ｘと表示されている期間は、センス
待ち時間として何も操作しない時間をわざわざ設定しで
おり、当該待ち時間が経過した後に、それぞれのデータ
情報（０，１，２，３）を各センスアンプ７に書き込
み、その後該センスアンプ選択手段７によって、順次に
出力バッファ８から出力されるものである。
グチャートに示す様に、当該上位アドレスが、アドレス
ｍのデータ情報（０，１，２，３）を所定の時間をかけ
て読み出した後、そのデータ情報を該センスアンプ７等
に書き込むに際し、Ｘと表示されている期間は、センス
待ち時間として何も操作しない時間をわざわざ設定しで
おり、当該待ち時間が経過した後に、それぞれのデータ
情報（０，１，２，３）を各センスアンプ７に書き込
み、その後該センスアンプ選択手段７によって、順次に
出力バッファ８から出力されるものである。
【０００９】つまり、従来の半導体記憶装置１に於いて
は、係るセンス待ち時間が存在している為に、データの
読み出し時間が長くかかってしまうので、高速化に適合
しえないと言う問題が有った。特に、半導体記憶装置１
に於いて、内蔵している１ビット当たりのセンスアンプ
の個数よりも多い連続アドレスをアクセスする場合に、
途中でセンスアンプ動作の為の待ち時間が存在するの
で、当該データの出力を均等な時間間隔で、且つ高速で
読み出す事が不可能であると言う問題も有った。
は、係るセンス待ち時間が存在している為に、データの
読み出し時間が長くかかってしまうので、高速化に適合
しえないと言う問題が有った。特に、半導体記憶装置１
に於いて、内蔵している１ビット当たりのセンスアンプ
の個数よりも多い連続アドレスをアクセスする場合に、
途中でセンスアンプ動作の為の待ち時間が存在するの
で、当該データの出力を均等な時間間隔で、且つ高速で
読み出す事が不可能であると言う問題も有った。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、メモリセル手段に記憶さ
れている複数のデータ情報を高速に読み出す事の出来る
半導体記憶装置を提供するものであり、特に連続したア
ドレスを高速に且つ等間隔で読み出す事の出来る半導体
記憶装置を提供するものである。
した従来技術の欠点を改良し、メモリセル手段に記憶さ
れている複数のデータ情報を高速に読み出す事の出来る
半導体記憶装置を提供するものであり、特に連続したア
ドレスを高速に且つ等間隔で読み出す事の出来る半導体
記憶装置を提供するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、少なくとも、アドレスバッファ
手段、メモリセル手段、ワード線選択手段、ビット線選
択手段、出力バッファ、当該アドレスバッファ手段に接
続され、複数個のデータ情報を１グループとして、当該
グループ毎に１のアドレスを付与する第１のアドレス発
生手段、該個々のデータ情報のそれぞれに１のアドレス
を付与する第２のアドレス発生手段とを含んでいる半導
体記憶装置に於いて、更に、該第１のアドレス発生手段
に於ける一のアドレス値を用いて一つの複数個のデータ
情報群をワード線選択手段とビット線選択手段の何れか
を介して選択して読み出す第１の読出し手段、該第１の
アドレス発生手段の一のアドレスにより選択的に読出さ
れた該複数個のデータ情報群を構成する個々のデータ情
報を該第２のアドレス発生手段に於けるアドレス値を用
いて該ビット線選択手段とワード線選択手段の何れかを
介して、当該出力バッファに選択的に読出す第２の読出
し手段、当該第１のアドレス発生手段に於ける一のアド
レスにより所定の複数個のデータ情報を読み出した後
に、該第１のアドレス発生手段の一のアドレスにより読
み出された複数個のデータ情報のそれぞれが、該第２の
アドレス発生手段におけるそれぞれのアドレスにより選
択的に出力バッファに読み出される迄の間に、該第１の
アドレス発生手段に於ける他のアドレス値を用いて、第
１のアドレス発生手段に於ける当該他のアドレスに相当
する他の複数個のデータ情報群を読出しする先行読出手
段とが設けられている半導体記憶装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、少なくとも、アドレスバッファ
手段、メモリセル手段、ワード線選択手段、ビット線選
択手段、出力バッファ、当該アドレスバッファ手段に接
続され、複数個のデータ情報を１グループとして、当該
グループ毎に１のアドレスを付与する第１のアドレス発
生手段、該個々のデータ情報のそれぞれに１のアドレス
を付与する第２のアドレス発生手段とを含んでいる半導
体記憶装置に於いて、更に、該第１のアドレス発生手段
に於ける一のアドレス値を用いて一つの複数個のデータ
情報群をワード線選択手段とビット線選択手段の何れか
を介して選択して読み出す第１の読出し手段、該第１の
アドレス発生手段の一のアドレスにより選択的に読出さ
れた該複数個のデータ情報群を構成する個々のデータ情
報を該第２のアドレス発生手段に於けるアドレス値を用
いて該ビット線選択手段とワード線選択手段の何れかを
介して、当該出力バッファに選択的に読出す第２の読出
し手段、当該第１のアドレス発生手段に於ける一のアド
レスにより所定の複数個のデータ情報を読み出した後
に、該第１のアドレス発生手段の一のアドレスにより読
み出された複数個のデータ情報のそれぞれが、該第２の
アドレス発生手段におけるそれぞれのアドレスにより選
択的に出力バッファに読み出される迄の間に、該第１の
アドレス発生手段に於ける他のアドレス値を用いて、第
１のアドレス発生手段に於ける当該他のアドレスに相当
する他の複数個のデータ情報群を読出しする先行読出手
段とが設けられている半導体記憶装置である。
【００１２】
【作用】本発明に係る半導体記憶装置に於いては、上記
した様な基本的な技術構成を取っているので、従来上位
アドレスを用いて、該メモリセル手段にアクセスして、
所定のデータ情報を一旦出力バッファに出力した後、続
いて次の或いは別の上位アドレスを用いて、該メモリセ
ル手段に再度アクセスする場合に、上位アドレスを用い
て、該メモリセル手段にアクセスして、所定のデータ情
報を読み出し、一旦センスアンプに書き込み記憶させる
間に、上記した様なセンス待ち時間を設定してその間な
にも操作が行われない様に構成されているのに対し、本
発明に於いては、当該センス待ち時間を利用して、次の
或いは別の上位アドレスを用いて予め当該メモリセル手
段にアクセスして、当該アドレスに相当するデータ情報
を読み出して待機させておくものである。
した様な基本的な技術構成を取っているので、従来上位
アドレスを用いて、該メモリセル手段にアクセスして、
所定のデータ情報を一旦出力バッファに出力した後、続
いて次の或いは別の上位アドレスを用いて、該メモリセ
ル手段に再度アクセスする場合に、上位アドレスを用い
て、該メモリセル手段にアクセスして、所定のデータ情
報を読み出し、一旦センスアンプに書き込み記憶させる
間に、上記した様なセンス待ち時間を設定してその間な
にも操作が行われない様に構成されているのに対し、本
発明に於いては、当該センス待ち時間を利用して、次の
或いは別の上位アドレスを用いて予め当該メモリセル手
段にアクセスして、当該アドレスに相当するデータ情報
を読み出して待機させておくものである。
【００１３】つまり、本発明に於ける半導体記憶装置に
於いては、データアクセスに時間の係る上位アドレスに
よるデータ情報の読み出しを先行的に実行しておく事に
よって、データ情報の読み出し速度を高速化させるもの
である。
於いては、データアクセスに時間の係る上位アドレスに
よるデータ情報の読み出しを先行的に実行しておく事に
よって、データ情報の読み出し速度を高速化させるもの
である。
【００１４】
【実施例】以下に、本発明に係る半導体記憶装置の具体
例を図面を参照しながら詳細に説明する。即ち、図１
は、本発明に係る当該半導体記憶装置１の一具体例の構
成を示すブロックダイアグラムであり、図に於いては、
少なくとも、アドレスバッファ手段２、メモリセル手段
３、ワード線選択手段４、ビット線選択手段５、出力バ
ッファ８、当該アドレスバッファ手段２に接続され、複
数個のデータ情報を１グループとして、当該グループ毎
に１のアドレスを付与する第１のアドレス発生手段２
１、該個々のデータ情報のそれぞれに１のアドレスを付
与する第２のアドレス発生手段２２とを含んでいる半導
体記憶装置１に於いて、更に、該第１のアドレス発生手
段２１に於ける一のアドレス値を用いて一つの複数個の
データ情報群をワード線選択手段４とビット線選択手段
５の何れかを介して選択して読み出す第１の読出し手段
１４、該第１のアドレス発生手段からの一のアドレスに
より選択的に読出された該複数個のデータ情報群を構成
する個々のデータ情報を該第２のアドレス発生手段２２
に於けるアドレス値を用いて該ビット線選択手段５とワ
ード線選択手段４の何れかを介して、当該出力バッファ
８に選択的に読出す第２の読出し手段７、当該第１のア
ドレス発生手段からの一のアドレスにより所定の複数個
のデータ情報を読み出した後に、該第１のアドレス発生
手段からの一のアドレスにより読み出された複数個のデ
ータ情報のそれぞれが、該第２のアドレス発生手段にお
けるそれぞれのアドレスにより選択的に出力バッファ８
に読み出されている間に、該第１のアドレス発生手段に
於ける他のアドレス値を用いて、第１のアドレス発生手
段に於ける当該他のアドレスに相当する他の複数個のデ
ータ情報群を読出しする先行読出手段１０とが設けられ
ている半導体記憶装置１が示されている。
例を図面を参照しながら詳細に説明する。即ち、図１
は、本発明に係る当該半導体記憶装置１の一具体例の構
成を示すブロックダイアグラムであり、図に於いては、
少なくとも、アドレスバッファ手段２、メモリセル手段
３、ワード線選択手段４、ビット線選択手段５、出力バ
ッファ８、当該アドレスバッファ手段２に接続され、複
数個のデータ情報を１グループとして、当該グループ毎
に１のアドレスを付与する第１のアドレス発生手段２
１、該個々のデータ情報のそれぞれに１のアドレスを付
与する第２のアドレス発生手段２２とを含んでいる半導
体記憶装置１に於いて、更に、該第１のアドレス発生手
段２１に於ける一のアドレス値を用いて一つの複数個の
データ情報群をワード線選択手段４とビット線選択手段
５の何れかを介して選択して読み出す第１の読出し手段
１４、該第１のアドレス発生手段からの一のアドレスに
より選択的に読出された該複数個のデータ情報群を構成
する個々のデータ情報を該第２のアドレス発生手段２２
に於けるアドレス値を用いて該ビット線選択手段５とワ
ード線選択手段４の何れかを介して、当該出力バッファ
８に選択的に読出す第２の読出し手段７、当該第１のア
ドレス発生手段からの一のアドレスにより所定の複数個
のデータ情報を読み出した後に、該第１のアドレス発生
手段からの一のアドレスにより読み出された複数個のデ
ータ情報のそれぞれが、該第２のアドレス発生手段にお
けるそれぞれのアドレスにより選択的に出力バッファ８
に読み出されている間に、該第１のアドレス発生手段に
於ける他のアドレス値を用いて、第１のアドレス発生手
段に於ける当該他のアドレスに相当する他の複数個のデ
ータ情報群を読出しする先行読出手段１０とが設けられ
ている半導体記憶装置１が示されている。
【００１５】即ち、本発明に係る当該半導体記憶装置１
の構成は、基本的には、図３に示されている従来の半導
体記憶装置１の構成と略同一であるが、異なる点は、上
記した様に、センス待ち時間を利用して、次の或いは別
の上位アドレスを用いて予め当該メモリセル手段にアク
セスして、当該アドレスに相当するデータ情報を読み出
して待機させておく先行読出手段１０を設けたものであ
る。
の構成は、基本的には、図３に示されている従来の半導
体記憶装置１の構成と略同一であるが、異なる点は、上
記した様に、センス待ち時間を利用して、次の或いは別
の上位アドレスを用いて予め当該メモリセル手段にアク
セスして、当該アドレスに相当するデータ情報を読み出
して待機させておく先行読出手段１０を設けたものであ
る。
【００１６】本発明に於いて使用される当該第１のアド
レス発生手段２１は、例えば、ワード線ＷＬを選択する
為のアドレスを発生するものであって、複数個の異なる
データ情報群を１グループとして一つのアドレスを付与
したものであるので、従来に於ける上位アドレスの概念
に相当するものでもある。又、本発明に於いて使用され
ている当該第２のアドレス発生手段２２は、ビット線Ｂ
Ｌ選択の為のアドレスを発生するものであって、前記第
１のアドレス発生手段２１により選択された複数個のデ
ータ情報からなる一群のデータ情報の各々に対してアク
セスするアドレスを発生させるものであるから、従来に
於ける下位アドレスの概念に相当するものでもある。
レス発生手段２１は、例えば、ワード線ＷＬを選択する
為のアドレスを発生するものであって、複数個の異なる
データ情報群を１グループとして一つのアドレスを付与
したものであるので、従来に於ける上位アドレスの概念
に相当するものでもある。又、本発明に於いて使用され
ている当該第２のアドレス発生手段２２は、ビット線Ｂ
Ｌ選択の為のアドレスを発生するものであって、前記第
１のアドレス発生手段２１により選択された複数個のデ
ータ情報からなる一群のデータ情報の各々に対してアク
セスするアドレスを発生させるものであるから、従来に
於ける下位アドレスの概念に相当するものでもある。
【００１７】本発明に係る当該第１の読出し手段１４
は、センスアンプ６を含んでいるもので有っても良く
又、センスアンプ６とラッチ回路９とから構成されてい
るもので有っても良い。一方、本発明に於いて使用され
る該第２の読出し手段７は、センスアンプ選択手段７を
含んでいるもので有っても良い。
は、センスアンプ６を含んでいるもので有っても良く
又、センスアンプ６とラッチ回路９とから構成されてい
るもので有っても良い。一方、本発明に於いて使用され
る該第２の読出し手段７は、センスアンプ選択手段７を
含んでいるもので有っても良い。
【００１８】次に、本発明に於いて特徴的な構成の一つ
である、該先行読出し手段１０は、当該アドレスバッフ
ァ手段２に設けられた該第１のアドレス発生手段２１か
らのアドレス情報が入力される入力部１６を有し、且つ
所定の制御信号に基づいて、既に記憶されているアドレ
ス情報を変更する手段１７、例えば適宜のカウンタ回路
を有する内部アドレス発生手段１１、該内部アドレス発
生手段１１のアドレス情報と該第１のアドレス発生手段
２１からのアドレス情報とを比較する比較手段１２とを
有しているものである。
である、該先行読出し手段１０は、当該アドレスバッフ
ァ手段２に設けられた該第１のアドレス発生手段２１か
らのアドレス情報が入力される入力部１６を有し、且つ
所定の制御信号に基づいて、既に記憶されているアドレ
ス情報を変更する手段１７、例えば適宜のカウンタ回路
を有する内部アドレス発生手段１１、該内部アドレス発
生手段１１のアドレス情報と該第１のアドレス発生手段
２１からのアドレス情報とを比較する比較手段１２とを
有しているものである。
【００１９】又、本発明に於ける当該比較手段１２は、
前記両アドレス情報が一致した場合に、当該第１の読出
し手段１４により、当該アドレス情報に対応する複数個
のデータ情報群を該メモリセル手段３から先行的に読み
出す為の信号を出力するものであり、更に、当該比較手
段１２は、前記両アドレス情報が一致した場合に、当該
内部アドレス発生手段１１に対して該所定の制御信号を
発生し、当該内部アドレス発生回路１１に設けられた、
該アドレス情報を変更する手段である適宜のカウンタ回
路のカウンタ値を変更させ、内部アドレス発生手段１１
のアドレスを変更するものである。
前記両アドレス情報が一致した場合に、当該第１の読出
し手段１４により、当該アドレス情報に対応する複数個
のデータ情報群を該メモリセル手段３から先行的に読み
出す為の信号を出力するものであり、更に、当該比較手
段１２は、前記両アドレス情報が一致した場合に、当該
内部アドレス発生手段１１に対して該所定の制御信号を
発生し、当該内部アドレス発生回路１１に設けられた、
該アドレス情報を変更する手段である適宜のカウンタ回
路のカウンタ値を変更させ、内部アドレス発生手段１１
のアドレスを変更するものである。
【００２０】本発明に於ける当該カウンタの値を変化さ
せて、該内部アドレス発生手段１１内のアドレスを変化
させる場合には、連続的に当該アドレスが増加若しくは
減少する様に変化させるもので有っても良く、又ランダ
ムに変化させるもので有っても良い。一方、本発明に用
いられている該先行読出し手段１０には、該内部アドレ
ス発生手段１１、該比較手段１２の動作をそれぞれ関連
的に制御するタイミング制御手段１３が設けられている
事が望ましい。
せて、該内部アドレス発生手段１１内のアドレスを変化
させる場合には、連続的に当該アドレスが増加若しくは
減少する様に変化させるもので有っても良く、又ランダ
ムに変化させるもので有っても良い。一方、本発明に用
いられている該先行読出し手段１０には、該内部アドレ
ス発生手段１１、該比較手段１２の動作をそれぞれ関連
的に制御するタイミング制御手段１３が設けられている
事が望ましい。
【００２１】当該タイミング制御手段１３は、その他、
前記した第１の読出し手段１４を構成する該センスアン
プ６、該ラッチ回路９及び、第２の読出し手段を構成す
る該センスアンプ選択手段７のそれぞれの動作のタイミ
ングをも制御するものである。尚、該タイミング制御手
段１３は、前記第１のアドレス発生手段２１のアドレス
が変化したか否かを判断して、当該アドレスの変化が有
った場合に所定の検出信号ＡＴＤを出力するアドレスト
ランジッション検出回路（図示せず）の制御も受けるも
のである。
前記した第１の読出し手段１４を構成する該センスアン
プ６、該ラッチ回路９及び、第２の読出し手段を構成す
る該センスアンプ選択手段７のそれぞれの動作のタイミ
ングをも制御するものである。尚、該タイミング制御手
段１３は、前記第１のアドレス発生手段２１のアドレス
が変化したか否かを判断して、当該アドレスの変化が有
った場合に所定の検出信号ＡＴＤを出力するアドレスト
ランジッション検出回路（図示せず）の制御も受けるも
のである。
【００２２】本発明に於ける当該先行読出し手段１０に
於いては、先ず、該内部アドレス発生手段１１に於ける
該一のアドレスに基づいて、当該第１の読出し手段１４
によって読み出された特定の複数個のデータ情報群を、
該第１の読出し手段に於ける該センスアンプ６に読み出
す操作を実行する迄の予め定められた所定の遅延時間を
利用して、当該１のアドレスとは異なる別のアドレスに
先行的にアクセスする様に構成されているものである。
於いては、先ず、該内部アドレス発生手段１１に於ける
該一のアドレスに基づいて、当該第１の読出し手段１４
によって読み出された特定の複数個のデータ情報群を、
該第１の読出し手段に於ける該センスアンプ６に読み出
す操作を実行する迄の予め定められた所定の遅延時間を
利用して、当該１のアドレスとは異なる別のアドレスに
先行的にアクセスする様に構成されているものである。
【００２３】更に、本発明に於いては、当該所定の遅延
時間が経過した時点で、当該センスアンプ６に格納され
ている、当該複数個のデータ情報群を、該ラッチ回路９
にラッチする為のラッチ信号が、前記タイミング制御手
段１３から出力されると同時に、前記タイミング制御手
段１３は当該内部アドレス発生回路１１のカウント値を
変更するものである。
時間が経過した時点で、当該センスアンプ６に格納され
ている、当該複数個のデータ情報群を、該ラッチ回路９
にラッチする為のラッチ信号が、前記タイミング制御手
段１３から出力されると同時に、前記タイミング制御手
段１３は当該内部アドレス発生回路１１のカウント値を
変更するものである。
【００２４】即ち、本発明に於いては、上記従来の問題
点を解決する為に、データの出力中に、次の上位アドレ
スのアクセスが済んでしまう様に構成されているもので
あり、具体的には、該第１のアドレス発生手段２１のア
ドレスの変化を検出する回路を別途設けておき、当該ア
ドレスの変化が検知された場合には、適宜の加算信号に
より当該アドレス値をカウンタ又は加算回路によって加
算して、当該加算されたアドレスと外部から入力された
アドレスとを比較する回路、センスアンプの出力をラッ
チするラッチ回路、及び所定のタイミングを用いて、こ
れらの回路の制御信号を発生させる回路を有し、該第１
のアドレス発生手段２１が変化した場合には、事前に加
算して得たアドレスと比較して一致していればアクセス
していたデータをラッチして出力するものである。
点を解決する為に、データの出力中に、次の上位アドレ
スのアクセスが済んでしまう様に構成されているもので
あり、具体的には、該第１のアドレス発生手段２１のア
ドレスの変化を検出する回路を別途設けておき、当該ア
ドレスの変化が検知された場合には、適宜の加算信号に
より当該アドレス値をカウンタ又は加算回路によって加
算して、当該加算されたアドレスと外部から入力された
アドレスとを比較する回路、センスアンプの出力をラッ
チするラッチ回路、及び所定のタイミングを用いて、こ
れらの回路の制御信号を発生させる回路を有し、該第１
のアドレス発生手段２１が変化した場合には、事前に加
算して得たアドレスと比較して一致していればアクセス
していたデータをラッチして出力するものである。
【００２５】その後、当該内部アドレス発生手段１１の
アドレスを更に加算して次のアクセスを開始すると言う
動作を繰り返す事によって、連続した又はランダムなア
ドレスに対して高速にアクセスする事が可能となるので
ある。本発明に於いては、上記した様な構成を採用して
いるので、内部で同時平行的に読み出せるアドレスの数
に係わりなく、連続したアドレスを高速に読み出す効果
を奏するものであり、多数のセンスアンプをチップ内に
内蔵する必要がなく、従ってチップ面積を小さく出来、
ビット当たりのコストを低減させると言う効果もある。
アドレスを更に加算して次のアクセスを開始すると言う
動作を繰り返す事によって、連続した又はランダムなア
ドレスに対して高速にアクセスする事が可能となるので
ある。本発明に於いては、上記した様な構成を採用して
いるので、内部で同時平行的に読み出せるアドレスの数
に係わりなく、連続したアドレスを高速に読み出す効果
を奏するものであり、多数のセンスアンプをチップ内に
内蔵する必要がなく、従ってチップ面積を小さく出来、
ビット当たりのコストを低減させると言う効果もある。
【００２６】以下に本発明に係る半導体記憶装置１の動
作手順に付いて図２に示されるタイミングチャートと図
５〜図１１を参照しながら説明する。図５は、本発明に
於ける半導体記憶装置の初期の状態を示す回路図であ
り、この段階では、第１のアドレス発生手段２１からは
アドレスｍが該比較手段１２と該内部アドレス発生手段
１１とに供給される。
作手順に付いて図２に示されるタイミングチャートと図
５〜図１１を参照しながら説明する。図５は、本発明に
於ける半導体記憶装置の初期の状態を示す回路図であ
り、この段階では、第１のアドレス発生手段２１からは
アドレスｍが該比較手段１２と該内部アドレス発生手段
１１とに供給される。
【００２７】該比較手段１２には、該内部アドレス発生
手段１１から、内部アドレス値が来ていないので、当該
比較手段１２は不一致の信号を出力する。図５に於いて
は、当該比較手段１２が不一致の信号を出力した状態が
示されている。図２のタイミングチャートを参照する
と、先ず第１のアドレス発生手段２１のアドレスが時刻
Ｔ１でｍに変化し、それによって、アドレス変化検出信
号ＡＴＤが出力され該比較手段１２が駆動されると同時
に、時刻ｔ１に於いて、ＬＯＡＤ信号が出力され、時刻
ｔ２に於いて、外部アドレスである第１のアドレス発生
手段２１のアドレスｍが、４１に示す様に、当該内部ア
ドレス発生手段１１に入力される。
手段１１から、内部アドレス値が来ていないので、当該
比較手段１２は不一致の信号を出力する。図５に於いて
は、当該比較手段１２が不一致の信号を出力した状態が
示されている。図２のタイミングチャートを参照する
と、先ず第１のアドレス発生手段２１のアドレスが時刻
Ｔ１でｍに変化し、それによって、アドレス変化検出信
号ＡＴＤが出力され該比較手段１２が駆動されると同時
に、時刻ｔ１に於いて、ＬＯＡＤ信号が出力され、時刻
ｔ２に於いて、外部アドレスである第１のアドレス発生
手段２１のアドレスｍが、４１に示す様に、当該内部ア
ドレス発生手段１１に入力される。
【００２８】従って、図６を参照する事により、該アド
レスｍに於いては、ワード線ｍが選択され、当該ワード
線ｍに含まれるデータ情報０〜３が読み出される事にな
る。それと同時に時刻ｔ３に於いて、前記した様に、セ
ンス待ち時間Ｓ１が有効になりその間、アドレスにより
選択されたデータ情報の処理が一時的に中断される。
レスｍに於いては、ワード線ｍが選択され、当該ワード
線ｍに含まれるデータ情報０〜３が読み出される事にな
る。それと同時に時刻ｔ３に於いて、前記した様に、セ
ンス待ち時間Ｓ１が有効になりその間、アドレスにより
選択されたデータ情報の処理が一時的に中断される。
【００２９】尚、図中５０のアクセスは、前段に於ける
データのアクセスするタイミングを示しているが、この
例では、スタートしたばかりであるので、該５０の位置
では何も処理されていない。次に、時刻ｔ４で、該セン
ス待ち時間Ｓ１が終了する直前に、５１で示される様
に、当該アドレスｍで読み出された各データ情報０から
３がセンスアンプ６から読み出され，時刻ｔ５に於いて
センス待ち時間Ｓ１が終了すると時刻ｔ６に於いてラッ
チ信号Ｒ１が出力され、６１に示す様に、当該センスア
ンプ６に格納されている各データ情報０〜３が該ラッチ
回路９に記憶される。
データのアクセスするタイミングを示しているが、この
例では、スタートしたばかりであるので、該５０の位置
では何も処理されていない。次に、時刻ｔ４で、該セン
ス待ち時間Ｓ１が終了する直前に、５１で示される様
に、当該アドレスｍで読み出された各データ情報０から
３がセンスアンプ６から読み出され，時刻ｔ５に於いて
センス待ち時間Ｓ１が終了すると時刻ｔ６に於いてラッ
チ信号Ｒ１が出力され、６１に示す様に、当該センスア
ンプ６に格納されている各データ情報０〜３が該ラッチ
回路９に記憶される。
【００３０】係るＬＯＡＤ信号、ＡＴＤ信号、センス待
ち時間Ｓ及びラッチ信号等は、前記したタイミング制御
手段１３を介して出力される様にしても良い。上記した
手順までの結果が図７に示されている。次に、該ラッチ
信号Ｒの出力に応答して時刻ｔ７で、加算信号Ａ１が出
力されるので、これによって、時刻ｔ８に於いて４２に
示す様に該内部アドレス発生手段１１のアドレスが、例
えば１だけ歩進されてｍ＋１となる。
ち時間Ｓ及びラッチ信号等は、前記したタイミング制御
手段１３を介して出力される様にしても良い。上記した
手順までの結果が図７に示されている。次に、該ラッチ
信号Ｒの出力に応答して時刻ｔ７で、加算信号Ａ１が出
力されるので、これによって、時刻ｔ８に於いて４２に
示す様に該内部アドレス発生手段１１のアドレスが、例
えば１だけ歩進されてｍ＋１となる。
【００３１】従って、図８を参照する事により、該アド
レスｍ＋１に於いては、ワード線ｍ＋１が選択され、当
該ワード線ｍ＋１に含まれるデータ情報４〜７が読み出
される事になる。尚、この間に、該ラッチ回路９にラッ
チされた各データ情報０〜３は、該第２のアドレス発生
手段２２のアドレスに従って、７１に示す様に、ランダ
ムに又は連続的にセンスアンプ選択手段７を介して出力
バッファ８に出力される。
レスｍ＋１に於いては、ワード線ｍ＋１が選択され、当
該ワード線ｍ＋１に含まれるデータ情報４〜７が読み出
される事になる。尚、この間に、該ラッチ回路９にラッ
チされた各データ情報０〜３は、該第２のアドレス発生
手段２２のアドレスに従って、７１に示す様に、ランダ
ムに又は連続的にセンスアンプ選択手段７を介して出力
バッファ８に出力される。
【００３２】以上の関係を図８に示してある。次に、時
刻ｔ９に於いて再びセンス待ち時間Ｓ２が有効になる
が、その間時刻ｔ１０から時刻ｔ１１の間、即ち図示の
５２の期間中当該内部アドレス発生手段１１は、該メモ
リセル手段３に該アドレスｍ＋１でアクセスして、それ
に対応するデータ情報４〜７を読み出しておく。
刻ｔ９に於いて再びセンス待ち時間Ｓ２が有効になる
が、その間時刻ｔ１０から時刻ｔ１１の間、即ち図示の
５２の期間中当該内部アドレス発生手段１１は、該メモ
リセル手段３に該アドレスｍ＋１でアクセスして、それ
に対応するデータ情報４〜７を読み出しておく。
【００３３】時刻ｔ１１後に当該アクセスしたデータ情
報を図示の５３で示す様に当該アドレスｍ＋１で読み出
された各データ情報４から７がセンスアンプ６から読み
出される。その後、時刻ｔ１２でセンス待ち時間Ｓ２が
タイムアップした後に、時刻Ｔ２で外部の第１のアドレ
ス発生手段２１のアドレスが変化して例えばｍ＋１とな
った場合、アドレス変化検出手段からアドレス変化信号
ＡＴＤが時刻ｔ１３で出力されると、此れに同期して当
該比較手段１２に於いて比較演算が実行される。
報を図示の５３で示す様に当該アドレスｍ＋１で読み出
された各データ情報４から７がセンスアンプ６から読み
出される。その後、時刻ｔ１２でセンス待ち時間Ｓ２が
タイムアップした後に、時刻Ｔ２で外部の第１のアドレ
ス発生手段２１のアドレスが変化して例えばｍ＋１とな
った場合、アドレス変化検出手段からアドレス変化信号
ＡＴＤが時刻ｔ１３で出力されると、此れに同期して当
該比較手段１２に於いて比較演算が実行される。
【００３４】この状態では、既に当該内部アドレス発生
手段１１からアドレスｍ＋１が当該比較手段１２に入力
されているので、外部アドレスである第１のアドレス発
生手段２１から入力された次のアドレスｍ＋１とが一致
するので、当該比較手段１２は一致信号ＩＣを出力す
る。係る一致信号ＩＣに応答して、時刻ｔ１４に於いて
ラッチ信号Ｒ２が出力され、６２に示す様に、当該セン
スアンプ６に格納されている各データ情報４〜７が該ラ
ッチ回路９に記憶される。
手段１１からアドレスｍ＋１が当該比較手段１２に入力
されているので、外部アドレスである第１のアドレス発
生手段２１から入力された次のアドレスｍ＋１とが一致
するので、当該比較手段１２は一致信号ＩＣを出力す
る。係る一致信号ＩＣに応答して、時刻ｔ１４に於いて
ラッチ信号Ｒ２が出力され、６２に示す様に、当該セン
スアンプ６に格納されている各データ情報４〜７が該ラ
ッチ回路９に記憶される。
【００３５】以上の状態は、図９に示されている。その
後、 該ラッチ信号Ｒ２の出力に応答して時刻ｔ１５
で、加算信号Ａ２が出力されるので、これによって、時
刻ｔ１６に於いて図３の４３に示す様に該内部アドレス
発生手段１１のアドレスが、例えば１だけ歩進されてｍ
＋２となる。従って、図１０に示される様に、該アドレ
スｍ＋２に於いては、ワード線ｍ＋２が選択され、当該
ワード線ｍ＋２に含まれるデータ情報８〜１１が読み出
される事になる。
後、 該ラッチ信号Ｒ２の出力に応答して時刻ｔ１５
で、加算信号Ａ２が出力されるので、これによって、時
刻ｔ１６に於いて図３の４３に示す様に該内部アドレス
発生手段１１のアドレスが、例えば１だけ歩進されてｍ
＋２となる。従って、図１０に示される様に、該アドレ
スｍ＋２に於いては、ワード線ｍ＋２が選択され、当該
ワード線ｍ＋２に含まれるデータ情報８〜１１が読み出
される事になる。
【００３６】即ち、当該内部アドレス発生手段１１によ
り先行的なアクセス操作が開始されるのである。尚、こ
の間に、該ラッチ回路９にラッチされた各データ情報３
〜７は、該第２のアドレス発生手段２２のアドレスに従
って、７２に示す様に、ランダムに又は連続的にセンス
アンプ選択手段７を介して出力バッファ８に出力され
る。
り先行的なアクセス操作が開始されるのである。尚、こ
の間に、該ラッチ回路９にラッチされた各データ情報３
〜７は、該第２のアドレス発生手段２２のアドレスに従
って、７２に示す様に、ランダムに又は連続的にセンス
アンプ選択手段７を介して出力バッファ８に出力され
る。
【００３７】以上の関係を図１０に示してある。次に、
時刻ｔ１７に於いて再びセンス待ち時間Ｓ３が有効にな
るが、その間時刻ｔ１８から時刻ｔ１９の間、即ち図示
の５４の期間中当該内部アドレス発生手段１１は、該メ
モリセル手段３に該アドレスｍ＋２でアクセスして、そ
れに対応するデータ情報８〜１１を読み出しておく。
時刻ｔ１７に於いて再びセンス待ち時間Ｓ３が有効にな
るが、その間時刻ｔ１８から時刻ｔ１９の間、即ち図示
の５４の期間中当該内部アドレス発生手段１１は、該メ
モリセル手段３に該アドレスｍ＋２でアクセスして、そ
れに対応するデータ情報８〜１１を読み出しておく。
【００３８】時刻ｔ１９後で当該センス待ち時間Ｓ３の
終了直前の時刻ｔに当該アクセスしたデータ情報を図示
の５５で示す様に当該アドレスｍ＋２で読み出された各
データ情報８から１１がセンスアンプ６から読み出され
る。その後、時刻ｔ２０でセンス待ち時間Ｓ３がタイム
アップした後に、時刻Ｔ３で外部の第１のアドレス発生
手段２１のアドレスが変化して例えばｍ＋２となった場
合、アドレス変化検出手段からアドレス変化信号ＡＴＤ
が時刻ｔ２１で出力されると、此れに同期して当該比較
手段１２に於いて比較演算が実行される。
終了直前の時刻ｔに当該アクセスしたデータ情報を図示
の５５で示す様に当該アドレスｍ＋２で読み出された各
データ情報８から１１がセンスアンプ６から読み出され
る。その後、時刻ｔ２０でセンス待ち時間Ｓ３がタイム
アップした後に、時刻Ｔ３で外部の第１のアドレス発生
手段２１のアドレスが変化して例えばｍ＋２となった場
合、アドレス変化検出手段からアドレス変化信号ＡＴＤ
が時刻ｔ２１で出力されると、此れに同期して当該比較
手段１２に於いて比較演算が実行される。
【００３９】この状態では、既に当該内部アドレス発生
手段１１からアドレスｍ＋２が当該比較手段１２に入力
されているので、外部アドレスである第１のアドレス発
生手段２１から入力された次のアドレスｍ＋２とが一致
するので、当該比較手段１２は一致信号ＩＣを出力す
る。係る一致信号ＩＣに応答して、時刻ｔ２３に於いて
ラッチ信号Ｒ３が出力され、６３に示す様に、当該セン
スアンプ６に格納されている各データ情報８〜１１が該
ラッチ回路９に記憶される。
手段１１からアドレスｍ＋２が当該比較手段１２に入力
されているので、外部アドレスである第１のアドレス発
生手段２１から入力された次のアドレスｍ＋２とが一致
するので、当該比較手段１２は一致信号ＩＣを出力す
る。係る一致信号ＩＣに応答して、時刻ｔ２３に於いて
ラッチ信号Ｒ３が出力され、６３に示す様に、当該セン
スアンプ６に格納されている各データ情報８〜１１が該
ラッチ回路９に記憶される。
【００４０】以上の状態は、図１１に示されている。そ
の後、 該ラッチ信号Ｒ３の出力に応答して時刻ｔ２４
で、加算信号Ａ３が出力されるので、これによって、時
刻ｔ２５に於いて図３の４４に示す様に該内部アドレス
発生手段１１のアドレスが、例えば１だけ歩進されてｍ
＋３となり、上記と同様の方法で該アドレスｍ＋３に相
当する該ワード線ｍ＋３に含まれるデータ情報１２〜１
５が読み出され当該内部アドレス発生手段１１により先
行的なアクセス操作が開始されるのである。
の後、 該ラッチ信号Ｒ３の出力に応答して時刻ｔ２４
で、加算信号Ａ３が出力されるので、これによって、時
刻ｔ２５に於いて図３の４４に示す様に該内部アドレス
発生手段１１のアドレスが、例えば１だけ歩進されてｍ
＋３となり、上記と同様の方法で該アドレスｍ＋３に相
当する該ワード線ｍ＋３に含まれるデータ情報１２〜１
５が読み出され当該内部アドレス発生手段１１により先
行的なアクセス操作が開始されるのである。
【００４１】尚、この間に、該ラッチ回路９にラッチさ
れた各データ情報８〜１１は、該第２のアドレス発生手
段２２のアドレスに従って、７３に示す様に、ランダム
に又は連続的にセンスアンプ選択手段７を介して出力バ
ッファ８に出力される。以上の関係を図１１に示してあ
る。以下上記の各工程が繰り返される事になる。
れた各データ情報８〜１１は、該第２のアドレス発生手
段２２のアドレスに従って、７３に示す様に、ランダム
に又は連続的にセンスアンプ選択手段７を介して出力バ
ッファ８に出力される。以上の関係を図１１に示してあ
る。以下上記の各工程が繰り返される事になる。
【００４２】
【発明の効果】本発明に於いては、当該センス待ち時間
を利用して、次の或いは別の上位アドレスを用いて予め
当該メモリセル手段にアクセスして、当該アドレスに相
当するデータ情報を読み出して待機させておくものであ
る。つまり、本発明に於ける半導体記憶装置に於いて
は、データアクセスに時間の係る上位アドレスによるデ
ータ情報の読み出しを先行的に実行しておく事によっ
て、データ情報の読み出し速度を高速化させるものであ
る。
を利用して、次の或いは別の上位アドレスを用いて予め
当該メモリセル手段にアクセスして、当該アドレスに相
当するデータ情報を読み出して待機させておくものであ
る。つまり、本発明に於ける半導体記憶装置に於いて
は、データアクセスに時間の係る上位アドレスによるデ
ータ情報の読み出しを先行的に実行しておく事によっ
て、データ情報の読み出し速度を高速化させるものであ
る。
【００４３】尚、本発明に於いては、上記した様な構成
を採用しているので、内部で同時平行的に読み出せるア
ドレスの数に係わりなく、連続したアドレスを高速に読
み出す効果を奏するものであり、多数のセンスアンプを
チップ内部に内蔵する必要ようがなく、従ってチップ面
積を小さく出来、ビット当たりのコストを低減させると
言う効果もある。
を採用しているので、内部で同時平行的に読み出せるア
ドレスの数に係わりなく、連続したアドレスを高速に読
み出す効果を奏するものであり、多数のセンスアンプを
チップ内部に内蔵する必要ようがなく、従ってチップ面
積を小さく出来、ビット当たりのコストを低減させると
言う効果もある。
【図１】図１は、本発明に係る半導体記憶装置の一具体
例の構成を示すブロックダイアグラムである。
例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体記憶装置を使用し
た場合のタイミングチャートである。
た場合のタイミングチャートである。
【図３】図３は、従来に於ける半導体記憶装置の構成例
を説明するブロックダイアグラムである。
を説明するブロックダイアグラムである。
【図４】図４は、従来に於ける半導体記憶装置を使用し
た場合のタイミングチャートである。
た場合のタイミングチャートである。
【図５】図５は、本発明に係る半導体記憶装置における
操作手順を説明するブロックダイアグラムである。
操作手順を説明するブロックダイアグラムである。
【図６】図６は、本発明に係る半導体記憶装置における
操作手順を説明するブロックダイアグラムである。
操作手順を説明するブロックダイアグラムである。
【図７】図７は、本発明に係る半導体記憶装置における
操作手順を説明するブロックダイアグラムである。
操作手順を説明するブロックダイアグラムである。
【図８】図８は、本発明に係る半導体記憶装置における
操作手順を説明するブロックダイアグラムである。
操作手順を説明するブロックダイアグラムである。
【図９】図９は、本発明に係る半導体記憶装置における
操作手順を説明するブロックダイアグラムである。
操作手順を説明するブロックダイアグラムである。
【図１０】図１０は、本発明に係る半導体記憶装置にお
ける操作手順を説明するブロックダイアグラムである。
ける操作手順を説明するブロックダイアグラムである。
【図１１】図１１は、本発明に係る半導体記憶装置にお
ける操作手順を説明するブロックダイアグラムである。
ける操作手順を説明するブロックダイアグラムである。
１…半導体記憶装置 ２…アドレスバッファ手段 ３…メモリセル手段 ４…ワード線選択手段 ５…ビット線選択手段 ６…センスアンプ ７…センスアンプ選択手段、第２のアドレス発生手段 ８…出力バッファ ９…ラッチ回路 １０…先行読出手段 １１…内部アドレス発生手段 １２…比較手段 １３…タイミング制御手段 １４…第１の読出し手段 １６…外部アドレス入力部 １７…内部アドレス値変更手段 ２１…第１のアドレス発生手段 ２２…第２のアドレス発生手段
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401
Claims (11)
- 【請求項１】 少なくとも、アドレスバッファ手段、メ
モリセル手段、ワード線選択手段、ビット線選択手段、
出力バッファ、当該アドレスバッファ手段に接続され、
複数個のデータ情報を１グループとして、当該グループ
毎に１のアドレスを付与する第１のアドレス発生手段、
該個々のデータ情報のそれぞれに１のアドレスを付与す
る第２のアドレス発生手段とを含んでいる半導体記憶装
置に於いて、更に、該第１のアドレス発生手段に於ける
一のアドレス値を用いて一つの複数個のデータ情報群を
ワード線選択手段とビット線選択手段の何れかを介して
選択して読み出す第１の読出し手段、該第１のアドレス
発生手段の一のアドレスにより選択的に読出された該複
数個のデータ情報群を構成する個々のデータ情報を該第
２のアドレス発生手段に於けるアドレス値を用いて該ビ
ット線選択手段とワード線選択手段の何れかを介して、
当該出力バッファに選択的に読出す第２の読出し手段、
当該第１のアドレス発生手段に於ける一のアドレスによ
り所定の複数個のデータ情報を読み出した後に、該第１
のアドレス発生手段の一のアドレスにより読み出された
複数個のデータ情報のそれぞれが、該第２のアドレス発
生手段におけるそれぞれのアドレスにより選択的に出力
バッファに読み出され迄の間に、該第１のアドレス発生
手段に於ける他のアドレス値を用いて、第１のアドレス
群に於ける当該他のアドレスに相当する他の複数個のデ
ータ情報群を読出しする先行読出手段とが設けられてい
る事を特徴とする半導体記憶装置。 - 【請求項２】 当該第１のアドレス発生手段は、ワード
線選択の為のアドレスを発生するものである事を特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 当該第２のアドレス発生手段は、ビット
線選択の為のアドレスを発生するものである事を特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】 該第１の読出し手段は、センスアンプ、
若しくはセンスアンプとラッチ回路を含んでいる事を特
徴とする請求の範囲第１項記載の半導体記憶装置。 - 【請求項５】 該第２の読出し手段は、センスアンプ選
択手段を含んでいる事を特徴とする請求の範囲第１項記
載の半導体記憶装置。 - 【請求項６】 該先行読出手段は、当該アドレスバッフ
ァ手段に設けられた該第１のアドレス発生手段からのア
ドレス情報が入力される入力部を有し、且つ所定の制御
信号に基づいて、既に記憶されているアドレス情報を変
更する手段を有する内部アドレス発生手段、該内部アド
レス発生手段のアドレス情報と該第１のアドレス発生手
段からのアドレス情報とを比較する比較手段とを有して
いる事を特徴とする請求項１乃至５の何れかに記載の半
導体記憶装置。 - 【請求項７】 当該比較手段は、前記両アドレス情報が
一致した場合に、当該第１の読出し手段により、当該ア
ドレス情報に対応する複数個のデータ情報群を先行的に
読み出す為の信号を出力するものである事を特徴とする
請求項６記載の半導体記憶装置。 - 【請求項８】 当該比較手段は、前記両アドレス情報が
一致した場合に、当該内部アドレス発生手段に対して該
所定の制御信号を発生し、当該内部アドレス発生回路の
アドレスを変更するものである事を特徴とする請求項６
記載の半導体記憶装置。 - 【請求項９】 当該内部アドレス発生手段に記憶されて
いるアドレス情報を変更する手段は、カウンタである事
を特徴とする請求項６記載の半導体記憶装置。 - 【請求項１０】 当該先行読出し手段は、該内部アドレ
ス発生手段に於ける一のアドレスに基づいて、当該第１
の読出し手段によって読み出された特定の複数個のデー
タ情報群を、該第１の読出し手段に於ける該センスアン
プに読み出す操作を実行する迄の予め定められた所定の
遅延時間を利用して、当該１のアドレスとは異なる他の
アドレスにアクセスする様に構成されている事を特徴と
する請求項１記載の半導体記憶装置。 - 【請求項１１】 当該所定の遅延時間が経過した時点
で、当該センスアンプに格納されている、当該複数個の
データ情報群を、該ラッチ回路にラッチする為のラッチ
信号が、前記タイミング制御手段から出力されると同時
に、当該内部アドレス発生回路のカウント値を変更する
事を特徴とする請求の範囲第７乃至１０の何れかに記載
の半導体記憶装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32430292A JP3544678B2 (ja) | 1992-12-03 | 1992-12-03 | 半導体記憶装置 |
| US07/996,942 US5490107A (en) | 1991-12-27 | 1992-12-28 | Nonvolatile semiconductor memory |
| KR1019920025724A KR960000619B1 (ko) | 1991-12-27 | 1992-12-28 | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 |
| DE69229437T DE69229437T2 (de) | 1991-12-27 | 1992-12-29 | Nicht-flüchtiger Halbleiterspeicher |
| EP98121760A EP0933778B1 (en) | 1991-12-27 | 1992-12-29 | Nonvolatile semiconductor memory |
| EP92311829A EP0549374B1 (en) | 1991-12-27 | 1992-12-29 | Nonvolatile semiconductor memory |
| DE1992633384 DE69233384T2 (de) | 1991-12-27 | 1992-12-29 | Nicht-flüchtiger Halbleiterspeicher |
| US08/268,580 US5487036A (en) | 1991-12-27 | 1994-07-06 | Nonvolatile semiconductor memory |
| US08/416,281 US5572463A (en) | 1991-12-27 | 1995-04-04 | Nonvolatile semiconductor memory with pre-read means |
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| US08/466,732 US5590074A (en) | 1991-12-27 | 1995-06-06 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32430292A JP3544678B2 (ja) | 1992-12-03 | 1992-12-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176559A true JPH06176559A (ja) | 1994-06-24 |
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ID=18164290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32430292A Expired - Fee Related JP3544678B2 (ja) | 1991-12-27 | 1992-12-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544678B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818776A (en) * | 1996-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of reading data therefrom |
| US6147905A (en) * | 1998-07-30 | 2000-11-14 | Fujitsu Limited | Non-volatile semiconductor memory device |
-
1992
- 1992-12-03 JP JP32430292A patent/JP3544678B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818776A (en) * | 1996-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of reading data therefrom |
| US6147905A (en) * | 1998-07-30 | 2000-11-14 | Fujitsu Limited | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544678B2 (ja) | 2004-07-21 |
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