JPH06176571A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06176571A JPH06176571A JP4321745A JP32174592A JPH06176571A JP H06176571 A JPH06176571 A JP H06176571A JP 4321745 A JP4321745 A JP 4321745A JP 32174592 A JP32174592 A JP 32174592A JP H06176571 A JPH06176571 A JP H06176571A
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- Japan
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- circuit
- memory cell
- cell arrays
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000003491 array Methods 0.000 claims description 27
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】無駄なスペースをなくして全体の面積を大きく
することなく、動作速度を速くする。 【構成】ワード駆動回路列とセンス回路部列との交差部
に、センス回路部（ＳＣ１１〜ＳＣ１３）のセンス増幅
回路（ＳＡ１１〜ＳＡ１３）を分担駆動する第１の駆動
回路（Ｄａ１１，Ｄａ１２）と、プリチャージ回路（Ｐ
Ｃ１１〜ＰＣ１３）及びトランスファ回路（ＴＧ１１〜
ＴＧ１３）を分担駆動する第２の駆動回路（Ｄｂ１１，
Ｄｂ１２）とを交互に順次配置する。第１，第２の駆動
回路１組で１つのセンス回路部を駆動する。
することなく、動作速度を速くする。 【構成】ワード駆動回路列とセンス回路部列との交差部
に、センス回路部（ＳＣ１１〜ＳＣ１３）のセンス増幅
回路（ＳＡ１１〜ＳＡ１３）を分担駆動する第１の駆動
回路（Ｄａ１１，Ｄａ１２）と、プリチャージ回路（Ｐ
Ｃ１１〜ＰＣ１３）及びトランスファ回路（ＴＧ１１〜
ＴＧ１３）を分担駆動する第２の駆動回路（Ｄｂ１１，
Ｄｂ１２）とを交互に順次配置する。第１，第２の駆動
回路１組で１つのセンス回路部を駆動する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に複数のメモリセルアレイを配列した構成のセンス増幅
回路等の駆動回路を備えたダイナミックＲＡＭ型の半導
体メモリに関する。
に複数のメモリセルアレイを配列した構成のセンス増幅
回路等の駆動回路を備えたダイナミックＲＡＭ型の半導
体メモリに関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ型の半導体メモリ
（以下ＤＲＡＭという）では、一つのセンス増幅器に接
続されるメモリセルの数が制限されるため、またメモリ
セルのスイッチングトランジスタのゲート電極と接続す
るワード線に対して低抵抗の金属による裏打ち配線との
コンタクトをとるための領域を含むワード駆動回路を必
要とするため、もしくはメモリ容量増大等のため、図２
に示すように、メモリセルアレイを複数個に分割してい
る。
（以下ＤＲＡＭという）では、一つのセンス増幅器に接
続されるメモリセルの数が制限されるため、またメモリ
セルのスイッチングトランジスタのゲート電極と接続す
るワード線に対して低抵抗の金属による裏打ち配線との
コンタクトをとるための領域を含むワード駆動回路を必
要とするため、もしくはメモリ容量増大等のため、図２
に示すように、メモリセルアレイを複数個に分割してい
る。
【０００３】この半導体メモリは行方向，列方向に配列
された複数のメモリセル、選択レベルのときこれら複数
のメモリセルを行単位で選択状態とする複数のワード線
ＷＬ、及び上記複数のメモリセルの各列ごとに選択状態
のメモリセルのデータを伝達する複数のビット線ＢＬを
それぞれ備えマトリクス状に配置された複数のメモリセ
ルアレイＭＡ１１〜ＭＡ２３と、これら複数のメモリセ
ルアレイＭＡ１１〜ＭＡ２３のワード線ＷＬ延長方向の
各メモリセルアレイ間及び両端のメモリセルアレイの外
側にそれぞれ配置され第１のアドレス信号に従って隣接
するメモリセルアレイの所定のワード線を選択レベルに
駆動する複数のワード駆動回路ＷＤ１１〜ＷＤ２３と、
複数のメモリセルアレイＭＡ１１〜ＭＡ２３のビット線
ＢＬ延長方向の各メモリセルアレイ間及び両端のメモリ
セルアレイの外側にそれぞれ配置され活性化状態のと
き、隣接するメモリセルアレイのビット線を所定のタイ
ミングでプリチャージするプリチャージ回路、このプリ
チャージ回路とビット線ＢＬとの間の接続制御を行うト
ランスファ回路、及びビット線ＢＬの信号を増幅するセ
ンス増幅回路を含む複数のセンス回路部ＳＣａ１１〜Ｓ
Ｃａ３３と、これら複数のセンス回路部ＳＣａ１１〜Ｓ
Ｃａ３３のワード線ｗＬと平行に配置された各センス回
路部列の一端に設けられこれらセンス回路部を駆動して
活性化状態とする駆動回路Ｄ１〜Ｄ３とを有する構成と
なっている。
された複数のメモリセル、選択レベルのときこれら複数
のメモリセルを行単位で選択状態とする複数のワード線
ＷＬ、及び上記複数のメモリセルの各列ごとに選択状態
のメモリセルのデータを伝達する複数のビット線ＢＬを
それぞれ備えマトリクス状に配置された複数のメモリセ
ルアレイＭＡ１１〜ＭＡ２３と、これら複数のメモリセ
ルアレイＭＡ１１〜ＭＡ２３のワード線ＷＬ延長方向の
各メモリセルアレイ間及び両端のメモリセルアレイの外
側にそれぞれ配置され第１のアドレス信号に従って隣接
するメモリセルアレイの所定のワード線を選択レベルに
駆動する複数のワード駆動回路ＷＤ１１〜ＷＤ２３と、
複数のメモリセルアレイＭＡ１１〜ＭＡ２３のビット線
ＢＬ延長方向の各メモリセルアレイ間及び両端のメモリ
セルアレイの外側にそれぞれ配置され活性化状態のと
き、隣接するメモリセルアレイのビット線を所定のタイ
ミングでプリチャージするプリチャージ回路、このプリ
チャージ回路とビット線ＢＬとの間の接続制御を行うト
ランスファ回路、及びビット線ＢＬの信号を増幅するセ
ンス増幅回路を含む複数のセンス回路部ＳＣａ１１〜Ｓ
Ｃａ３３と、これら複数のセンス回路部ＳＣａ１１〜Ｓ
Ｃａ３３のワード線ｗＬと平行に配置された各センス回
路部列の一端に設けられこれらセンス回路部を駆動して
活性化状態とする駆動回路Ｄ１〜Ｄ３とを有する構成と
なっている。
【０００４】近年、ＤＲＡＭの大容量化に伴いメモリセ
ルアレイの規模が大きくなり、１つの信号線で駆動され
る回路数が増加し信号線も長くなるなめ、この信号線の
寄生容量が増大しまた信号線の配線抵抗が増加してい
る。このため、上記ＤＲＡＭでは、駆動回路に近い部分
と遠い部分とで信号の伝達時間に大きな差が生じ、遠い
部分では極めて大きな遅延を生じることになる。
ルアレイの規模が大きくなり、１つの信号線で駆動され
る回路数が増加し信号線も長くなるなめ、この信号線の
寄生容量が増大しまた信号線の配線抵抗が増加してい
る。このため、上記ＤＲＡＭでは、駆動回路に近い部分
と遠い部分とで信号の伝達時間に大きな差が生じ、遠い
部分では極めて大きな遅延を生じることになる。
【０００５】これを解決する手段として、図３に示すよ
うに駆動回路をセンス回路部ＳＣ１１〜ＳＣ１３それぞ
れに分割配置する方法がある。これにより、信号線は短
くなり、寄生容量は大幅に減少する。
うに駆動回路をセンス回路部ＳＣ１１〜ＳＣ１３それぞ
れに分割配置する方法がある。これにより、信号線は短
くなり、寄生容量は大幅に減少する。
【０００６】なお、この第２の例では、センス回路部Ｓ
Ｃ１１〜ＳＣ１３の選択を駆動回路Ｄｃ１１〜Ｄｃ１３
を行うようになっている。
Ｃ１１〜ＳＣ１３の選択を駆動回路Ｄｃ１１〜Ｄｃ１３
を行うようになっている。
【０００７】この例のセンス回路部及びメモリセルアレ
イの具体的な回路例を図４に示す。この回路例ではビッ
ト線対（ＢＬ１，ＢＬ２）一系統のみが示されている。
イの具体的な回路例を図４に示す。この回路例ではビッ
ト線対（ＢＬ１，ＢＬ２）一系統のみが示されている。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、第１の例では、１つの駆動回路（例えばＤ
１）でワード線ＷＬと平行に配置されたセンス回路部
（ＳＣａ１〜ＳＣａ１３）を全て駆動するため、駆動回
路から遠いセンス回路部への信号の伝達時間が長くなり
動作速度が遅くなるという欠点があり、第２の例では、
各センス回路部を分割された駆動回路によりそれぞれ駆
動するために、信号線が短かくなり動作速度は速くな
り、また分配された駆動回路がセンス回路部例とワード
駆動回路例との交差部の空きスペースに設けられこの点
だけから見ると空きスペースを有効に活用しているかに
見えるが、駆動回路を各センス回路部と１対１で設けて
いるため、駆動回路の面積が上記交差部の空きスペース
より大きくなり、これに伴って各メモリセルアレイ間の
間隔を広げる必要が生じ、無駄なスペースが増加し全体
の面積が大きくなるという問題があった。
メモリは、第１の例では、１つの駆動回路（例えばＤ
１）でワード線ＷＬと平行に配置されたセンス回路部
（ＳＣａ１〜ＳＣａ１３）を全て駆動するため、駆動回
路から遠いセンス回路部への信号の伝達時間が長くなり
動作速度が遅くなるという欠点があり、第２の例では、
各センス回路部を分割された駆動回路によりそれぞれ駆
動するために、信号線が短かくなり動作速度は速くな
り、また分配された駆動回路がセンス回路部例とワード
駆動回路例との交差部の空きスペースに設けられこの点
だけから見ると空きスペースを有効に活用しているかに
見えるが、駆動回路を各センス回路部と１対１で設けて
いるため、駆動回路の面積が上記交差部の空きスペース
より大きくなり、これに伴って各メモリセルアレイ間の
間隔を広げる必要が生じ、無駄なスペースが増加し全体
の面積が大きくなるという問題があった。
【０００９】本発明の目的は、無駄なスペースをなくし
て全体の面積を大きくすることなく、動作速度を速くす
ることができる半導体メモリを提供することにある。
て全体の面積を大きくすることなく、動作速度を速くす
ることができる半導体メモリを提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ
は、行方向，列方向に配列された複数のメモリセル、選
択レベルのときこれら複数のメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
の各列ごとに選択状態のメモリセルのデータを伝達する
複数のビット選をそれぞれ備えマトリクス状に配置され
た複数のメモリセルアレイと、これら複数のメモリセル
アレイのワード線延長方向の各メモリセルアレイ間及び
両端のメモリセルアレイの外側にそれぞれ配置され第１
のアドレス信号に従って隣接するメモリセルアレイの所
定のワード線を選択レベルに駆動する複数のワード駆動
回路と、前記複数のメモリセルアレイのビット線延長方
向の各メモリセルアレイ間及び両端のメモリセルアレイ
の外側にそれぞれ配置され活性化状態のとき隣接するメ
モリセルアレイのビット線を所定のタイミングでプリチ
ャージするプリチャージ回路、このプリチャージ回路と
前記ビット線との間の接続制御を行うトランスファ回
路、及び前記ビット線の信号を増幅するセンス増幅回路
を含む複数のセンス回路部と、これら複数のセンス回路
部の前記ワード線と平行に配置された各センス回路部及
び両端のセンス回路部の外側に順次配置され少なくとも
隣接する前記センス回路部のうちの第１の回路を駆動し
て活性化状態とする第１の駆動回路及び前記センス回路
部のうちの第１の回路以外の第２の回路を駆動して活性
化状態とする第２の駆動回路とを有している。
は、行方向，列方向に配列された複数のメモリセル、選
択レベルのときこれら複数のメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
の各列ごとに選択状態のメモリセルのデータを伝達する
複数のビット選をそれぞれ備えマトリクス状に配置され
た複数のメモリセルアレイと、これら複数のメモリセル
アレイのワード線延長方向の各メモリセルアレイ間及び
両端のメモリセルアレイの外側にそれぞれ配置され第１
のアドレス信号に従って隣接するメモリセルアレイの所
定のワード線を選択レベルに駆動する複数のワード駆動
回路と、前記複数のメモリセルアレイのビット線延長方
向の各メモリセルアレイ間及び両端のメモリセルアレイ
の外側にそれぞれ配置され活性化状態のとき隣接するメ
モリセルアレイのビット線を所定のタイミングでプリチ
ャージするプリチャージ回路、このプリチャージ回路と
前記ビット線との間の接続制御を行うトランスファ回
路、及び前記ビット線の信号を増幅するセンス増幅回路
を含む複数のセンス回路部と、これら複数のセンス回路
部の前記ワード線と平行に配置された各センス回路部及
び両端のセンス回路部の外側に順次配置され少なくとも
隣接する前記センス回路部のうちの第１の回路を駆動し
て活性化状態とする第１の駆動回路及び前記センス回路
部のうちの第１の回路以外の第２の回路を駆動して活性
化状態とする第２の駆動回路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
メモリと相違する点は、駆動回路を、センス回路部ＳＣ
１１〜ＳＣ１３の第１の回路（この実施例ではセンス増
幅回路）を駆動し活性化する第１の駆動回路（Ｄａ１
１，Ｄａ１２）と、第１の回路以外の第２の回路（この
実施例ではプリチャージ回路とトランスファ回路）を駆
動し活性化する第２の駆動回路（Ｄｂ１１，Ｄｂ１２）
とに分け、これら第１及び第２の駆動回路を、ワード選
ＷＬと平行に配置された各センス回路部（ＳＣ１１〜Ｓ
Ｃ１３）間及び両端のセンス回路部の外側に順次交互に
配置した点にある。なお、これに伴い、選択回路ＳＬ１
は、１つのセンス回路部（例えばＳＣ１１）の全ての回
路が活性化するように、２つの駆動回路（例えばＤａ１
１，Ｄｂ１１）を選択する回路とする。
メモリと相違する点は、駆動回路を、センス回路部ＳＣ
１１〜ＳＣ１３の第１の回路（この実施例ではセンス増
幅回路）を駆動し活性化する第１の駆動回路（Ｄａ１
１，Ｄａ１２）と、第１の回路以外の第２の回路（この
実施例ではプリチャージ回路とトランスファ回路）を駆
動し活性化する第２の駆動回路（Ｄｂ１１，Ｄｂ１２）
とに分け、これら第１及び第２の駆動回路を、ワード選
ＷＬと平行に配置された各センス回路部（ＳＣ１１〜Ｓ
Ｃ１３）間及び両端のセンス回路部の外側に順次交互に
配置した点にある。なお、これに伴い、選択回路ＳＬ１
は、１つのセンス回路部（例えばＳＣ１１）の全ての回
路が活性化するように、２つの駆動回路（例えばＤａ１
１，Ｄｂ１１）を選択する回路とする。
【００１４】この結果、ワード駆動回路列とセンス回路
列との交差部に配置される駆動回路の面積が小さくな
り、各メモリアレイ間の間隔を広げる必要がなく、無駄
なスペースをなくすことができる。また、駆動回路Ｄａ
１１，Ｄａ１２，Ｄｂ１１，Ｄｂ１２は隣接するセンス
回路部を駆動するだけでよいので、駆動信号線の長さは
従来の第２の例と同様に短かく、従って動作速度を早く
することができる。
列との交差部に配置される駆動回路の面積が小さくな
り、各メモリアレイ間の間隔を広げる必要がなく、無駄
なスペースをなくすことができる。また、駆動回路Ｄａ
１１，Ｄａ１２，Ｄｂ１１，Ｄｂ１２は隣接するセンス
回路部を駆動するだけでよいので、駆動信号線の長さは
従来の第２の例と同様に短かく、従って動作速度を早く
することができる。
【００１５】なお、この実施例では、駆動回路を２種類
として、隣接するセンス回路部を駆動するものとしたが
センス回路部の回路構成によっては、駆動回路を３種
類、４種類等としてこれらを順次配置し、この３種類，
４種類の駆動回路で少なくとも１つのセンス回路部を駆
動，活性化することもできる。
として、隣接するセンス回路部を駆動するものとしたが
センス回路部の回路構成によっては、駆動回路を３種
類、４種類等としてこれらを順次配置し、この３種類，
４種類の駆動回路で少なくとも１つのセンス回路部を駆
動，活性化することもできる。
【００１６】
【発明の効果】以上説明したように本発明は、ワード駆
動回路列とセンス回路部列のと交差部に、センス回路部
を部分的に分担して駆動，活性化する複数種の駆動回路
を順次設け、これら複数種の駆動回路１組で少なくとも
１つのセンス回路部を駆動、活性化する構成としたの
で、各駆動回路の面積を小さくすることができ、従って
各メモリセルアレイ間の間隔を広げる必要がなく、かつ
駆動信号線の長さを短かくすることができるので、無駄
なスペースをなくし、全体の面積を大きくすることな
く、動作速度を速くすることができる効果がある。
動回路列とセンス回路部列のと交差部に、センス回路部
を部分的に分担して駆動，活性化する複数種の駆動回路
を順次設け、これら複数種の駆動回路１組で少なくとも
１つのセンス回路部を駆動、活性化する構成としたの
で、各駆動回路の面積を小さくすることができ、従って
各メモリセルアレイ間の間隔を広げる必要がなく、かつ
駆動信号線の長さを短かくすることができるので、無駄
なスペースをなくし、全体の面積を大きくすることな
く、動作速度を速くすることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の半導体メモリの第１の例のブロック図で
ある。
ある。
【図３】従来の半導体メモリの第２の例のブロック図で
ある。
ある。
【図４】図３に示された半導体メモリのセンス回路部及
びメモリセルアレイの部分の具体例を示す回路図であ
る。
びメモリセルアレイの部分の具体例を示す回路図であ
る。
ＢＬ，ＢＬ１，ＢＬ２ ビット線 Ｄ１〜Ｄ３，Ｄａ１１，Ｄａ１２，Ｄｂ１１，Ｄｂ１
２，Ｄｃ１１〜Ｄｃ１４駆動回路 ＭＡ１１〜ＭＡ１３，ＭＡ２１〜ＭＡ２３ メモリセ
ルアレイ ＰＣ１１〜ＰＣ１３ プリチャージ回路 ＳＡ１１〜ＰＣ１３ センス増幅回路 ＳＣ１１〜ＳＣ１３，ＳＣａ１１〜ＳＣａ１３，ＳＣａ
２１〜Ｓｃａ２３センス回路部 ＳＬ１，ＳＬａ１〜ＳＬａ３，ＳＬｂ１ 選択回路 ＴＧ１１〜ＴＧ１３ トランスファ回路 ＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２３ ワード駆
動回路 ＷＬ ワード線
２，Ｄｃ１１〜Ｄｃ１４駆動回路 ＭＡ１１〜ＭＡ１３，ＭＡ２１〜ＭＡ２３ メモリセ
ルアレイ ＰＣ１１〜ＰＣ１３ プリチャージ回路 ＳＡ１１〜ＰＣ１３ センス増幅回路 ＳＣ１１〜ＳＣ１３，ＳＣａ１１〜ＳＣａ１３，ＳＣａ
２１〜Ｓｃａ２３センス回路部 ＳＬ１，ＳＬａ１〜ＳＬａ３，ＳＬｂ１ 選択回路 ＴＧ１１〜ＴＧ１３ トランスファ回路 ＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２３ ワード駆
動回路 ＷＬ ワード線
Claims (1)
- 【請求項１】 行方向，列方向に配列された複数のメモ
リセル、選択レベルのときこれら複数のメモリセルを行
単位で選択状態とする複数のワード線、及び前記複数の
メモリセルの各列ごとに選択状態のメモリセルのデータ
を伝達する複数のビット選をそれぞれ備えマトリクス状
に配置された複数のメモリセルアレイと、これら複数の
メモリセルアレイのワード線延長方向の各メモリセルア
レイ間及び両端のメモリセルアレイの外側にそれぞれ配
置され第１のアドレス信号に従って隣接するメモリセル
アレイの所定のワード線を選択レベルに駆動する複数の
ワード駆動回路と、前記複数のメモリセルアレイのビッ
ト線延長方向の各メモリセルアレイ間及び両端のメモリ
セルアレイの外側にそれぞれ配置され活性化状態のとき
隣接するメモリセルアレイのビット線を所定のタイミン
グでプリチャージするプリチャージ回路、このプリチャ
ージ回路と前記ビット線との間の接続制御を行うトラン
スファ回路、及び前記ビット線の信号を増幅するセンス
増幅回路を含む複数のセンス回路部と、これら複数のセ
ンス回路部の前記ワード線と平行に配置された各センス
回路部及び両端のセンス回路部の外側に順次配置され少
なくとも隣接する前記センス回路部のうちの第１の回路
を駆動して活性化状態とする第１の駆動回路及び前記セ
ンス回路部のうちの第１の回路以外の第２の回路を駆動
して活性化状態とする第２の駆動回路とを有することを
特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4321745A JP3068352B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体メモリ |
| US08/159,560 US5363339A (en) | 1992-12-01 | 1993-12-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4321745A JP3068352B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176571A true JPH06176571A (ja) | 1994-06-24 |
| JP3068352B2 JP3068352B2 (ja) | 2000-07-24 |
Family
ID=18135978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321745A Expired - Lifetime JP3068352B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5363339A (ja) |
| JP (1) | JP3068352B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403443B2 (en) | 2005-07-18 | 2008-07-22 | Samsung Electronics Co., Ltd. | Layout for distributed sense amplifier driver in memory device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028913B2 (ja) * | 1994-11-10 | 2000-04-04 | 株式会社東芝 | 半導体記憶装置 |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| US5793383A (en) * | 1996-05-31 | 1998-08-11 | Townsend And Townsend And Crew Llp | Shared bootstrap circuit |
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