JPS63209093A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS63209093A JPS63209093A JP62041838A JP4183887A JPS63209093A JP S63209093 A JPS63209093 A JP S63209093A JP 62041838 A JP62041838 A JP 62041838A JP 4183887 A JP4183887 A JP 4183887A JP S63209093 A JPS63209093 A JP S63209093A
- Authority
- JP
- Japan
- Prior art keywords
- sense
- block
- activation signal
- sense activation
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばｌトランジスタ・ｌ容量からなるＭＯ
ＳダイナミックＲＡＭのセンス回路に関するものであり
、特にＮＭＯ８）ランジスタを用いて構成されるＭＯＳ
ダイナミックＲＡＭに用いると最も好適なものである。
ＳダイナミックＲＡＭのセンス回路に関するものであり
、特にＮＭＯ８）ランジスタを用いて構成されるＭＯＳ
ダイナミックＲＡＭに用いると最も好適なものである。
第３図は、従来の１トランジスタ・１容量からなるＭＯ
ＳダイナミックＲＡＭの構成ブロック図である。図にお
いて、１はメモリセル（以下ＭＣと称する）で、ＭＯＳ
トランジスタ２と容量３から構成されている。メモリセ
ル１を構成するＭＯＳ）ランジスタ２のドレインはビッ
ト１ｌ（ＢＩ４；１＝ｌ−ｎ）４あるいはビット線（Ｂ
Ｉ４；ｉ＝Ｌ〜ｎ）５に接続され、そのゲートはワード
線（ＷＬ ｊ ： Ｊ ” １〜ｎ）６に接続されてい
る。メモリセル１を第３図に示すように２次元的に並べ
て（ワード線方向にｎ＠。
ＳダイナミックＲＡＭの構成ブロック図である。図にお
いて、１はメモリセル（以下ＭＣと称する）で、ＭＯＳ
トランジスタ２と容量３から構成されている。メモリセ
ル１を構成するＭＯＳ）ランジスタ２のドレインはビッ
ト１ｌ（ＢＩ４；１＝ｌ−ｎ）４あるいはビット線（Ｂ
Ｉ４；ｉ＝Ｌ〜ｎ）５に接続され、そのゲートはワード
線（ＷＬ ｊ ： Ｊ ” １〜ｎ）６に接続されてい
る。メモリセル１を第３図に示すように２次元的に並べ
て（ワード線方向にｎ＠。
ビット線方向にｍ個）メモリセルアレイ（以下ＭＣアレ
イと称する）７を構成している。８は行デコーダ回路で
一本のワード線のうちの一本を選択する機能を有する。
イと称する）７を構成している。８は行デコーダ回路で
一本のワード線のうちの一本を選択する機能を有する。
９はセンスアンプで、２つのＭＯＳトランジスタ１０及
び１１からなるフリップフロップで構面されている。す
なわちＭＯＳトランジスタ１０のゲートはビット線５に
接続され、ドレインはビット線４に接続され、ソースは
センスアンプソース線φ３に接続されている。−万ＭＯ
８）ランジスタ１１のゲートはビット線４に接続され、
ドレインはビット線５に接続され、ソースはセンスアン
プソース線φ３に接続されている。１２はＭＯＳ）ラン
ジスタで、そのドレインはφ３に接続され、ソースはグ
ランド（＝ＯＶ）に接続され、ゲートは第１のセンス活
性化信号８１に接続されている。
び１１からなるフリップフロップで構面されている。す
なわちＭＯＳトランジスタ１０のゲートはビット線５に
接続され、ドレインはビット線４に接続され、ソースは
センスアンプソース線φ３に接続されている。−万ＭＯ
８）ランジスタ１１のゲートはビット線４に接続され、
ドレインはビット線５に接続され、ソースはセンスアン
プソース線φ３に接続されている。１２はＭＯＳ）ラン
ジスタで、そのドレインはφ３に接続され、ソースはグ
ランド（＝ＯＶ）に接続され、ゲートは第１のセンス活
性化信号８１に接続されている。
１３はＭＯＳ ）ランジスタで、そのドレインはφ３に
接続され、ソースはグランドに接続され、ゲートは第２
のセンス活性化信号Ｓ３に接続されている。
接続され、ソースはグランドに接続され、ゲートは第２
のセンス活性化信号Ｓ３に接続されている。
従来の１トランジスター１容量からなるＭＯＳダイナミ
ックＲＡＭは上記のように構成され、そのセンス動作を
第４図を使って説明する。第４図の時点１ｏにおいて、
まだワード線６（ＷＬｉ）が立ち上る前の状態において
はビット線４ （ＢＬｊ ’）及び５（ＢＬｊ）は電源
電圧Ｖｊｅのレベルに保持されていると共に、センスア
ンプソース線φ３もｒＨＪレベル（Ｖｃｃまたはｖｃｃ
−ｖＴｉｔここでＶＴＨはＭＯＳ）ランジスタの閾値電
圧）に保持されている。次に時点ｔｌから時点ｔ＄にお
いて、行デコーダ８によって選択されたワード線ＷＬｉ
が立ち上ると、選択されたワード線につながるメモリセ
ルから情報がビットれる。今、仮に注目しているビット
線ＢＬｊへは「０」のメモリセルに蓄積されていた情報
が現わら略０．２ｖ程度低下した状態になる（時点ｔｓ
）。このビット線ＢＬ゛とビット線ＢＬｊの間に現われ
たわずかの電位差約０．２ｖを検出して増幅するのがセ
ンスアンプ９の役目である。この動作を次に述べる。
ックＲＡＭは上記のように構成され、そのセンス動作を
第４図を使って説明する。第４図の時点１ｏにおいて、
まだワード線６（ＷＬｉ）が立ち上る前の状態において
はビット線４ （ＢＬｊ ’）及び５（ＢＬｊ）は電源
電圧Ｖｊｅのレベルに保持されていると共に、センスア
ンプソース線φ３もｒＨＪレベル（Ｖｃｃまたはｖｃｃ
−ｖＴｉｔここでＶＴＨはＭＯＳ）ランジスタの閾値電
圧）に保持されている。次に時点ｔｌから時点ｔ＄にお
いて、行デコーダ８によって選択されたワード線ＷＬｉ
が立ち上ると、選択されたワード線につながるメモリセ
ルから情報がビットれる。今、仮に注目しているビット
線ＢＬｊへは「０」のメモリセルに蓄積されていた情報
が現わら略０．２ｖ程度低下した状態になる（時点ｔｓ
）。このビット線ＢＬ゛とビット線ＢＬｊの間に現われ
たわずかの電位差約０．２ｖを検出して増幅するのがセ
ンスアンプ９の役目である。この動作を次に述べる。
時点ｔ＄において第１のセンス活性化信号Ｓｌが立ち上
ると、ＭＯＳトランジスター２をオンさせる。するとセ
ンスアンプソース線φ３の電位が除々に降下を始めてセ
ンスアンプ９が動作を始める。これに伴い時点ｔｍにお
いて、ビット線ＢＬｊとビット線ＢＬｊの間に生じてい
たわずかの電位差が増幅され始める。次に時点ｔ４にお
いて、第２のセンス活性化信号Ｓｍが立ち上シ、ＭＯＳ
トランジスタ１３をオンさせる。ＭＯＳ ）ランジスタ
１３のチャネル幅は大きくしてあり、センスアンプソー
ス線ｉｓは急速に降下し始めてセンスアンプ９は強く活
性化される。これに伴い、ビット線ＢＬｊ、 ＢＬｊＯ
間のＷ圧差はますます拡大され、最後には時点ｔｓにお
いてビット線ＢＬｊ ＩスＯｖになる。一方、ビット線
孔ｊは多少電圧降下があるものの「Ｈ」レベルを維持し
ている。以上の一連のセンス動作によってセンスアンプ
９による増幅が行われておシ、一般的に第１のセンス活
性化信号及び第２のセンス活性化信号の２つの信号を使
用している。
ると、ＭＯＳトランジスター２をオンさせる。するとセ
ンスアンプソース線φ３の電位が除々に降下を始めてセ
ンスアンプ９が動作を始める。これに伴い時点ｔｍにお
いて、ビット線ＢＬｊとビット線ＢＬｊの間に生じてい
たわずかの電位差が増幅され始める。次に時点ｔ４にお
いて、第２のセンス活性化信号Ｓｍが立ち上シ、ＭＯＳ
トランジスタ１３をオンさせる。ＭＯＳ ）ランジスタ
１３のチャネル幅は大きくしてあり、センスアンプソー
ス線ｉｓは急速に降下し始めてセンスアンプ９は強く活
性化される。これに伴い、ビット線ＢＬｊ、 ＢＬｊＯ
間のＷ圧差はますます拡大され、最後には時点ｔｓにお
いてビット線ＢＬｊ ＩスＯｖになる。一方、ビット線
孔ｊは多少電圧降下があるものの「Ｈ」レベルを維持し
ている。以上の一連のセンス動作によってセンスアンプ
９による増幅が行われておシ、一般的に第１のセンス活
性化信号及び第２のセンス活性化信号の２つの信号を使
用している。
さて、近年ＭＯＳダイナミックＲＡＭの大容量化に伴い
、メモリチップの消費電流が大きくなってきており、特
にビット線の充放電及びセンスアンプの活性化に伴う電
流も大きくなっている。このビット線の充放電及びセン
スアンプの活性化に伴う電流を低減するためにメモリセ
ルアレイを分割してブロック化し、一部のメモリブロッ
クのみを活性化するいわゆる分割センス動作することが
おこなわれている。この−例が第５図であり、第５図は
分割センス動作を行うＭＯＳダイナミックＲＡＭの従来
のセンス回路を示す。図においては２つのメモリブロッ
ク（ブロックＡとブロックＢ）から構成されている場合
を示し、各々のメモリブロックは第３図に示したような
構成をしている。すなわち、ブロックＡはＡブロックの
ＭＣアレイ７ａと、ＡブロックのＭＣアレイ７ａに関連
した行デコーダ８ａと、センスアンプ群９ａと、Ｍｏｓ
トランジスタ１２ａ及び１３ａから構成されている。Ｍ
ＯＳ）ランジスタ１２ａのドレインはＡブロックのセン
スアンプソース線φａｍに接続され、ソースはグランド
に接続され、ゲートはＡブロックの第１のセンス活性化
信号８１に接続されている。ＭＯｓトランジスタ１３ａ
のドレインはセンスアンプソース線″ｉｓａに接続され
、ソースはグランドに接続され、ゲートはＡブロックの
第２のセンス活性化信号Ｓｌａに接続されている。同様
に、ブロックＢはＢブロックのＭＣアレイ７ｂと、Ｂブ
ロックのＭＣアレイＴｂに関連した行デコーダ８ｂと、
センスアンプ群９ｂと、ＭＯＳ）ランジスタ１２ｂと１
３ｂから構成されている。
、メモリチップの消費電流が大きくなってきており、特
にビット線の充放電及びセンスアンプの活性化に伴う電
流も大きくなっている。このビット線の充放電及びセン
スアンプの活性化に伴う電流を低減するためにメモリセ
ルアレイを分割してブロック化し、一部のメモリブロッ
クのみを活性化するいわゆる分割センス動作することが
おこなわれている。この−例が第５図であり、第５図は
分割センス動作を行うＭＯＳダイナミックＲＡＭの従来
のセンス回路を示す。図においては２つのメモリブロッ
ク（ブロックＡとブロックＢ）から構成されている場合
を示し、各々のメモリブロックは第３図に示したような
構成をしている。すなわち、ブロックＡはＡブロックの
ＭＣアレイ７ａと、ＡブロックのＭＣアレイ７ａに関連
した行デコーダ８ａと、センスアンプ群９ａと、Ｍｏｓ
トランジスタ１２ａ及び１３ａから構成されている。Ｍ
ＯＳ）ランジスタ１２ａのドレインはＡブロックのセン
スアンプソース線φａｍに接続され、ソースはグランド
に接続され、ゲートはＡブロックの第１のセンス活性化
信号８１に接続されている。ＭＯｓトランジスタ１３ａ
のドレインはセンスアンプソース線″ｉｓａに接続され
、ソースはグランドに接続され、ゲートはＡブロックの
第２のセンス活性化信号Ｓｌａに接続されている。同様
に、ブロックＢはＢブロックのＭＣアレイ７ｂと、Ｂブ
ロックのＭＣアレイＴｂに関連した行デコーダ８ｂと、
センスアンプ群９ｂと、ＭＯＳ）ランジスタ１２ｂと１
３ｂから構成されている。
ＭＯＳ）ランジスタ１２ｂのドレインはＢブロックのセ
ンスアンプソース線φｓｂに接続され、ソースはグラン
ドに接続され、ゲートはＢブロックの第１のセンス活性
化信号Ｓｘｂに接続されている。ＭＯＳトランジスタ１
３ｂのドレインはセンスアンプソース線φｓｂに接続さ
れ、ソースはグランドに接続され、ゲートはＢブロック
の第２のセンス活性化信号Ｓｕｂに接続されている。
ンスアンプソース線φｓｂに接続され、ソースはグラン
ドに接続され、ゲートはＢブロックの第１のセンス活性
化信号Ｓｘｂに接続されている。ＭＯＳトランジスタ１
３ｂのドレインはセンスアンプソース線φｓｂに接続さ
れ、ソースはグランドに接続され、ゲートはＢブロック
の第２のセンス活性化信号Ｓｕｂに接続されている。
第６図は第５図に示すブロック化されたＭＯＳダイナミ
ックＲＡＭにおける従来のセンス動作の説明図である。
ックＲＡＭにおける従来のセンス動作の説明図である。
まず、Ａブロック活性化期間ではＡブロックの行デコー
ダ８ａによって選択されたワード線（ＷＬｉａ）が立ち
上り、この時Ｂブロックの行デコーダ８ｂにつながるワ
ード線（ＷＬＨ））は「Ｌ」レベルのままである。次に
第４図で説明したのと同様の要領で、Ａブロックの第１
のセンス活性化信号Ｓｌａが立ち上シ、続いてＡブロッ
クの第２のセンス活性化信号Ｓｌａが立ち上る。この時
、Ｂブロックの第１のセンス活性化信号Ｓｌｂ及び第２
のセンス活性化信号５ｓｌ）はｒＬＪレベルのままであ
る。全く同様に、Ｂブロックの活性化期間ではＢブロッ
クの行デコーダ８ｂによって選択されたワード線（ＷＬ
ｉｂ）が立ち上り、この時Ａブロックの行デコーダ８ａ
につながるワード線（ＷＬｉａ）はｒＬＪレベルのまま
である。次に、第４図で説明したのと同様の要領でＢブ
ロックの第１のセンス活性化信号Ｓｔｂが立ち上り、続
いてＢブロックの第２のセンス活性化信号Ｓｓｂが立ち
上る。この時、Ａブロックの第１のセンス活性化信号Ｓ
ｌａ及び第２のセンス活性化信号ＳｌａはｒＬＪレベル
のままである。このようにメモリセルアレイを分割して
ブロック化することにより、メモリチップの消費電流を
減らすことができる。
ダ８ａによって選択されたワード線（ＷＬｉａ）が立ち
上り、この時Ｂブロックの行デコーダ８ｂにつながるワ
ード線（ＷＬＨ））は「Ｌ」レベルのままである。次に
第４図で説明したのと同様の要領で、Ａブロックの第１
のセンス活性化信号Ｓｌａが立ち上シ、続いてＡブロッ
クの第２のセンス活性化信号Ｓｌａが立ち上る。この時
、Ｂブロックの第１のセンス活性化信号Ｓｌｂ及び第２
のセンス活性化信号５ｓｌ）はｒＬＪレベルのままであ
る。全く同様に、Ｂブロックの活性化期間ではＢブロッ
クの行デコーダ８ｂによって選択されたワード線（ＷＬ
ｉｂ）が立ち上り、この時Ａブロックの行デコーダ８ａ
につながるワード線（ＷＬｉａ）はｒＬＪレベルのまま
である。次に、第４図で説明したのと同様の要領でＢブ
ロックの第１のセンス活性化信号Ｓｔｂが立ち上り、続
いてＢブロックの第２のセンス活性化信号Ｓｓｂが立ち
上る。この時、Ａブロックの第１のセンス活性化信号Ｓ
ｌａ及び第２のセンス活性化信号ＳｌａはｒＬＪレベル
のままである。このようにメモリセルアレイを分割して
ブロック化することにより、メモリチップの消費電流を
減らすことができる。
しかるに、上記従来装置においてはメモリセルアレイを
分割してブロック化することに伴い、センス活性化信号
の数が増大する。すなわち２Ｎ本（Ｎは分割数）必要に
なるという欠点があった。
分割してブロック化することに伴い、センス活性化信号
の数が増大する。すなわち２Ｎ本（Ｎは分割数）必要に
なるという欠点があった。
さらに２Ｎ２Ｆのセンス活性化信号（第４図では８１Ｂ
、Ｓｅａ、Ｓｉｂ、ｓ”ｂ ）の配線は少くともメモリ
チップの一辺に沿ってパターンレイアクトされるので、
２Ｎ本のセンス活性化信号の配線が占める面積が増大す
るという欠点がおった。
、Ｓｅａ、Ｓｉｂ、ｓ”ｂ ）の配線は少くともメモリ
チップの一辺に沿ってパターンレイアクトされるので、
２Ｎ本のセンス活性化信号の配線が占める面積が増大す
るという欠点がおった。
この発明はメモリセルアレイを分割してもセンス活性化
信号の配線が占める面ｆｆｌを最小にできる回路を提供
するものである。
信号の配線が占める面ｆｆｌを最小にできる回路を提供
するものである。
このような目的を達成するためにこの発明は、第１のセ
ンスアンプ活性化信号をもとに第２のセンスアンプ活性
化信号を発生する信号発生手段を活性化するメモリブロ
ックの付近に設けたものである。
ンスアンプ活性化信号をもとに第２のセンスアンプ活性
化信号を発生する信号発生手段を活性化するメモリブロ
ックの付近に設けたものである。
活性化されるメモリブロックの付近で必要な信号が作ら
れる。
れる。
第１図は本発明によるメモリセルアレイを分割してブロ
ック化したＭＯＳダイナミックＲＡＭのセンス回路を示
す。図において７ａ〜９＆ｊ２ＪＬｓｔ３ａｅ７ｂ〜９
ｂ、１２ｂ、１３ｂは上記従来装置と全く同一のもので
ある。１４ａは偶数段（第１図では２段）のインバータ
回路で、Ａブロックの第１センス活性化信号Ｓｌ＆がイ
ンバータ回路１４ａの入力となり、インバータ回路１４
＆の出力はＭＯＳ）ランジスタ１３ａのゲートに接続さ
れ、Ａブロックの第２のセンス活性化信号の役目を果た
す。そして、１４ａはＭＯＳ）ランジスタ１３ａに近接
してパターンレイアクトされている。同様に１４ｂは偶
数段（第１図では２段）のインバータ回路で、ブロック
Ｂの第１のセンス活性化信号Ｓｔｂがインバータ回路１
４ｂの入力となり、インバータ回路１４ｂの出力はＭＯ
Ｓトランジスタ１３ｂのゲートに接続されＢブロックの
第２センス活性化信号の役目を果たす。そして、１４ｂ
はＭＯＳトランジスタ１３１）に近接してパターンレイ
アクトされている。
ック化したＭＯＳダイナミックＲＡＭのセンス回路を示
す。図において７ａ〜９＆ｊ２ＪＬｓｔ３ａｅ７ｂ〜９
ｂ、１２ｂ、１３ｂは上記従来装置と全く同一のもので
ある。１４ａは偶数段（第１図では２段）のインバータ
回路で、Ａブロックの第１センス活性化信号Ｓｌ＆がイ
ンバータ回路１４ａの入力となり、インバータ回路１４
＆の出力はＭＯＳ）ランジスタ１３ａのゲートに接続さ
れ、Ａブロックの第２のセンス活性化信号の役目を果た
す。そして、１４ａはＭＯＳ）ランジスタ１３ａに近接
してパターンレイアクトされている。同様に１４ｂは偶
数段（第１図では２段）のインバータ回路で、ブロック
Ｂの第１のセンス活性化信号Ｓｔｂがインバータ回路１
４ｂの入力となり、インバータ回路１４ｂの出力はＭＯ
Ｓトランジスタ１３ｂのゲートに接続されＢブロックの
第２センス活性化信号の役目を果たす。そして、１４ｂ
はＭＯＳトランジスタ１３１）に近接してパターンレイ
アクトされている。
上記のように構成されたセンス回路において、第２のセ
ンス活性化信号は各々のメモリブロックの近くで発生し
ている。よって、メモリチップの−辺に沿ってパターン
レイアウトされる配線の数は、メモリブロックの分割数
と等しいＮ本の第４のセンス活性化信号のみでよく、上
記従来装置のるように、本発明によればセンス活性化信
号の数を分割センス動作する数と等しくできるので、そ
の配線数を最小にできかつそれが占める配線面積を小さ
くできる利点を有している。
ンス活性化信号は各々のメモリブロックの近くで発生し
ている。よって、メモリチップの−辺に沿ってパターン
レイアウトされる配線の数は、メモリブロックの分割数
と等しいＮ本の第４のセンス活性化信号のみでよく、上
記従来装置のるように、本発明によればセンス活性化信
号の数を分割センス動作する数と等しくできるので、そ
の配線数を最小にできかつそれが占める配線面積を小さ
くできる利点を有している。
なお上記実施例ではＮチャネルのＭＯＳダイナミックＲ
ＡＭの場合について述べたが、ＮチャネルとＰチャネル
の両方のＭＯＳ）ランジスタを用いた０ＭＯ８のＭＯＳ
ダイナミックＲＡＭにも利用できることはいうまでもな
く、その適用例を第２図に示す。
ＡＭの場合について述べたが、ＮチャネルとＰチャネル
の両方のＭＯＳ）ランジスタを用いた０ＭＯ８のＭＯＳ
ダイナミックＲＡＭにも利用できることはいうまでもな
く、その適用例を第２図に示す。
この発明は以上説明した通り、メモリセルアレイを分割
してブロック化、一部のメモリブロックのみを活性化す
る分割センス動作するＭＯＳダイナミックＲＡＭにおい
て、第２のセンス活性化信号を各々のメモリブロックの
近くで発生することによシ、センス活性化信号の数を最
小にできかつそれが占める配線面積を小さくできる効果
がある。
してブロック化、一部のメモリブロックのみを活性化す
る分割センス動作するＭＯＳダイナミックＲＡＭにおい
て、第２のセンス活性化信号を各々のメモリブロックの
近くで発生することによシ、センス活性化信号の数を最
小にできかつそれが占める配線面積を小さくできる効果
がある。
第１図は本発明によるセンス回路の一実施例を示す回路
図、第２図は他の実施例を示す回路図、第３図は従来の
１トランジスタ・１容量からなるＭＯＳダイナミックＲ
ＡＭの一例を示すブロック図、第４図は第３図に示す従
来装置の動作説明図、第５図は分割センス動作を行う従
来のセンス回路の一例を示す回路図、第６図は第５図に
示す従来装置の動作説明図である。 ７ａｊｂ・・・・メモリセルアレイ、８ａ＊８ｂ＠・・
・行デコーダ、９ａ＊９ｂ・―ｅ中センスアンプ、１２
ａ、１２ｂ・・−・第１のセンス活性化信号で駆動され
るＭＯＳ）ランジスタ、１３ａ、１３１）・・・・第２
のセンス活性化信号で駆動されるＭＯＳ ）ランジスタ
。 代 理 人 大 岩 増 雑纂１１２１ 苓、。、１ｓｌｅ： セシスアシデソース礫第４図 ｔｏｔ＋ｔ２ｂ ｔ４ｔｓ 第５図 ５２＋１ Ｓ２ｂ ： ’Ｊ ２ ｓ ”ンスメ９
・陸イＩ１．Ｃヒ号／Ｓ Ａ ＰＳ Ａ
Ａ Ｉ−ＮＱ Ｊ：） （Ｊ
“０ Φ に〜−一 −−Ｉ 〜、Ｉ
〜−／ ％＋／ −１Ｉ手続補正書く
自発） 昭和 年 月 日 １皆
図、第２図は他の実施例を示す回路図、第３図は従来の
１トランジスタ・１容量からなるＭＯＳダイナミックＲ
ＡＭの一例を示すブロック図、第４図は第３図に示す従
来装置の動作説明図、第５図は分割センス動作を行う従
来のセンス回路の一例を示す回路図、第６図は第５図に
示す従来装置の動作説明図である。 ７ａｊｂ・・・・メモリセルアレイ、８ａ＊８ｂ＠・・
・行デコーダ、９ａ＊９ｂ・―ｅ中センスアンプ、１２
ａ、１２ｂ・・−・第１のセンス活性化信号で駆動され
るＭＯＳ）ランジスタ、１３ａ、１３１）・・・・第２
のセンス活性化信号で駆動されるＭＯＳ ）ランジスタ
。 代 理 人 大 岩 増 雑纂１１２１ 苓、。、１ｓｌｅ： セシスアシデソース礫第４図 ｔｏｔ＋ｔ２ｂ ｔ４ｔｓ 第５図 ５２＋１ Ｓ２ｂ ： ’Ｊ ２ ｓ ”ンスメ９
・陸イＩ１．Ｃヒ号／Ｓ Ａ ＰＳ Ａ
Ａ Ｉ−ＮＱ Ｊ：） （Ｊ
“０ Φ に〜−一 −−Ｉ 〜、Ｉ
〜−／ ％＋／ −１Ｉ手続補正書く
自発） 昭和 年 月 日 １皆
Claims (2)
- （１）メモリセルの情報を第１及び第２のセンスアンプ
活性化信号によつて増幅するセンスアンプからなる複数
のメモリブロックのうちあるタイミングでは１つのメモ
リブロックしか活性化されないように構成されたセンス
回路において、第１のセンスアンプ活性化信号から第２
のセンスアンプ活性化信号を発生する信号発生手段を活
性化されるメモリブロックの付近に設けたことを特徴と
するセンス回路。 - （２）信号発生手段は、偶数段のインバータ回路によつ
て構成することを特徴とする特許請求の範囲第１項記載
のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041838A JPS63209093A (ja) | 1987-02-25 | 1987-02-25 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041838A JPS63209093A (ja) | 1987-02-25 | 1987-02-25 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209093A true JPS63209093A (ja) | 1988-08-30 |
Family
ID=12619398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041838A Pending JPS63209093A (ja) | 1987-02-25 | 1987-02-25 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06176571A (ja) * | 1992-12-01 | 1994-06-24 | Nec Corp | 半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384636A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Sense amplifier circuit |
| JPS59223994A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-02-25 JP JP62041838A patent/JPS63209093A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384636A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Sense amplifier circuit |
| JPS59223994A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06176571A (ja) * | 1992-12-01 | 1994-06-24 | Nec Corp | 半導体メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4730280A (en) | Semiconductor memory device having sense amplifiers with different driving abilities | |
| US5486774A (en) | CMOS logic circuits having low and high-threshold voltage transistors | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| KR920001549A (ko) | 반도체기억장치 및 그 독출, 기록, 동작방법 | |
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| US7379345B2 (en) | Nonvolatile semiconductor memory device that achieves speedup in read operation | |
| KR960012006A (ko) | 계층화된 내부전위에 응답하여 동작하는 반도체 기억장치 | |
| US20040017717A1 (en) | Differential amplifier circuit with high amplification factor and semiconductor memory device using the differential amplifier circuit | |
| KR860003604A (ko) | 반도체 메모리 장치 | |
| TW380313B (en) | Semiconductor integrated circuit | |
| US4860257A (en) | Level shifter for an input/output bus in a CMOS dynamic ram | |
| US6650590B2 (en) | Semiconductor memory device with reduced its chip area and power consumption | |
| JP2759689B2 (ja) | Ｒａｍの読み出し回路 | |
| US6879524B2 (en) | Memory I/O buffer using shared read/write circuitry | |
| US7221581B2 (en) | Memory with storage cells biased in groups | |
| JPS63209093A (ja) | センス回路 | |
| EP0451000B1 (en) | Semiconductor memory device having improved controlling function for data buses | |
| TW526603B (en) | Semiconductor integrated circuit | |
| US4004286A (en) | Programmable random access memory (PRAM) integrated circuit memory device | |
| KR970051123A (ko) | 블록 기록중의 전류 제한하는 메모리 회로 | |
| JP2012065042A (ja) | 論理回路とそれを使用するメモリ | |
| JP2007115337A (ja) | 半導体メモリ装置 | |
| JPH03207079A (ja) | ダイナミックｒａｍ | |
| JPS5930297A (ja) | 自己整合された前充電特性を持つ読出し専用メモリ | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 |