JPH06177126A

JPH06177126A - 薄膜積層体の形成方法

Info

Publication number: JPH06177126A
Application number: JP32213392A
Authority: JP
Inventors: Koichi Fukuda; 航一福田; Nobuhiko Sasaki; 順彦佐々木; Hirofumi Fukui; 洋文福井; Chisato Iwasaki; 千里岩崎; Yasuhiko Kasama; 泰彦笠間; Akira Abe; 章阿部; Kenichi Mimori; 健一三森; Makoto Sasaki; 真佐々木
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1992-12-01
Filing date: 1992-12-01
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】絶縁膜に導電膜が埋め込まれている薄膜積層
体の形成方法の提供。【構成】絶縁基板表面に所定パターンのレジスト膜を
形成し、前記レジスト膜上に絶縁膜を成膜した後、前記
レジスト膜で絶縁膜をリフトオフすることにより、前記
絶縁膜上に凹部を形成し、前記凹部に導電膜を埋め込む
ことにより形成することを特徴とする薄膜積層体の形成
方法。【効果】薄膜積層体の歩留まりの向上を図ると共に、
薄膜積層体上に形成される各積層膜が一定の膜厚で形成
可能で、この薄膜積層体を半導体装置に適用した場合に
は絶縁不良及び配線不良等の発生を防止し、歩留まりの
向上を図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体の製造プロセス
等における薄膜積層体の形成方法に関する。

【０００２】

【従来の技術】半導体プロセスを始め、薄膜の積層技術
は多くの分野に活用され、各種の素子を形成する際には
必須の技術となっている。特に、半導体プロセス等にお
いて、その薄膜化、小型化に伴って前記薄膜積層技術の
進歩は目覚ましいものがある。

【０００３】例えば図１６は、薄膜トランジスタをスイ
ッチ素子に用いたアクティブマトリックス液晶表示装置
の等価回路の一構成例を示すものである。図１６におい
て、多数の走査電極Ｇ１、Ｇ２、…、Ｇ_nと、多数の信
号電極線Ｓ１、Ｓ２、…、Ｓ_mとがマトリックス状に配線
され、各走査電極線Ｇはそれぞれ走査回路Ａに、各信号
電極線Ｓはそれぞれ信号供給回路Ｂに接続され、各線の
交差部分の近傍に薄膜トランジスタ（スイッチ素子）α
がもうけられ、この薄膜トランジスタαのドレインにコ
ンデンサとなる容量部１８と液晶素子１９とが接続され
て回路が構成されている。

【０００４】図１６に示す回路においては、走査電極Ｇ
１、Ｇ２、…、Ｇ_nを順次走査して１つの走査電極線Ｇ
上のすべての薄膜トランジスタαを一斉にオン状態と
し、この走査に同期させて信号供給回路Ｂから信号電極
線Ｓ１、Ｓ２、…、Ｓ_mを介し、このオン状態の薄膜ト
ランジスタαに接続されている容量部１８のうち、表示
するべき液晶素子１９に対応した容量部１８に信号電荷
を蓄積する。この蓄積された信号電荷は、薄膜トランジ
スタαがオフ状態になっている次の走査に至るまで、対
応する液晶素子１９を励起し続けるので、液晶素子１９
が制御信号により制御され、表示されたことになる。即
ち、このような駆動を行なうことで外部の駆動用の回路
Ａ、Ｂからは時分割駆動していても、各液晶素子１９は
スタティック駆動されていることになる。

【０００５】図１３は、図１６に等価回路で示した従来
のアクティブマトリックス液晶表示装置において、走査
電極線Ｇと信号電極線Ｓなどの部分を基板上に備えたも
のの一構成例を示すものである。図１３に示すアクティ
ブマトリックス表示装置において、ガラスなどの透明の
基板１上に、走査電極線Ｇと信号電極線Ｓとが互いの交
差部分に絶縁層４を介してマトリックス状に配線されて
いる。また、走査電極線Ｇと信号電極線Ｓとの交差部分
の近傍に薄膜トランジスタαが設けられている。

【０００６】図１３に示す薄膜トランジスタαは最も一
般的な構成のものであり、走査電極Ｇから引出して設け
たゲート電極２上に、絶縁層４を設け、この絶縁層４上
にアモルファスシリコン（ａ−Ｓｉ）からなる半導体層
７を設け、更にこの半導体層７上にアルミニウムなどか
らなるソース電極９ａとドレイン電極９ｂとを互いに対
向させて構成されている。なお、半導体層７の最上層は
イオンをドープしたアモルファスシリコンなどの半導体
層６にされていて、図１３に示す薄膜トランジスタαは
一般にチャネルエッチ型と称されている構造である。

【０００７】また、前記ドレイン電極９ｂは、絶縁層４
にあけられたコンタクトホール８Ｂを介して基板１上に
形成された画素電極３に接続されるとともに、前記ソー
ス電極９ａは、信号電極線Ｓに接続されている。また、
相互に対向したソース電極９ａとドレイン電極９ａとの
間の下方側の半導体層７によりチャネル部βが形成され
いる。そして、前記絶縁層４とソース電極９ａとドレイ
ン電極９ｂなどを覆ってこれらの上にパシベーション層
１００が設けられ、このパシベーション層１００上に配
向膜１０１が形成され、この配向膜１０１の上方に配向
膜１０２を備えた透明の基板１０３が設けられ、更に配
向膜１０１、１０２の間に液晶１０４が封入されてアク
ティブマトリックス液晶表示装置が構成されていて、前
記画素電極３が前記液晶１０４の分子に電界を印加する
と液晶分子の配向制御ができるようになっている。な
お、図１３において符号１０５で示すものは、基板１０
３の底面側に貼着されたブラックマスクである。

【０００８】そして、上記構成からなるアクティブマト
リックス液晶表示装置における薄膜トランジスタα部分
の要部拡大図を図１４に示すが、前記薄膜トランジスタ
αを製造するには、まず、図１５（ａ）に示すように、
低融点ガラス等の絶縁体からなる基板１上に、Ｐ（リ
ン）やＢ（ホウ素）をドープした多結晶シリコンあるい
はＣｒ、Ｍｏ、Ｔｉ等の低抵抗金属からなるゲート電極
２を形成する。次に、この上に図１５（ｂ）に示すよう
に、インジウム、スズ酸化物からなる透明導電膜（以
下、ＩＴＯ膜と略称する）３ａを形成する。この後、こ
のＩＴＯ膜３ａをフォトリソグラフィー技術を用いて、
図１５（ｃ）に示す形状に成形して画素電極３（下部電
極）を形成する。この際、エッチャントには、通常塩酸
硝酸混合系のものが用いられる。

【０００９】そして、この上に、図１５（ｄ）に示すよ
うに絶縁膜４を形成する。この絶縁膜４は、ゲート電極
２上にＳｉＯ₂（酸化珪素）、Ｓｉ₃Ｎ₄（窒化珪素）等
を被膜することにより形成される。次に、この絶縁膜４
の上には、薄膜トランジスタαの半導体層７を構成する
ａ−Ｓｉ層５と、ｎ⁺ａ−Ｓｉ層６とを形成する。そし
て、この表面にレジストを塗布し、これを感光・現像し
た後、前記ａ−Ｓｉ層５とｎ⁺ａ−Ｓｉ層６をエッチン
グ処理して、図１５（ｆ）に示すように半導体層７を形
成する。

【００１０】この後、前記画素電極３上部の絶縁膜４に
図１５（ｆ）に示すような、２０μm角程度の大きさで
画素電極３に達する深さ約数千Å程度のコンタクトホー
ル８を形成する。そして、このコンタクトホール８の内
部にＡｌ等からなる導通材８Ｂを充填するために、図１
５（ｇ）に示すように、スパッタ等で導通材８Ｂを成膜
した後、エッチング処理により不要部分を除去して、図
１５（ｈ）に示すような形状とする。次に、図１５
（ｉ）に示すように、これらの上にＡｌ（アルミニウ
ム）やＣｒ（クロム）のような抵抗値の小さい金属材料
からなる導電体膜９を被膜する。そして、この導電体膜
９をフォトリソグラフィー技術を用いて、パターニング
してソース電極９ａ、ドレイン電極９ｂを形成する。こ
の後、ソース電極９ａ、ドレイン電極９ｂをマスクとし
てｎ⁺ａ−Ｓｉ層６をエッチング加工し、チャンネル部
βを形成する。よって、このドレイン電極９ｂは、前記
コンタクトホール８内部に充填されたコンタクト材料８
Ｂを介して、前記画素電極３に接続された構造となって
いる。

【００１１】

【発明が解決しようとする課題】従って、上記のような
方法によって製造された薄膜トランジスタは、前記基板
１の上面とゲート電極２を覆うように絶縁層４が形成さ
れ、よって、ゲート電極２の上に積層された絶縁層４
は、前記ゲート電極２の凸部の形状に沿って積層される
こととなる。よって、図１５に示すような工程によって
形成された、前記凸部状のゲート電極２表面に一定の膜
厚を有する絶縁層４を形成することは難しく、特に図１
７に示すように前記ゲート電極２のコーナー４ａ、４ｂ
等において、この上に積層される前記絶縁層４が極めて
薄くなってしまったり、図１８に示すように、全く形成
されず（断切れ現象）、ゲート電極２とソース電極９ａ
との間で、絶縁不良が発生したり、前記ソース電極９ａ
の断線を生じるといった問題を有していた。

【００１２】そこで、従来上記のような問題を回避する
ために、特開平１−１７００４８に図１２に示すような
前記基板１０にゲート電極１２が埋め込まれている構成
の液晶基板が開示されている。図１２に示すような構成
からなる液晶基板においては、前記ゲート電極１２が基
板１０に埋め込まれている構成のために、この表面に積
層される積層膜は、所望の一定膜厚で成膜することがで
き、前記従来のようにゲート電極が基板に突出形成され
ているために生じるゲート電極表面上の積層膜の成膜不
良を確実に防止でき、前記成膜不良のために生じる絶縁
不良や、配線不良等を回避することができる。

【００１３】一方、本発明者は、前記断切れ現象や絶縁
不良の問題を回避するべく、鋭意研究を重ねた結果、こ
れらの問題を回避できる薄膜積層体の新規な製造方法を
発明するに至った。よって、本発明は上記事情に鑑みて
なされたもので、絶縁膜に導電膜が埋め込まれている薄
膜積層体の形成方法を提供し、前記基板及び導電膜上に
形成される各積層膜が一定の膜厚で形成可能で、歩留ま
りの良い薄膜積層体の形成方法の提供を目的とするもの
である。そしてさらに、こうした薄膜積層体を前記図１
６で示した液晶基板等の半導体装置に適用した場合に
は、前記薄膜積層体上に形成される絶縁膜、能動層、及
び導電膜を均一な膜厚で形成可能で、絶縁不良及び配線
不良等の発生を防止し、かつ前記半導体装置の製造コス
トの低減を図ることができる前記薄膜積層体の容易な形
成方法の提供を目的とするものである。

【００１４】

【課題を解決するための手段】請求項１に記載の薄膜積
層体の形成方法は、上記課題を解決するために、少なく
とも表面が絶縁性である基板の表面に所定パターンのレ
ジスト膜を形成し、前記レジスト膜上を含むあるいは含
まない前記基板の表面に絶縁膜を成膜した後、前記レジ
スト膜を除去することにより、前記絶縁膜に凹部を形成
し、前記凹部に導電膜を形成することを特徴とするもの
である。

【００１５】請求項２に記載の薄膜積層体の形成方法
は、上記課題を解決するために、少なくとも表面が絶縁
性である基板の表面に無電解メッキのための活性化処理
を施し活性化処理面を形成した後、前記活性化処理面上
に所定のパターンのレジスト膜を形成し、次いで、この
レジスト膜上を含むあるいは含まない前記基板の表面に
絶縁膜を形成して、前記レジスト膜を除去することによ
り、前記絶縁膜にその底部が前記活性化処理面となる凹
部を形成して、この凹部にのみ無電解メッキ処理によっ
て選択的に導電膜を形成することを特徴とするものであ
る。

【００１６】請求項３に記載の薄膜積層体の形成方法
は、上記課題を解決するために、少なくとも表面が絶縁
性である基板の表面に第一の導電膜を形成し、前記第一
の導電膜上に所定のパターンのレジスト膜を形成し、次
いで、前記レジスト膜をマスクとして適宜前記第一の導
電膜を除去し、このレジスト膜上を含むあるいは含まな
い前記基板の表面に前記第一の導電膜より厚い膜厚で絶
縁膜を成膜した後、前記レジスト膜を除去して、前記絶
縁膜にその底部が前記第一の導電膜となる凹部を形成し
て、前記凹部の前記第一の導電膜上にのみ選択的に第二
の導電膜を形成することを特徴とするものである。

【００１７】請求項４に記載の薄膜積層体の形成方法
は、上記課題を解決するために、基板の表面に絶縁膜を
成膜し、前記絶縁膜上に所定のパターンのレジスト膜を
形成し、前記レジスト膜をマスクとして前記絶縁膜にそ
の底部が前記基板となる凹部を形成し、前記凹部及び前
記レジスト膜上に第一の導電膜を形成し、前記レジスト
膜を除去することにより前記レジスト膜の上部に形成さ
れた第一の導電膜を除去し、前記凹部に形成された前記
第一の導電膜上に、選択的に第二の導電膜を形成するこ
とを特徴とするものである。

【００１８】

【作用】本発明は、上記プロセスにより少なくとも表面
が絶縁性である基板の表面に設けられた絶縁膜に凹部を
設け、前記凹部に導電膜を形成することにより薄膜積層
体を容易に形成することができる。そして、この薄膜積
層体上に積層膜を形成する際には、均一な膜厚で形成可
能で、かつ前記薄膜積層体上に積層膜を形成することに
より構成される薄膜構成体の歩留まりは、非常に良好で
ある。よって、上記構成からなる薄膜積層体を薄膜トラ
ンジスタ等に適用した場合には、前記薄膜積層体上に形
成される絶縁膜及び導電膜を均一な膜厚で形成可能で、
前記導電膜間の電気的絶縁性は良好で、絶縁不良及び配
線不良等の発生を防止し、前記薄膜トランジスタの歩留
まりの向上に寄与することができるものである。

【００１９】

【実施例】そこで、以下に本発明の薄膜積層体の形成方
法における実施例について、図面を参照しつつ説明す
る。（実施例１）図１は、本実施例１の薄膜積層体２５の形
成工程を示す図である。まず、図１（ａ）に示すよう
に、表面が絶縁性である基板２０表面にレジスト膜２１
を形成する。そして、フォトリソグラフィー技術によっ
て前記レジスト膜２１上に所定形状を切り欠いたフォト
マスクを被せ、これを露光した後、現像することによ
り、図１（ｂ）に示すような所定形状のレジスト膜２１
ａを形成する。次いで、図１（ｃ）に示すように、前記
絶縁基板２０上に絶縁膜２２を形成する。

【００２０】その後、前記レジスト膜２１ａを除去する
ことにより、図１（ｄ）に示すように前記絶縁膜２２に
凹部２２Ａを形成する。そして、前記凹部２２Ａに導電
膜２３を形成することにより、図１（ｅ）に示すような
実施例１の薄膜積層体２５を完成する。

【００２１】そこで、上述した実施例１の薄膜積層体２
５の形成方法によって製造された薄膜積層体の製造例１
の形成方法について図２を参照しつつ説明する。（製造例１）まず、図２（ａ）に示すように、ガラス基
板２６の表面上に膜厚１μmのポリメタクリル酸メチル
（以下ＰＭＭＡと略称す。）からなるレジスト膜２７
（ＯＦＰＲ８００：東京応化製）を塗布した。次いで、
前記レジスト膜２７を所定のパターンに形成するため
に、フォトリソグラフィー技術を用いて前記レジスト膜
２７上に所定形状を切り欠いたフォトマスクを被せ、こ
れを露光した後、現像することにより図２（ｂ）に示す
ような所定形状のレジスト膜２７ａを形成した。そして
さらに、前記ガラス基板２６及びレジスト膜２７ａ上に
シリコンテトラエトキシド（Ｓｉ（ＯＣ₂Ｈ₅）₄）、酢
酸そしてＨ₂Ｏ及びＨＣｌからなる塗布液をスピンコー
トにより被膜形成しＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓ
ｓ）膜２８を図２（ｃ）に示すように形成した後、５０
０℃で熱処理した。

【００２２】次いで、前記レジスト膜２７ａをＨ₂ＳＯ₄
とＨ₂Ｏ₂を１：４で混合した処理液によって除去するこ
とによって、前記レジスト膜２７ａ上に形成されていた
前記ＳＯＧ膜２８をリフトオフし、図２（ｄ）に示すよ
うに前記ガラス基板表面に形成されたＳＯＧ膜２８に凹
部２８Ａを形成した。その後、この上にメッキを行なう
ために活性化処理液（ＴＭＰセンシタイザーとＴＭＰア
クチベーター：奥野製薬製）によって図２（ｅ）に示す
ような表面処理を施し、前記凹部２８Ａの底面に露出し
たガラス基板２８Ａ及び前述したように熱処理加工され
たＳＯＧ膜に活性化処理面２９を形成した。次いで、図
２（ｆ）に示すように、前記活性化処理面２９上に無電
解メッキによってＮｉ−Ｐ膜３０（ＴＭＰ化学ニッケ
ル：奥野製薬製）を形成し、前記凹部２８Ａ以外に形成
されたＮｉ−Ｐ膜３０を研磨により除去して、前記凹部
２８Ａにのみ前記Ｎｉ−Ｐ膜からなる導電膜３０を形成
して図２（ｇ）に示すような製造例１の薄膜積層体３１
を完成した。

【００２３】さらに、上記製造例１においてはレジスト
膜２７ａ上の絶縁膜を熱処理ＳＯＧ法により形成した
が、このＳＯＧ法に代えてＬＰＤ（Liquid Phase Depos
ition）法により、前記絶縁膜を形成した場合の薄膜積
層体の形成方法を製造例２として、図３を参照しつつ以
下に説明する。（製造例２）まず、３（ａ）に示すように、ガラス基板
２６の表面上に膜厚１μmのＰＭＭＡからなるレジスト
膜２７（ＯＦＰＲ８００：東京応化製）を塗布した。次
いで、前記レジスト膜２７を所定のパターンに形成する
ために、フォトリソグラフィー技術を用いて前記レジス
ト膜２７上に所定形状を切り欠いたフォトマスクを被
せ、これを露光した後、現像することにより図３（ｂ）
に示すような所定形状のレジスト膜２７ａを形成した。
そしてさらに、前記ガラス基板２６上にＬＰＤ（Liquid
Phase Deposition）法により、ＳｉＯ₂膜６８を図３
（ｃ）に示すように形成した。

【００２４】ＬＰＤ法によるＳｉＯ₂膜６８の形成は、
常法により次のように実施した。液循環水槽に４７％フ
ッ化水素酸水溶液を入れ、飽和溶解度以上のＳｉＯ₂粉
末を加え攪拌しながら２４時間循環放置した。その後、
前記ガラス基板２６を、この液循環水槽に浸漬し、反応
開始剤としてアルミニウム粒子を加え、ガラス基板２６
上のみにＳｉＯ₂を成長させた。堆積速度はガラス基板
２６上では毎分約１Åであったが、レジスト膜２７ａ上
には全く堆積せず、光学顕微鏡観察によると、欠陥の無
い良質な膜ができた。

【００２５】次いで、前記レジスト膜２７ａをＨ₂ＳＯ₄
とＨ₂Ｏを１：４で混合した処理液によって除去するこ
とによって、図３（ｄ）に示すように前記ガラス基板表
面に形成されたＳｉＯ₂膜６８に凹部６８Ａを形成し
た。その後、この上にメッキを行なうために活性化処理
液（ＴＭＰセンシタイザーとＴＭＰアクチベーター：奥
野製薬製）によって、図３（ｅ）に示すような表面処理
を施し、前記凹部６８Ａの底面に露出したガラス基板及
びＳｉＯ₂膜６８に、活性化処理面２９を形成した。
次いで、図３（ｆ）に示すように、前記活性化処理面２
９上に無電解メッキによってＮｉ−Ｐ膜３０（ＴＭＰ化
学ニッケル：奥野製薬製）を形成し、前記凹部６８Ａ以
外に形成されたＮｉ−Ｐ膜３０を研磨により除去して、
前記凹部６８Ａにのみ前記Ｎｉ−Ｐ膜からなる導電膜３
０を形成して、図３（ｇ）に示すように製造例２の薄膜
積層体６９を完成した。

【００２６】さらに、実施例２の薄膜積層体の形成方法
について、図４を参照しつつ説明する。（実施例２）まず、図４（ａ）に示すように表面が絶縁
性の基板３２表面をメッキのための活性化処理を施し活
性化処理面３３を形成する。そして、前記活性化処理面
３３上に、図４（ｂ）に示すようにレジスト膜３４を形
成する。そして、フォトリソグラフィー技術によって前
記レジスト膜３４上に所定形状を切り欠いたフォトマス
クを被せ、これを露光した後、現像することにより図４
（ｃ）に示すような所定形状のレジスト膜３４ａを形成
する。さらに、この上に絶縁膜３５を図４（ｄ）に示す
ように成膜した後、前記レジスト膜３４ａを除去し、図
４（ｅ）に示すように前記絶縁基板３２上に形成された
絶縁膜３５に凹部３５Ａを形成するとともに、前記凹部
３５Ａの底面に前記活性化処理面３３を露出させる。そ
してその後、メッキ処理して図４（ｆ）に示すように、
前記凹部３５Ａにのみ選択的に導電膜３６を形成し、実
施例２の薄膜積層体３７を完成する。

【００２７】次いで、上述した実施例２における薄膜積
層体３７の形成方法を用いて形成した製造例３の薄膜積
層体の形成方法について、図５を参照しつつ説明する。（製造例３）図５（ａ）に示すようにガラス基板３８表
面上を活性化処理液（ＩＰＣアクセラ：奥野製薬製）に
よってメッキのための活性化処理を施し、活性化処理面
３９を形成した。そして、図５（ｂ）に示すように、前
記活性化処理面３９上に膜厚１μmのＰＭＭＡからなる
レジスト膜（ＯＦＰＲ８００：東京応化製）４０を塗布
した。そしてフォトリソグラフィー技術によって、前記
レジスト膜４０上に所定形状のフォトマスクを被せ、こ
れを露光した後、現像することにより図５（ｃ）に示す
ような所定形状のレジスト膜４０ａを形成した。そして
さらに、この上に図５（ｄ）に示すようにイオンビーム
ガンを用い蒸着により、Ｏ₂ガスと反応させてＳｉＯ₂膜
４１を成膜した。

【００２８】その後、前記レジスト膜４０ａをＨ₂ＳＯ₄
とＨ₂Ｏ₂を１：４の割合で混合した処理液によって除去
し、前記レジスト膜４０ａ上に形成されていた前記Ｓｉ
Ｏ₂膜４１をリフトオフして、図５（ｅ）に示すように
ガラス基板３８上に形成されたＳｉＯ₂膜４１表面に、
凹部４１Ａを形成するとともに、前記凹部４１Ａの底面
には前記活性化処理面３９を露出させた。その後、無電
解メッキを行ない前記凹部４１Ａにのみ図５（ｆ）に示
すようにＣｕ膜４２（ＯＰＣカッパーＴ：奥野製薬製）
を形成し、製造例２の薄膜積層体４３を完成した。ま
た、本製造例３においても、前記実施例１の製造例２に
示したＬＰＤ法を用いて絶縁膜を形成する薄膜積層体の
形成方法が適用できる事はいうまでもない。

【００２９】さらに、実施例３の薄膜積層体の形成方法
について、図６を参照しつつ説明する。（実施例３）図６（ａ）に示すように、表面が絶縁性の
基板４４表面に導電膜４５を形成する。次いで、前記基
板４４表面に図６（ｂ）に示すようにレジスト膜４６を
形成する。その後、前記レジスト膜４６をフォトリソグ
ラフィー技術を用いて、所定形状のフォトマスクを被
せ、これを露光した後、現像することにより図６（ｃ）
に示すような所定形状のレジスト膜４６ａを形成する。
そして、前記レジスト膜４６ａをマスクとして、図６
（ｄ）に示すように前記導電膜４５を適宜除去する。次
いで、この上に図６（ｅ）に示すように絶縁膜４７を前
記導電膜４５より厚い膜厚で成膜する。その後、図６
（ｆ）に示すように前記レジスト膜４６ａを除去するこ
とにより、前記絶縁基板４４上に形成された絶縁膜４７
に、凹部４７Ａを形成する。そして、図６（ｇ）に示す
ように前記凹部４７Ａの前記導電膜４５上にのみ選択的
に導電膜４８を形成することによって、実施例３の薄膜
積層体４９を完成する。

【００３０】そして、上記実施例３の薄膜積層体４９の
形成方法により製造された製造例４の薄膜積層体の形成
方法について、図７を参照しつつ説明する。（製造例４）図７（ａ）に示すように、ガラス基板５０
表面上にスパッタ法によって第一の導電膜としてＩＴＯ
（インジウム・スズ酸化物）膜５１を形成した。そし
て、前記ＩＴＯ膜５１上に図７（ｂ）に示すように、膜
厚１μmのＰＭＭＡからなるレジスト膜（ＯＦＰＲ８０
０：東京応化製）５２を塗布した。その後、前記レジス
ト膜５２をフォトリソグラフィー技術を用いて、所定形
状のフォトマスクを被せ、これを露光した後、現像する
ことにより図７（ｃ）に示すような所定形状のレジスト
膜５２ａを形成した。続いて、前記レジスト膜５２ａを
マスクとして、図７（ｄ）に示すように前記ＩＴＯ膜５
１を適宜除去した。

【００３１】次いで、蒸着法によって図７（ｅ）に示す
ように、前記ＩＴＯ膜５１より厚い膜厚でイオンビーム
ガンを用いて蒸着によりＯ₂と反応させつつ、ＳｉＯ₂膜
５３を成膜した。その後、前記レジスト膜５２ａをＨ₂
ＳＯ₄とＨ₂Ｏ₂を１：４の割合で混合した処理液によっ
て除去し、前記レジスト膜５２ａ上に形成されていた前
記ＳｉＯ₂膜５３をリフトオフして、図７（ｆ）に示す
ようにガラス基板５０表面上に形成されたＳｉＯ₂膜５
３に凹部５３Ａを形成した。そして、ＣｕＳＯ₄・５Ｈ₂
Ｏを２５０ｇ／ｌとＨ₂ＳＯ₄を５０ｇ／ｌの混合したメ
ッキ液を用いて電解メッキを行ない、図７（ｇ）に示す
ように、前記凹部５３ＡのＩＴＯ膜５１上にのみ第二導
電膜としてＣｕ膜５４（ＯＰＣカッパ−Ｔ：奥野製薬
製）を選択成長させることにより形成し製造例４の薄膜
積層体５５を完成した。本製造例４では、第一導電膜と
してＩＴＯ膜を用いたが、この第一導電膜の材質はこれ
に限られるものではなく、各種金属が適宜適応可能であ
る事はいうまでもない。

【００３２】また、上記製造例４と異なり、前記第一導
電膜のＩＴＯ膜上に形成される第二導電膜にＮｉ膜を形
成した場合の薄膜積層体の製造例５の形成方法につい
て、図７を参照しつつ以下に説明する。（製造例５）図７（ａ）に示すように、ガラス基板５０
表面上にスパッタ法によって、第一導電層としてＩＴＯ
（インジウム・スズ酸化物）膜５１を形成した。そし
て、前記ＩＴＯ膜５１上に図７（ｂ）に示すように膜厚
１μmのＰＭＭＡからなるレジスト膜（ＯＦＰＲ８０
０：東京応化製）５２を塗布した。その後、前記レジス
ト膜５２をフォトリソグラフィー技術を用いて、所定形
状のフォトマスクを被せ、これを露光した後、現像する
ことにより図７（ｃ）に示すような所定形状のレジスト
膜５２ａを形成した。続いて、前記レジスト膜５２ａを
マスクとして、図７（ｄ）に示すように前記ＩＴＯ膜５
１を適宜除去した。

【００３３】次いで、蒸着法によって図７（ｅ）に示す
ように、前記ＩＴＯ膜５１より厚い膜厚でイオンビーム
ガンを用いて蒸着によりＯ₂と反応させつつＳｉＯ₂膜５
３を成膜した。その後、前記レジスト膜５２ａをＨ₂Ｓ
Ｏ₄とＨ₂Ｏを１：４の割合で混合した処理液によって除
去し、前記レジスト膜５２ａ上に形成されていた前記Ｓ
ｉＯ₂膜５３をリフトオフして、図７（ｆ）に示すよう
にガラス基板５０表面上に形成されたＳｉＯ₂膜５３に
凹部５３Ａを形成した。そして、無電解ニッケルメッキ
を行ない、図７（ｇ）に示すように、前記凹部５３Ａの
ＩＴＯ膜５１上にのみ第二導電層として導電膜５４’
（ＩＴＯ９０トップニコロン：奥野製薬製）を選択成長
させることにより形成し製造例６の薄膜積層体５５’を
完成した。

【００３４】本製造例５では、第一導電層としてＩＴＯ
膜を用いて、選択的に導電膜５４’を析出形成したが、
第一導電層としてニッケルを用いても、凹部５３Ａに選
択的に第二導電層としてニッケルを析出形成することが
できる。（ＩＣＰトップニコロンＵＳＤ：奥野製薬
製）。

【００３５】また、さらに上記製造例４及び製造例５と
異なり、第一導電層・第二導電膜にＷ膜を使用した場合
の薄膜積層体の製造例６の形成方法を図８を参照しつ
つ、説明する。（製造例６）まず、図８（ａ）に示すようにガラス基板
５６上にスパッタ法によってＷ膜５７を形成した。そし
て、前記Ｗ膜５７上に図８（ｂ）に示すような膜厚１μ
mのＰＭＭＡからなるレジスト膜（ＯＦＰＲ８００：東
京応化製）５８を塗布した。その後、前記レジスト膜５
８をフォトリソグラフィー技術を用いて、所定形状のフ
ォトマスクを被せ、これを露光した後、現像することに
より図８（ｃ）に示すような所定形状のレジスト膜５８
ａを形成した。続いて、前記レジスト膜５８ａをマスク
として図８（ｄ）に示すように前記Ｗ膜５７を適宜除去
した。そして、図８（ｅ）に示すようにＬＰＤ法によっ
てＳｉＯ₂膜５９を前記Ｗ膜５７より厚い膜厚で成膜し
た。次いで、前記レジスト膜５８ａをＨ₂ＳＯ₄とＨ₂Ｏ₂
を１：４の割合で混合した処理液によって除去し、図８
（ｆ）に示すように、ガラス基板５６表面に形成された
前記ＳｉＯ₂膜５９表面に凹部５９Ａを形成した。次い
でその後、選択ＣＶＤ法により前記凹部５９ＡのＷ膜５
７上にのみ第二導電膜として、Ａｌ膜６０を選択成長さ
せることにより形成し、図８（ｇ）に示すような製造例
６の薄膜積層体６１を完成した。本製造例６では第一
導電膜としてＷを、第二導電膜としてＡｌを用いたが、
適宜可能な材質は、これに限られるものではなく、各種
材料が使用可能である。

【００３６】さらに、実施例４の薄膜積層体の形成方法
について、図９を参照しつつ説明する。（実施例４）図９（ａ）に示すように、基板７０表面に
絶縁膜７１を形成する。次いで、前記絶縁膜７１表面に
レジスト膜を形成する。その後、前記レジスト膜７２を
フォトリソグラフィー技術を用いて、所定形状のフォト
マスクを被せ、これを露光した後、現像することにより
図９（ｂ）に示すように、所定形状のレジスト膜７２ａ
を形成する。そして、前記レジスト膜７２ａをマスクと
して、図９（ｃ）に示すように前記絶縁膜７１を適宜除
去することにより、底部に前記基板を露出した凹部７１
Ａが形成される。次いで、前記レジスト膜７２ａ、及び
凹部７１Ａ上に図９（ｄ）に示すように、第一の導電膜
７３を成膜する。続いて、図９（ｅ）に示すように前記
レジスト膜７２ａを除去し、前記絶縁膜７１に形成され
た凹部７１Ａの前記第一導電膜７３上にのみ選択的に、
第二の導電膜７４を形成することによって、実施例４の
薄膜積層体７５を完成する。

【００３７】そして、上記実施例４の薄膜積層体７５の
形成方法により製造された製造例７の薄膜積層体の形成
方法について、図１０を参照しつつ説明する。（製造例７）図１０（ａ）に示すように、ガラス基板８
０表面上に蒸着法によって絶縁膜として酸化シリコン膜
８１を形成した。そして、前記酸化シリコン膜８１上に
膜厚１μmのＰＭＭＡからなるレジスト膜（ＯＦＰＲ８
００：東京応化製）を塗布した。その後、前記レジスト
膜をフォトリソグラフィー技術を用いて、所定形状のフ
ォトマスクを被せ、これを露光した後、現像することに
より図１０（ｂ）に示すような所定形状のレジスト膜８
２ａを形成した。続いて、前記レジスト膜８２ａをマス
クとして、図１０（ｃ）に示すように前記酸化シリコン
膜８１を適宜除去し、前記基板８０上に形成された絶縁
膜８１に形成された凹部８２Ａを形成するとともに、前
記凹部８２Ａの底面に基板８０を露出させた。

【００３８】次いで、図１０（ｄ）に示すように、前記
レジスト膜８２ａ上及び前記凹部８２Ａの底面にスパッ
タ法によりＩＴＯ膜８３を成膜する。続いて、図１０
（ｅ）に示すように、前記レジスト膜８２ａをマスクと
して、前記ＩＴＯ膜８３を適宜除去した。そして、無電
解ニッケルメッキを行ない、前記凹部８３ＡのＩＴＯ膜
８３上にのみ第二導電層として、導電膜８４（ＩＴＯ９
０トップニコロン：奥野製薬製）を選択成長させること
により形成し、製造例７の薄膜積層体８５を形成した。

【００３９】本製造例７では、第一導電層としてＩＴＯ
膜を用いて、選択的に第二の導電膜８４を析出形成した
が、第一導電層としてニッケルを用いても、無電解ニッ
ケルメッキにより凹部８２Ａに選択的に第二導電層とし
てニッケルを析出形成することができる。（ＩＣＰトッ
プニコロンＵＳＤ：奥野製薬製）。さらにまた、前記
第一導電層にＩＴＯ膜、Ｎｉ以外の他の金属を用いた場
合でも、電解メッキあるいは選択ＣＶＤ法により前記凹
部８２Ａに選択的に第二導電膜として適宜各種の金属を
析出形成することが可能であるのはいうまでもない。ま
た、上記製造例７における絶縁膜８１の形成方法とし
て、蒸着法の他にＬＰＤ法あるいは熱処理ＳＯＧ法など
を適宜使用することができるのは勿論である。

【００４０】以上、本実施例１〜実施例４及び製造例１
〜製造例７に示すように、表面が絶縁性を有する材料か
らなる基板に、凹部２２Ａ、２８Ａ、３５Ａ、４１Ａ、
４７Ａ、５３Ａ、５９Ａ、６８Ａ、７１Ａ、８２Ａを設
け、前記凹部２２Ａ、２８Ａ、３５Ａ、４１Ａ、４７
Ａ、５３Ａ、５９Ａ、７１Ａ、６８Ａ、８２Ａに、導電
膜２３、３０、３６、４２、４８、５４、５４’、６
０、７４、８４を埋めこむことにより薄膜積層体２５、
３１、３７、４３、４９、５５、５５’、６１、７５、
６９、８５を容易に形成することができる。

【００４１】特に、上述したように表面が絶縁体材料か
らなる基板に凹部２２Ａ、２８Ａ、３５Ａ、４１Ａ、４
７Ａ、５３Ａ、５９Ａ、６８Ａ、７１Ａ、８２Ａを形成
するために、一般的なエッチングを用いた場合には、図
１１に示すような幅ａのサイドエッチ部Ｓを生じてしま
い、前記凹部の精密加工が難しかったが、前記一般的な
エッチングに代えて、レジストを用いることにより、前
記凹部２２Ａ、２８Ａ、３５Ａ、４１Ａ、４７Ａ、５３
Ａ、５９Ａ、６８Ａ、７１Ａ、８２Ａを所定寸法で精密
設計することができる。そしてさらに、本発明方法によ
る薄膜積層体の形成方法においては、上記製造例１〜製
造例７に示したように、前記基板材料及び前記凹部２８
Ａ、４１Ａ、５３Ａ、５９Ａ、６８Ａ、７１Ａ、８２Ａ
中に形成された導電体３０、４２、５４、５４’、６
０、７４、８４の材料等を限定せず、幅広い用途に併せ
た種々の材料を選択可能で、上述したような前記基板に
精密寸法の凹部を形成することが容易である。

【００４２】従って、上記のような形成方法によって製
造された薄膜積層体上に積層膜を形成する際には、均一
な膜厚で形成可能で、かつ前記薄膜積層体上に積層膜を
形成することにより構成される薄膜構成体の歩留まりは
非常に良好となる。よつて、上記のような薄膜積層体
は、薄膜形成技術がキーテクノロジとなる半導体プロセ
ス等に適用することができる。例えば、上記薄膜積層体
を液晶基板等に適用した場合には、前記薄膜積層体上に
形成される絶縁膜及び導電膜を均一な膜厚で形成可能
で、前記導電膜間に良好に電気的絶縁性を有し、絶縁不
良及び配線不良等の発生を防止し、前記液晶基板の歩留
まりの向上に寄与することができる。

【００４３】

【発明の効果】本発明の薄膜積層体の形成方法によれ
ば、少なくとも表面が絶縁体材料からなる基板表面に凹
部を設け、前記凹部に導電膜を形成することにより、少
なくとも絶縁性である基板に導電体が形成された構成か
らなる薄膜積層体を容易に形成することができる。特
に、上述したようにレジストを用いて、前記基板に凹部
を形成することにより前記凹部を所定寸法で、精密形成
することが可能となる。そしてさらに、本発明方法によ
る薄膜積層体の形成方法においては、前記基板の材料及
び前記凹部中に埋め込まれた導電体の材料等を限定せ
ず、幅広い用途に併せた種々の材料を選択可能で、上述
したように前記基板に精密寸法の凹部を形成することが
容易である。

【００４４】従って、上記のような形成方法によって製
造された薄膜積層体上に積層膜を形成する際には、均一
な膜厚で形成可能で、かつ前記薄膜積層体上に積層膜を
形成することにより構成される薄膜構成体の歩留まりは
非常に良好となる。

【００４５】よって、上記のような薄膜積層体は、薄膜
形成技術がキーテクノロジとなる半導体プロセス等に適
用することができる。例えば、上記薄膜積層体を液晶基
板等に適用した場合には、前記薄膜積層体上に形成され
る絶縁膜及び導電膜を均一な膜厚で形成可能で、前記導
電膜間は良好な電気的絶縁性を有し、絶縁不良及び配線
不良等の発生を防止し、前記液晶基板の歩留まりの向上
に寄与することができる。

【００４６】従って、個々の回路パターンを微小にする
ことにより著しい発展を遂げてきた集積回路（ＩＣ）技
術等に、上述したような実施例の薄膜積層体の形成方法
によって形成された薄膜積層体を適用することにより、
前記ＩＣ技術の高集積化・高速化に寄与することができ
る。

【図面の簡単な説明】

【図１】図１は、本発明の実施例１における薄膜積層体
の形成工程を説明するための図である。

【図２】図２は、実施例１における製造例１の薄膜積層
体の形成工程を説明するための図である。

【図３】図３は、実施例１における製造例２の薄膜積層
体の形成工程を説明するための図である。

【図４】図４は、本発明の実施例２における薄膜積層体
の形成工程を説明するための図である。

【図５】図５は、実施例２における製造例３の薄膜積層
体の形成工程を説明するための図である。

【図６】図６は、本発明の実施例３における薄膜積層体
の形成工程を説明するための図である。

【図７】図７は、実施例３における製造例４及び製造例
５の薄膜積層体の形成工程を説明するための図である。

【図８】図８は、実施例３における製造例６の薄膜積層
体の形成工程を説明するための図である。

【図９】図９は、本発明の実施例４における薄膜積層体
の形成工程を説明するための図である。

【図１０】図１０は、実施例４における製造例７の薄膜
積層体の形成工程を説明するための図である。

【図１１】図１１は、絶縁材料からなる基板に凹部を形
成する手段に一般的なエッチングを用いた場合にサイド
エッチが生じた状態を示す図である。

【図１２】図１２は、絶縁材料からなる基板に凹部が形
成され、前記凹部に導電体が形成された薄膜積層体の構
成を示す概略構成図である。

【図１３】図１３は、従来のアクティブマトリクス液晶
表示装置の略断面図である。

【図１４】図１４は、図１３の薄膜トランジスタ部分に
おける要部拡大図である。

【図１５】図１５は、図１３に示す薄膜トランジスタの
製造工程を説明するための図である。

【図１６】図１６は、従来のアクティブマトリックス液
晶表示装置の等価回路の一例を示す回路図である。

【図１７】図１７は、図１３に示す薄膜トランジスタを
従来の製造方法によって形成する際に、ゲート電極に絶
縁層が成膜された状態を示す一構成例である。

【図１８】図１８は、図１３に示す薄膜トランジスタを
従来の製造方法によって形成する際に、ゲート電極に絶
縁層が成膜された状態を示す一構成例である。

【符号の説明】

２０、３２、４４、表面が絶縁性の基板２２、３５、４７、絶縁膜２２Ａ、２８Ａ、３５Ａ、４１Ａ、４７Ａ、５３Ａ、５
９Ａ、６８Ａ、８２Ａ、凹部２３、３０、３６、４２、４８、導電膜５１、５７、７３、第一導電膜５４、５４’、６０、７４、第二導電膜２５、３１、３７、４３、４９、５５、６１、７５、８
５、薄膜積層体２６、３８、５０、５６、ガラス基板（基板）２８、ＳＯＧ膜（絶縁膜）３０、Ｎｉ−Ｐ膜（導電膜）４１、５３、５９、ＳｉＯ₂膜（絶縁膜）４２、５４、Ｃｕ膜（導電膜）６０、Ａｌ膜５４’、８４、Ｎｉ膜

フロントページの続き (72)発明者岩崎千里東京都大田区雪谷大塚町１番７号アルプス電気株式会社内 (72)発明者笠間泰彦東京都大田区雪谷大塚町１番７号アルプス電気株式会社内 (72)発明者阿部章東京都大田区雪谷大塚町１番７号アルプス電気株式会社内 (72)発明者三森健一東京都大田区雪谷大塚町１番７号アルプス電気株式会社内 (72)発明者佐々木真東京都大田区雪谷大塚町１番７号アルプス電気株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも表面が絶縁性である基板の表
面に所定パターンのレジスト膜を形成し、前記レジスト
膜上を含むあるいは含まない前記基板の表面に絶縁膜を
成膜した後、前記レジスト膜を除去することにより、前
記絶縁膜に凹部を形成し、前記凹部に導電膜を形成する
ことを特徴とする薄膜積層体の形成方法。
【請求項２】少なくとも表面が絶縁性である基板の表
面に無電解メッキのための活性化処理を施し活性化処理
面を形成した後、前記活性化処理面上に所定のパターン
のレジスト膜を形成し、次いで、このレジスト膜上を含
むあるいは含まない前記基板の表面に絶縁膜を形成し
て、前記レジスト膜を除去することにより、前記絶縁膜
にその底部が前記活性化処理面となる凹部を形成して、
この凹部にのみ無電解メッキ処理によって選択的に導電
膜を形成することを特徴とする薄膜積層体の形成方法。
【請求項３】少なくとも表面が絶縁性である基板の表
面に第一の導電膜を形成し、前記第一の導電膜上に所定
のパターンのレジスト膜を形成し、次いで、前記レジス
ト膜をマスクとして、適宜前記第一の導電膜を除去し、
このレジスト膜上を含むあるいは含まない前記基板の表
面に前記第一の導電膜より厚い膜厚で絶縁膜を成膜した
後、前記レジスト膜を除去して、前記絶縁膜にその底部
が前記第一の導電膜となる凹部を形成して、前記凹部の
前記第一の導電膜上にのみ選択的に第二の導電膜を形成
することを特徴とする薄膜積層体の形成方法。
【請求項４】基板の表面に絶縁膜を成膜し、前記絶縁
膜上に所定のパターンのレジスト膜を形成し、前記レジ
スト膜をマスクとして前記絶縁膜にその底部が前記基板
となる凹部を形成し、前記凹部及び前記レジスト膜上に
第一の導電膜を形成し、前記レジスト膜を除去すること
により前記レジスト膜の上部に形成された第一の導電膜
を除去し、前記凹部に形成された前記第一の導電膜上
に、選択的に第二の導電膜を形成することを特徴とする
薄膜積層体の形成方法。