JPH06177166A

JPH06177166A - 電界効果トランジスタ及びその製造方法

Info

Publication number: JPH06177166A
Application number: JP33143592A
Authority: JP
Inventors: Takuma Tanimoto; 琢磨谷本; Mitsuhiro Mori; 光廣森; Makoto Kudo; 真工藤; Tomoyoshi Mishima; 友義三島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-11
Filing date: 1992-12-11
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】寄生容量を低減し、短チャネル効果が起こり難
い電界効果トランジスタおよびその製造方法を提供す
る。【構成】ソース電極とドレイン電極との間の半導体表面
の一部に二重の開口部を設け、深い方の開口部にゲート
電極を内接してほぼ垂直に配置し、かつ、ゲート電極は
ソース側へオフセットして配置される。【効果】ドレイン耐性が向上し、ゲート・ドレイン間寄
生容量が低下して、短チャネル効果が少ない電界効果ト
ランジスタが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴと記す）およびその製造方法に関し、詳
しくは、ドレイン耐圧が高く、ゲート・ドレイン間容量
が小さく、かつ短チャネル効果が起り難いＦＥＴおよび
その製造方法に関する。

【０００２】

【従来の技術】周知のように、従来、ＦＥＴの構造に関
しては、非常に多く提案されている。それらの中で、ゲ
ート電極をソース・ドレインよりも低い部分に形成し、
当該ゲート電極が、ソースおよびドレイン電極に対して
非対称に配置されたれているＦＥＴが、例えば１９９０
年電子情報通信学会秋季全国大会予稿集Ｃ−４２２に提
案されている。

【０００３】また、上記低い部分を二重に形成し、小さ
い方の部分内にゲート電極を接続させたＦＥＴが、例え
ば信学技報ＥＤ９１−１４９(1991年)７９頁に提案され
ている。

【０００４】

【発明が解決しようとする課題】上記１９９０年電子情
報通信学会秋季全国大会予稿集Ｃ−４２２に提案されて
いるＦＥＴは、ゲートがオフセットに配置、すなわち、
ソースおよびドレイン電極に対して非対称な位置に配置
されているので、素子特性を効果的に向上させることが
できる。しかし、このＦＥＴは、図２に示したように、
ゲート電極５３が斜めに形成されている。そのため、形
成が困難であるばかりでなく、ドレイン抵抗が大きい、
しきい値電圧を低く出来ないおよびゲート長が大きくな
ってしまうなどの問題がある。なお、図２において、記
号１は半絶縁性ＧａＡＳ基板、２はアンドープＧａＡｓ
バッファ層、３はアンドープＩｎＧａＡｓチャネル層、
４はアンドープバリア層、５はアンドープGaAsカバー
層、６はｎ−ＧａＡｓキャップ層、５０は絶縁膜、５１
はソース電極、５２はドレイン電極、５３はゲート電極
を、それぞれ示す。

【０００５】また、上記信学技報ＥＤ９１−１４９(199
1年)７９頁に提案されているＦＥＴは、図３に示したよ
うに、上記低い部分の底部にさらに第２の低い部分を形
成し、この第２の低い部分内をゲート電極５３によって
充填した構造を有している、このＦＥＴにおいては、ゲ
ート電極５３は、バリヤ層４上のカバー層５に設けられ
た第２の低い部分を充填し、かつ、バリヤ層４の表面に
対して斜めではなく、ほぼ直角に設けられている。しか
し、このゲート電極５３はオフセットに配置されておら
ず、ソース・ドレイン５０、５２に対して対称な位置に
配置されているので、ゲート長によるしきい値電圧の変
動が大きく、良好な特性を有するＦＥＴを高い歩留まり
で生産するのは困難であった。

【０００６】本発明の目的は、従来のＦＥＴが有する上
記問題を解決し、寄生容量やドレインコンダクタンスが
低く、短チャンネル効果が生じ難いＦＥＴ、およびこの
ＦＥＴを高い精度で容易に製造することのできる製造方
法をを提供することでる。

【０００７】

【課題を解決するための手段】上記目的を達成するため
本発明は、ソースー・ドレイン間の間隙に、この間隙の
底部の第３の化合物半導体層を貫通し、その下の第２の
化合物半導体層の表面に接するゲート電極を、上記第２
の化合物半導体層の表面に対してほぼ垂直に、かつ、ソ
ース・ドレインに対して非対称な位置、すなわち、オフ
セットな位置に配置する。

【０００８】ゲート電極の両側に絶縁膜を形成せず、ゲ
ート電極とドレイン電極側の第４の化合物半導体層との
間に空間が存在するようにすると、本発明の効果はさら
に顕著となる。また、ゲート電極の横の上記低い部分と
ドレイン電極の間に、さらに第３の低い部分を設けるこ
とも出来る。この場合、第３の低い部分を設けない場合
よりも、特性はやや劣るが、リソグラフィーの合わせ精
度等に影響されることがなくなるので、ＦＥＴの形成が
極めて容易になる。

【０００９】また、このＦＥＴは、半導体層の所定領域
を等方的にエッチングして第１の低い部分を形成した
後、マスクの開口寸法に忠実にエッチすることが出来る
異方性エッチングによって、上記第１の低い部分によっ
て露出された半導体層の、ドレインに近い位置に第２の
低い部分を形成し、さらに、この第２の低い部分を充填
するように、ゲート電極を形成することによって製造さ
れる。

【００１０】

【作用】ＦＥＴの作用は、通常図４に示した等価回路に
置き換えることができる。このような等価回路定数を用
いて、素子の高周波での動作と利得の目安となる、電力
利得遮断周波数ｆmaxは数１のように表される。数１に
おいて各項は図３における記号にそれぞれ対応する。

【００１１】

【数１】

【００１２】数１から明らかなように、電力利得遮断周
波数ｆmaxを大きくするためには、分母に含まれている
るゲート−ドレイン間容量Ｃgdおよびドレインコンダク
タンスｇdを小さくすることが必要である。これらの量
は、ゲート電極とドレイン側のキャップ層の間距離が大
きくなるにしたがって低下するため、ゲート電極とドレ
イン側のキャップ層との距離を大きくすることが必要と
なる。また、ゲート電極とドレイン電極の間、特に半導
体層の表面に絶縁膜が存在すると、絶縁膜は大きな誘電
率を有しているため、ゲート・ドレイン間容量が増大す
る。従って、この間に絶縁膜が全く存在しないか、ある
いは絶縁膜が存在しない領域を設けることによって、上
記ゲート・ドレイン間容量の増大を防止し、特性は向上
する。

【００１３】一方、ＦＥＴ特性にとって重大な影響を与
えるソース抵抗Ｒsは、ゲート電極とソース側のキャッ
プ層の距離によって大きな影響を受け、この距離を短く
するほど抵抗を低くすることができる。従って、ゲート
電極をソース電極側へ近付けることにより、対称な位置
にゲート電極を配置した場合よりも良好な結果が得られ
る。

【００１４】また、ゲート電極を第２の化合物半導体層
内に埋め込むことにより、ソース抵抗Ｒsを大きくする
ことなしに、ＦＥＴの真性部分の特性を向上できる。こ
の場合、図１に示したカバー層５として、ＧａＡｓな
ど、化学的に安定な材料を用いることができるので、従
来のように不安定なＡｌＧａＡｓなどが表面に露出さる
ことはないので、経時的なデバイス特性の劣化や、製造
中における表面の削れなどを防ぐことができる。

【００１５】オフセットゲート構造を有するＦＥＴにお
ける電界分布の例を図５に示す。ゲート電圧が印加され
ていないときの電界分布は、主にゲート開口部のドレイ
ン端に集中しており、ゲート電極と開口部のドレイン端
との距離が大きくなるほど電界集中が緩和されて、ドレ
インコンダクタンスが低下する。

【００１６】また、本構造を有するＦＥＴにおいて、ゲ
ート長のみを変えたときのしきい電圧の変化を図６に示
す。図６のの実線２００から明らかなように、オフセッ
トゲート構造でないときは、ゲート長がほぼ０.２μｍ
以下になると、しきい電圧が著しく低下する。しかし、
本発明によれば、破線２０１から明らかなように、ゲー
ト長がほぼ０.２μｍ以下になっても、しきい電圧の変
化は極めて少なく、はるかに良好な結果が得られた。こ
のような効果は、ドレイン電極側における電界集中が小
さくなったため、短チャネル効果が起こりに難くなった
ために得られたものと考えられる。

【００１７】

【実施例】以下に本発明の実施例を図面を用いて説明す
る。以下の説明において、ＡｌＧａＡｓはＧａＡｓ中の
Ｇａ原子の一部をＡｌで置換したもの、ＩｎＧａＡｓは
ＧａＡｓ中のＧａ原子のうちの一部をＩｎで置換したも
の、ＩｎＡｌＡｓはＡｌＡｓ中のＡｌ原子の一部をＩｎ
で置換したものを意味する。

【００１８】〈実施例１〉図７は本発明の第１の実施例
を示す断面図である。このＦＥＴの製造方法を説明す
る。

【００１９】周知のＭＢＥ(分子線エピタキシー)法にを
用いて、半絶縁性ＧａＡｓ基板１上に、アンドープＧａ
Ａｓ層（厚さ:５００ｎｍ）２、アンドープＩｎＧａＡ
ｓ(Ｉｎ組成：０．２５，厚さ:８ｎｍ)チャネル層３、
アンドープＡｌＧａＡｓスペーサ層(ＡＬ組成：０．２
５，厚さ：２ｎｍ)７、ｎ−ＡｌＧａＡｓキャリア供給
層(Ａｌ組成：０．２５，厚さ：１５ｎｍ，Ｓｉ濃度：
５×１０¹⁸／ｃｍ³）８、アンドープＡｌＧａＡｓバリ
ア層（Ａｌ組成：０．２５，厚さ：１０ｎｍ）９、アン
ドープＧａＡｓカバー層(厚さ：２０ｎｍ）５、アンド
ープＡｌＧａＡｓ層（Ａｌ組成：０．２５，,厚さ：３
ｎｍ）およびｎ−ＧａＡｓキャップ層（Ｓｉ濃度：７×
１０¹⁸／ｃｍ³，厚さ：１６０ｎｍ）６を順次形成し
た。

【００２０】周知のメサエッチによる素子間分離を行な
った後、蒸着法によって絶縁膜を形成し、次に、ソース
電極５１およびドレイン電極５２を、周知のリフトオフ
法を用いて形成した。ソース・ドレイン電極材料にはＡ
ｕＧｅ／Ｍｏ／Ａｕを用い、蒸着後に窒素雰囲気中で熱
処理(４００℃，５分)を行なった。リフトオフ法のマス
クとしては、通常のホトリソグラフィープロセスによっ
て、絶縁膜に開口を形成したものを用いた。さらに、ｎ
−ＧａＡｓキャップ層６の表面の、電極を形成すべき部
分を、４０ｎｍ程度ウエットエッチした。

【００２１】次に、図８に示したように（図面を簡略に
するため、図８では、層２〜８は図示が省略されてい
る）、ホトレジスト膜５４を形成し、通常のホトリソグ
ラフィープロセスにって所望部分を開口した後、周知の
反応性イオンエッチング法を用いて、酸化膜５０の露出
された部分ををエッチングして除去した。さらに、ｎ−
ＧａＡｓ層６の露出された部分を等方性エッチして、図
９示したように、酸化膜５０の開口部よりも大きな領域
をサイドエッチによって除去した。

【００２２】次に、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓ
ｓ）を全面に塗布した後、全面異方性エッチングを行な
って、図１０に示したように、上記ＳＯＧ５５を開口部
内のみに残し、他の部分からは除去して表面を平坦にし
た。図１０は、ＳＯＧ５５によって開口部内が完全に充
填された場合を示したが、必ずしも完全に充填する必要
はなく、開口部が外部から遮断されていればよい。

【００２３】図１１に示したように、レジスト膜５６を
前面に塗布した後、周知の電子線ビームリソグラフィー
を用いて開口し、その下の酸化膜５０とＧａＡｓ層６の
露出された部分をエッチして除去した。次に、図１２に
示したように、ウエットエッチングと反応性イオンエッ
チングによって、アンドープＡｌＧａＡＳ層１０および
アンドープＧａＡｓカバー層５の所望部分を除去して第
２の開口部を形成し、その下のアンドープＡｌＧａＡｓ
層９の表面を露出させた。

【００２４】次に、Ａｌ膜を形成した後、ゲート長０.
１μｍ、ゲート幅２００μｍのゲート電極５３を、アン
ドープＡｌＧａＡｓ層９の露出された表面上に、周知の
リフトオフによって形成し、図１３に示したＦＥＴが形
成された。

【００２５】本実施例によるＦＥＴは、ゲート耐圧６
Ｖ、ドレイン耐圧１２Ｖ、ソース抵抗０.４Ω・ｍｍ、ド
レイン電流１０ｍＡとしたときにおける相互コンダクタ
ンスは３５０ｍＳ／ｍｍ、ドレインコンダクタンスは５
ｍＳ／ｍｍ、電力利得遮断周波数の最大値は１９０ＧＨ
ｚ、１２GHzにおける雑音指数ＮＦは０.３ｄＢであり、
極めて高い性能が得られた。

【００２６】本実施例では、アンドープＡｌＧａＡｓス
ペーサ層７の厚さは２ｎｍとしたが、１〜４ｎｍの範囲
で良好な結果が得られた。また、ｎ−ＡｌＧａＡｓキャ
リア供給層８のイオン化不純物濃度は上記値に限らず、
１〜６×１０¹⁸/cm³の範囲であれば、良好な結果が得ら
れた。

【００２７】〈実施例２〉図１４に、本発明の第２の実
施例の断面図を示す。まず半絶縁性ＧａＡｓ基板１上
に、アンドープＧａＡｓ層(厚さ：５００ｎｍ）２、ア
ンドープＩｎＧａＡｓ（Ｉｎ組成：０．２５，厚さ：８
ｎｍ）チャネル層３、アンドープＡｌＧａＡｓスペーサ
層(Al組成:0.25,厚さ:2nm)７、ｎ−ＡｌＧａＡｓキャリ
ア供給層（Ａｌ組成：０．２５，厚さ：１５ｎｍ，Ｓｉ
濃度：５×１０¹⁸/cm³９）８、アンドープＡｌＧａＡｓ
バリア層(Ａｌ組成：０．２５．厚さ：１０ｎｍ)９およ
びアンドープＧａＡｓカバー層(厚さ:20nm)５を、周知
のＭＢＥ法を用いて順次形成した。

【００２８】メサエッチによる素子間分離を行なった
後、蒸着法によって絶縁膜５０を形成し、選択成長によ
ってｎ−ＡｌＧａＡｓキャップ層６を形成し、さらにソ
ース電極５１およびドレイン電極５２をリフトオフによ
って形成した。この際、上記選択成長を行なうための絶
縁膜５０の開口は、通常のホトリソグラフィープロセス
によって行なった。また、ソース・ドレイン電極５１，
５２はＡｕＧｅ／Ｍｏ／Ａｕを蒸着して形成し、蒸着後
に窒素雰囲気中で熱処理(４００℃，５分)を行なった。

【００２９】電子線リソグラフィーによって、絶縁膜５
０の所定部分を開口した後、Ａｌ膜を全面に形成し、周
知のリフトオフ法を用いて不要部分を除去してゲート長
０.１μｍ、ゲート幅２００μｍのゲート電極５３を形
成した。このようにして、図１４に示した構造を有する
ＦＥＴが形成された。

【００３０】本実施例によって形成されたＦＥＴは、ゲ
ート耐圧：６Ｖ、ドレイン耐圧：１１Ｖ、ソース抵抗：
０.３Ω・ｍｍ、ドレイン電流１０ｍＡ時における相互コ
ンダクタンス：３７０ｍＳ／ｍｍ、ドレインコンダクタ
ンス６ｍＳ／ｍｍ、電力利得遮断周波数の最大値１８５
ＧＨｚ、１２GHzにおける雑音指数ＮＦ：０.３ｄＢであ
り、極めて高い性能を有していることが確認された。

【００３１】本実施例では、アンドープＡｌＧａＡｓス
ペーサ層７の厚さを２ｎｍとしたが、１〜４nmの範囲で
良好な結果が得られた。また、ｎ−ＡｌＧａＡｓキャリ
ア供給層８のイオン化不純物濃度は上記値に限らず、１
〜６×１０¹⁸/cm³の範囲であれば、良好な結果が得られ
ることが確認された。

【００３２】また、上記実施例１、２における条件を下
記のようにしてもよい。エピタキシャル結晶成長は、Ｍ
ＢＥ法のかわりに原子層単位で成長を制御できる方法、
例えばＭＯＣＶＤ法等によって行なっても、同様の結果
が得られた。また、カバー層５としては、ＧａＡｓを用
いたが、バリヤ層４と十分高いエッチング選択性を有し
ていれば、他の材料の膜を用いることができ、例えばＩ
ｎＧａＡｓ膜を使用できるる。同様に、キャップ層６
も、ＧａＡｓに限らず、オーミック接触のとりやすい物
質、例えばＩｎＧａＡｓ等を用いてもよい。また、ゲー
ト直下のアンドープＡｌＧａＡｓ層９およびアンドープ
ＧａＡｓカバー層５は、耐圧が低下しない程度に、１×
10¹⁸/ｃｍ³以下のｎ−ＡｌＧａＡｓ層を用いてもよい。
ＡｌＧａＡｓ層７、８、９は、Ａｌ組成が０．２５のも
のを用いたが、０．１５から０．４程度のものを用いて
も同様な結果が得られる。チャネル層３にはＩｎ組成が
０.２５のＩｎＧａＡｓを用いたが、Ｉｎ組成が０.１か
ら０.４程度で、転位が入らない程度の厚さのものを用
いてもよく、材料もＩｎＧａＡｓに限らず、例えばＧａ
ＡｓＳｂを用いてもよい。またチャネル層／キャリア供
給層構造も、ＩｎＧａＡｓ／ＡｌＧａＡｓに限らず、例
えばＧａＡｓ／ＡｌＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌ
ＡｓやＩｎＡｓ／(Ａｌ,Ｇａ)(Ｓｂ,Ａｓ)のような材料
の組み合わせを用いても、同様な結果が得られた。基板
材料もＧａＡｓに限らず、ＩｎＰなどを用いてもよい。
ＩｎＰ基板を用いた場合は、上記のＡｌＧａＡｓ層の代
わりにＩｎ組成０．３〜０．６のＩｎＡｌＡｓを、Ｇａ
Ａｓ層の代わりにＩｎ組成０．４〜０．７のＩｎＧａＡ
ｓを用いても良好な結果が得られた。

【００３３】また、上記実施例ではＮチャネル電界効果
トランジスタの例を示したが、Ｐチャネルでも良好な結
果が得られた。この場合、Ｎドープ層をＰドープ層にす
ることにより達成される。また、ＨＥＭＴについて説明
したが、他のヘテロ接合素子、例えば逆ＨＥＭＴ，キャ
リア供給層付きドープチャネル型ＦＥＴ等に適用しても
良好な結果が得られることは云うまでもない。

【００３４】図１、図７および図１３には、いずれもゲ
ート電極５３がアンドープＡｌＧａＡｓスペーサ層６に
設けられた開口部の全内面に密着された状態を示した
が、必ずしも内面のすべてと接していなくてもよい。た
だし、ほぼゲート長より大きい空隙が生ずるのは好まし
くないので避けた方がよい。

【００３５】〈実施例３〉図１５は、本発明によるＦＥ
Ｔを用いて形成された低雑音増幅器の回路図である。実
施例１あるいは実施例２に示したＦＥＴを、マイクロス
トリップ線路１０９やコンデンサ１１０を用いたマッチ
ング回路と共に半導体基板上に形成した。得られた低雑
音増幅器は、初段のＦＥＴ１００のドレイン電圧および
ドレイン電流が各々２.５Ｖおよび６ｍＡ、次段のＦＥ
Ｔ１０１のドレイン電圧およびドレイン電流が各々２.
５Ｖおよび１０ｍＡという条件下で、１２ＧＨｚにおい
て最小雑音指数０.７３ｄＢ、利得２５ｄＢという良好
な性能が得られた。

【００３６】なお、本実施例では２段増幅器の例を示し
たが、１段増幅器でも良好な結果が得られた。また、マ
ッチング回路が同一基板上にある、いわゆるモノリシッ
クＩＣばかりでなく、多少性能は落ちるが製作の容易な
ハイブリッドＩＣ、すなわちマッチング回路が同一基板
上にないものに適用しても、良好な結果が得られた。さ
らに、周波数帯が１２ＧＨｚ帯以外の低雑音増幅器につ
いても、マッチング回路の変更によって良好な特性が得
られることが確認された。また、動作電流や動作電圧が
さらに小さく低消費電力動作が必要な用途、例えば自動
車電話、携帯電話などに対しても、良好な特性が得られ
た。

【００３７】この場合、従来の素子を用いたときに実現
できたのと同等な雑音特性を得るために必要なセルサイ
ズは、従来の半分以下にすることができた。これは、従
来の素子よりも、本発明によって得られた素子の性能が
良いため、少ない素子数で回路を構成しても高性能な増
幅器が得られるからである。本発明のＦＥＴを、ミキサ
など、他の回路に利用出来ることは言うまでもない。

【００３８】

【発明の効果】本発明によれば、ドレイン耐圧が大き
く、ゲート−ドレイン間寄生容量が小さく、短チャネル
効果が起こり難いＦＥＴが得られ、これを用いた低雑音
増幅器等は利得や雑音指数といった性能が向上する。

【図面の簡単な説明】

【図１】本発明の要部の断面構造を示す図。

【図２】従来の電界効果トランジスタの断面構造を示す
図。

【図３】従来の電界効果トランジスタの断面構造を示す
図。

【図４】ヘテロ接合電界効果トランジスタの等価回路を
示す図。

【図５】オフセットゲート電界効果トランジスタの電界
分布を示す図。

【図６】短チャネル効果を示す曲線図。

【図７】第１の実施例を示す断面図。

【図８】第１の実施例の電界効果トランジスタの製造工
程を示す図。

【図９】第１の実施例の電界効果トランジスタの製造工
程を示す図。

【図１０】第１の実施例の電界効果トランジスタの製造
工程を示す図。

【図１１】第１の実施例の電界効果トランジスタの製造
工程を示す図。

【図１２】第１の実施例の電界効果トランジスタの製造
工程を示す図。

【図１３】第１の実施例の電界効果トランジスタの製造
工程を示す図。

【図１４】第２の実施例を示す断面図。

【図１５】本発明の電界効果トランジスタを用いた低雑
音増幅器の回路図。

【符号の説明】

１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３…アンドープＩｎＧａＡｓチャネル層、４
…アンドープバリア層、５…アンドープＧａＡｓカバー
層、６…ｎ−ＧａＡｓキャップ層、７…アンドープＡｌ
ＧａＡｓスペーサ層、８…ｎ−ＡｌＧａＡｓキャリア供
給層、９…アンドープＡｌＧａＡｓバリア層、１０…ア
ンドープＡｌＧａＡｓ層、１１…n-ＩｎＧａＡｓ選択成
長層、５０…絶縁膜、５１…ソース電極、５２…ドレイ
ン電極、５３…ゲート電極、１０0…初段のＦＥＴ、１
０１…次段のＦＥＴ、１０２…入力端子、１０３…出力
端子、１０4…初段のＦＥＴのゲート電圧端子、１０５
…次段のＦＥＴのゲート電圧端子、１０６…初段のＦＥ
Ｔのドレイン電圧端子、１０７…次段のＦＥＴのドレイ
ン電圧端子、１０８…アース、１０９…ストリップ線
路、1１０…コンデンサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者三島友義東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板と、当該化合物半導体基
板上に積層して形成された第１の化合物半導体層、第２
の化合物半導体層および第３の化合物半導体層と、当該
第３の化合物半導体層上に所定の間隔を介して互いに罹
患して形成された複数の第４の化合物半導体層と、当該
第４の化合物半導体層上にそれぞれ配置されたソース電
極およびドレイン電極と、当該ソース電極とドレイン電
極の間の所定の位置に配置されたゲート電極を少なくと
も具備し、当該ゲート電極は、隣接する上記第４の化合
物層の間の間隙内に上記第４の化合物半導体層から離間
して形成され、かつ、上記ゲート電極は、上記第３の化
合物半導体層を貫通して、上記第２の化合物半導体層の
表面にほぼ垂直に接し、上記ゲート電極と上記ソース電
極の間隔は、上記ゲート電極と上記ドレイン電極の間隔
より短いことを特徴とする電界効果トランジスタ。
【請求項２】上記ゲート電極と上記ドレイン電極の間の
上記第３の化合物半導体層には溝が形成されていること
を特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】複数の異種化合物半導体層からなるヘテロ
接合を有していることを特徴ととする請求項１若しくは
２記載の電界効果トランジスタ。
【請求項４】上記第３の化合物半導体層はアンドープ化
合物半導体層であることを特徴とする請求項１から３の
いずれかに記載の電界効果トランジスタ。
【請求項５】上記ゲート電極近傍の上記第３の化合物半
導体層の表面が露出されていることを特徴とする請求項
１から４のいずかに記載の電界効果トランジスタ。
【請求項６】上記第４の化合物半導体層はＧａＡｓもし
くはＩｎＧａＡｓからなることを特徴とする請求項１か
ら５のいずれかに記載の電界効果トランジスタ。
【請求項７】上記第３の化合物半導体層はＧａＡｓもし
くはＡｌＧａＡｓからなることを特徴とする請求項１か
ら６のいずれかに記載の電界効果トランジスタ。
【請求項８】上記第１の化合物半導体層はＩｎＧａＡｓ
もしくはＧａＡｓＳｂであることを特徴とする請求項６
から７のいずれかに記載の電界効果トランジスタ。
【請求項９】上記第２の化合物半導体層の下には第５の
化合物半導体層が配置され、当該第５の化合物半導体層
と上記第１の化合物半導体層の間にはアンドープの第６
の化合物半導体層が介在していることを特徴とする請求
項１から８のいずれかに記載の電界効果トランジスタ。
【請求項１０】請求項１から９のいずれかに記載の電界
効果トランジスタを具備したことを特徴とする増幅回
路。
【請求項１１】化合物半導体基板の主表面上に第２の化
合物半導体層、第３の化合物半導体層および第４の化合
物半導体層を積層して形成する工程と、絶縁膜を前面に
形成した後、当該絶縁膜の所定部分を除去し、上記第４
の化合物半導体層の所定部分にソース電極およびドレイ
ン電極を形成する工程と、上記絶縁膜の所定部分をエッ
チして開口部を形成した後、上記第４の化合物半導体層
の露出された部分を等方性エッチして上記開口部より大
きな幅を有する間隙を形成する工程と、上記間隙及び上
記開口部を絶縁物によって充填する工程と、上記絶縁膜
に第２の開口部を形成した後、、上記第４の化合物半導
体層の露出された部分を等方性エッチして上記第２の開
口部より大きな幅を有し、上記絶縁物の側部に接する第
２の間隙を形成する工程と、上記第３の化合物半導体層
の所定部分を異方性エッチして上記第２の化合物半導体
層の表面を露出させる工程と、上記第２の開口部を介し
て導電性物質を堆積し、上記第２の化合物半導体層の露
出された表面に接し、当該表面に実質的に垂直なゲート
電極を形成する工程を含むことを特徴とする電界効果ト
ランジスタの製造方法。