JPH08274346A

JPH08274346A - 半導体装置およびそれを用いた回路

Info

Publication number: JPH08274346A
Application number: JP7126295A
Authority: JP
Inventors: Takuma Tanimoto; 琢磨谷本; Hidetoshi Matsumoto; 秀俊松本; Isao Obe; 功大部; Toru Nakamura; 徹中村; Satoshi Tanaka; 聡田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-03-29
Filing date: 1995-03-29
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】ゲート耐圧を確保し特性を向上したデュアルゲ
ートＦＥＴを得て、高性能な増幅回路およびミキサ回路
を得る。【構成】デュアルゲートＦＥＴの電圧制御時の真性部分
コンダクタンスを、第１ゲート電極５３使用時に第２ゲ
ート電極５４使用時より大きくし、ドレイン耐圧は第２
ゲート電極５４が第１ゲート電極５３より大きくし、相
互コンダクタンスの劣化をなくし素子の耐圧を向上させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特性を向上させた半導
体装置と、この半導体装置を用いた低雑音増幅回路およ
びミキサ回路に関するものである。

【０００２】

【従来の技術】回路の特性を向上するため通常のシング
ルゲート電界効果トランジスタ（ＦＥＴ）の代りに、ソ
ース・ドレイン間に２つのゲートを備えて安定した高利
得の高周波増幅が可能な、デュアルゲートＦＥＴが用い
られる。従来のデュアルゲートＦＥＴは、例えばアイ・
イー・イー・イー・トランザクション・オン・エレクト
ロン・デバイス（ＩＥＥＥＴrans. Ｅlectron Ｄev
ices）ＥＤ−２５、（１９７８）、５８０頁に記載され
ている。

【０００３】このデュアルゲートＦＥＴは、図５に示す
ように半絶縁性ＧａＡｓ基板１上に、ＧａＡｓチャネル
層２、アンドープＩｎＧａＡｓバリア層３、ｎ型コンタ
クト層４が積層され、上記ｎ型コンタクト層４上に、ソ
ース電極５１とドレイン電極５２とが設けられ、ソース
電極５１の近くに第１ゲート電極５３、ドレイン電極５
２の近くに第２ゲート電極５４が形成されているが、上
記第１ゲート電極５３と第２ゲート電極５４とは、通常
は同じ工程で同時に形成される。

【０００４】

【発明が解決しようとする課題】上記従来のデュアルゲ
ートＦＥＴは第１ゲート電極と第２ゲート電極とが同じ
工程により作製され、特性が同一であった。このような
ＦＥＴを高出力増幅器やミキサ等に適用する場合は、ゲ
ート耐圧を増加させることが不可欠であるが、耐圧増加
に伴い寄生抵抗が増大するという問題点があった。

【０００５】本発明の目的は、デュアルゲートＦＥＴの
ゲート電極のように第１と第２の制御電極を有する半導
体装置において、上記制御電極の耐圧を確保しながら特
性を向上させるとともに、上記半導体装置を用いて高性
能な低雑音増幅回路およびミキサ回路を得ることであ
る。

【０００６】

【課題を解決するための手段】上記目的は、半導体基板
の所望領域に設けたキャリア注入部およびキャリア引出
し部と、上記キャリアの注入部および引出し部間に設け
たチャネル領域と、該チャネル領域の電流を制御するた
めに、チャネル領域上部に設けた第１制御電極および第
２制御電極を有する半導体装置において、上記第１およ
び第２制御電極のうち、上記キャリア注入部に近い方を
第１制御電極にするとき、上記第１制御電極で電圧制御
したときの真性部分の相互コンダクタンスは、第２制御
電極で電圧制御したときの真性部分の相互コンダクタン
スよりも大きいことにより達成される。

【０００７】また、上記半導体装置において、上記第１
および第２制御電極のうち、上記キャリア注入部に近い
方を第１制御電極とするとき、第１制御電極とキャリア
引出し部の電極との間のショットキ逆方向耐圧が、第２
制御電極とキャリア引出し部の電極との間のショットキ
逆方向耐圧よりも大きいことによって達成される。

【０００８】さらに第１制御電極は、直下のチャネル領
域から第１制御電極までの距離を、第２制御電極直下の
チャネル領域から第２制御電極までの距離より小さくす
ることによって、または、第１制御電極直下のチャネル
領域におけるチャネル導電型のイオン化不純物濃度が、
第２制御電極直下におけるチャネル領域のチャネル導電
型のイオン化不純物濃度よりも小さいことにより達成さ
れる。

【０００９】また、第２制御電極は、その接触する半導
体材料が上記第１制御電極に接触する半導体材料と異な
ることにより、さらに、上記半導体材料は上記第１制御
電極が接触する半導体材料より電子親和力が小さな材料
で、上記チャネルを走行するキャリアが電子であること
によって、さらにはまた、上記半導体材料は上記第１制
御電極が接触する半導体材料よりも、電子親和力とバン
ドギャップの和が大きな材料で、上記チャネルを走行す
るキャリアが正孔であることにより、それぞれ達成する
ことができる。

【００１０】また、上記第１および第２の制御電極が、
半導体凹部に形成されたヘテロ接合の上部にそれぞれ配
置されることにより、または、上記凹部の形状がそれぞ
れ異なることによって、あるいは、上記凹部の第１制御
電極が配置されている幅が、上記第２制御電極が配置さ
れている幅よりも狭いことによって達成される。

【００１１】また、上記チャネル領域が、半導体基板上
にヘテロ接合により形成された半導体層であり、さらに
イオン化不純物を含まず、キャリアを供給するための半
導体層が上記チャネル領域の上または下に、上記チャネ
ル領域と空間的に分離されて配置されることにより、あ
るいは、第１制御電極とキャリア注入部間に電圧を加え
たときに、チャネルを流れるキャリアの極性と同型のイ
オン化不純物を含むことにより、それぞれ達成される。

【００１２】さらに、上記半導体基板がＧａＡｓ基板で
あり、上記チャネル領域がＧａＡｓまたはＩｎＧａＡｓ
であり、上記キャリアを供給するための半導体層がＡｌ
ＧａＡｓからなることにより、また、ＧａＡｓ基板でチ
ャネル領域がＧａＡｓからなり、キャリア供給のための
半導体層がＧａＡｓまたはＡｌＧａＡｓからなることに
より、あるいは、ＧａＡｓ基板で、チャネル領域がＩｎ
ＧａＡｓからなり、キャリア供給の半導体層がＩｎＡｌ
Ａｓからなることにより、さらにまた、ＧａＡｓ基板で
チャネル領域がＩｎＡｓからなり、キャリア供給の半導
体層がＡｌＧａＳｂＡｓからなることによって、それぞ
れ目的が達成される。

【００１３】また、上記目的は、上記半導体基板がＩｎ
Ｐ基板であり、チャネル領域はＩｎＧａＡｓからなり、
キャリア供給のための半導体層がＩｎＡｌＡｓからなる
ことによって達成できる。

【００１４】さらにまた、上記それぞれの各項に記載し
た半導体装置と、上記半導体装置の第１制御電極に信号
を入力するための手段と、上記第２制御電極に直流電圧
を与えるための手段と、上記キャリア注入部を接地する
ための手段を有し、上記キャリア引出し部から出力する
回路を構成することによって低雑音増幅回路が得られ
る。

【００１５】さらにまた、上記それぞれの各項に記載し
た半導体装置と、上記半導体装置の第１制御電極に高周
波信号を入力するための手段と、上記第２制御電極に直
流電圧を与えるための手段およびローカル信号を入力す
るための手段と、上記キャリア注入部を接地するための
手段を有し、上記キャリア引出し部から出力する回路を
構成することによってミキサ回路を得ることができる。

【００１６】

【作用】デュアルゲートＦＥＴのような半導体装置を増
幅器として利用する場合には、通常、図７に示すような
回路構成となるが、この回路構成をシミュレーションす
るとき、モデルを簡便にするため、等価的に図８に示す
ようなシングルゲートＦＥＴのカスコード接続で代用す
ることが多い。この場合、ソース接地された第１のＦＥ
Ｔがデュアルゲートの第１ゲート電極制御部分に相当
し、ゲート接地された第２のＦＥＴがデュアルゲートの
第２のゲート電極制御部分に相当する。以下ではこの図
８に示す回路構成においてシミュレーションを行った。
シミュレーションには市販のハーモニックバランス法に
よるシミュレータを用い、デバイスモデルはスタッツモ
デルを採用した。つぎに示す表１は出力に対する感度係
数のうち大きなものを示している。

【００１７】

【表１】

【００１８】表に示すように、第１のＦＥＴの相互コン
ダクタンス、第２のＦＥＴのゲート−ドレイン間容量お
よびドレインコンダクタンスが大きな影響を与えている
ことがわかる。したがって、性能向上のためには第１の
ＦＥＴの相互コンダクタンスの向上と、第２のＦＥＴの
ゲート−ドレイン間容量およびドレインコンダクタンス
の低下が有効であることがわかる。

【００１９】上記シミュレーションによって得られた第
１ＦＥＴのドレイン電極位置および第２ＦＥＴのドレイ
ン電極位置における電位−電流相関図（ダイナミックロ
ードライン）をそれぞれ図９、図１０に示す。電源電圧
の２倍強の電圧が第２のＦＥＴのドレイン電極にかかっ
ているが、第１のＦＥＴにはほとんど電圧がかかってい
ない。すなわち、ＦＥＴの耐圧は第２のＦＥＴが決定し
ていることがわかる。ただし、相互コンダクタンスやゲ
ートのショットキ逆方向耐圧の測定に際し、一方のゲー
トについて測るとき他方のゲートは開放状態にしてあ
る。

【００２０】通常、上記ＦＥＴのような半導体装置の耐
圧向上や、ゲート−ドレインのようなキャリアの注入部
と引出し部間の容量の低減をはかると、相互コンダクタ
ンスが低下することが知られている。これらのことか
ら、第１と第２の制御電極を有する高性能なデュアルゲ
ートＦＥＴのような半導体装置を作製するためには、上
記図８に示した第１のＦＥＴの耐圧とゲート−ドレイン
間の容量を犠牲にしながら相互コンダクタンスを向上さ
せ、かつ、第２のＦＥＴの相互コンダクタンスを犠牲に
しながら、耐圧向上やキャリアの注入部とキャリアの引
出し部との間の容量低減をはかることによって、素子の
最適化を得ることができる。

【００２１】

【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明による半導体装置の第１実施例を示す
断面構造図、図２は本発明の第２実施例を示す断面構造
図、図３は本発明の第３実施例を示す断面構造図、図４
は本発明の第４実施例である高出力増幅器の回路を示す
図である。つぎに示す材料の記載において、ＡｌＧａＡ
ｓはＧａＡｓ中のＧａ原子のうちの一部をＡｌで置換し
たもの、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のうちの
一部をＩｎで置換したもの、ＩｎＡｌＡｓはＡｌＡｓ中
のＡｌ原子のうちの一部をＩｎで置換したものを意味す
る。

【００２２】第１実施例本発明の半導体装置における第１実施例としてデュアル
ゲートＦＥＴの断面構造を図１に示す。半絶縁性ＧａＡ
ｓ基板１上に、分子線エピタキシ（ＭＢＥ）法によりア
ンドープＧａＡｓバッファ層（厚さ：５００ｎｍ）５、
アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成：０．２
５、厚さ：８ｎｍ）２、アンドープＡｌＧａＡｓスペー
サ層（Ａｌ組成：０．２５、厚さ：２ｎｍ）６、ｎ−Ａ
ｌＧａＡｓキャリア供給層（Ａｌ組成：０．２５、厚
さ：１５ｎｍ、Ｓｉ濃度：２×１０¹⁸／ｃｍ³）７、ア
ンドープＡｌＧａＡｓバリア層（Ａｌ組成：０．２５、
厚さ：１０ｎｍ）３を成長させ、最後にｎ−ＧａＡｓキ
ャップ層（Ｓｉ濃度：７×１０¹⁸／ｃｍ³、厚さ：１６
０ｎｍ）４を堆積する。チャネル層２を含む領域をメサ
型エッチングして素子間分離を行ったあと（エッチング
された部分は図示されていない）、ＳｉＯからなる絶縁
膜を蒸着する。キャリア注入部の電極であるソース電極
５１およびキャリア引出し部の電極であるドレイン電極
５２を、つぎに記載するリフトオフ法によって形成す
る。まず、通常のホトリソグラフィプロセスにより絶縁
膜に開口を形成し、リフトオフのマスクにする。また、
絶縁膜の開口はウエットエッチングによりサイドエッチ
ングし、リフトオフしやすい形状にしておく。さらに、
ｎ−ＧａＡｓキャップ層４を４０ｎｍ程度ウエットエッ
チングによって削り込んでおく。ソース、ドレイン電極
材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料を蒸着後に
窒素雰囲気中で４００℃の熱処理を５分行う。

【００２３】つぎに、同様のホトリソグラフィプロセス
により、第２制御電極である第２ゲート電極のために開
口を有するホトレジストパターンを形成し、ドライエッ
チングにより絶縁膜に開口を設ける。つぎにドライエッ
チングによりｎ−ＧａＡｓキャップ層４を除去する。こ
のとき、等方性のエッチングによりサイドエッチング
し、開口部より大きな領域をエッチング除去する。この
サイドエッチング量は０．５μｍとする。つぎに、ゲー
ト長０．５μｍの第２ゲート電極５４を、アンドープＡ
ｌＧａＡｓバリア層３上にリフトオフにより形成する。
ゲート電極材料にはＭｏ／Ａｌを用いる。なお、ゲート
電極の構造はショットキゲートに限らず、他の構造のゲ
ートであっても構わない。

【００２４】つぎに新たにレジストを塗布して、第１制
御電極である第１ゲート電極のために開口を有するレジ
ストパターンを形成し、ドライエッチングにより絶縁膜
に開口を設ける。つぎにドライエッチングによりｎ−Ｇ
ａＡｓキャップ層４を除去する。このとき、等方性のエ
ッチングによりサイドエッチングし、開口部よりも大き
な領域をエッチング除去する。このサイドエッチング量
は０．２μｍとする。つぎに、ゲート長０．３μｍの第
１ゲート電極５３を、アンドープＡｌＧａＡｓバリア層
３の上にリフトオフによって形成する。ゲート電極材料
にはＭｏ／Ａｌを用いる。このようにして図１に示す構
造の半導体装置を実現した。

【００２５】上記第１実施例に基づく半導体装置は、ソ
ース抵抗：０．４Ω・ｍｍ、ゲート間抵抗：０．３Ω・
ｍｍ、１．９ＧＨｚにおける飽和出力３３ｄＢｍ、出力
１ｄＢ圧縮点での利得１９ｄＢ、電力付加効率５７％と
高性能を示した。

【００２６】第２実施例本発明の第２実施例であるＦＥＴの断面構造を図２に示
す。半絶縁性ＧａＡｓ基板１上に、分子線エピタキシ
（ＭＢＥ）法によりアンドープＧａＡｓバッファ層（厚
さ：５００ｎｍ）５、アンドープＩｎＧａＡｓチャネル
層（Ｉｎ組成：０．２５、厚さ：８ｎｍ）２、アンドー
プＡｌＧａＡｓスペーサ層（Ａｌ組成：０．２５、厚
さ：２ｎｍ）６、ｎ−ＡｌＧａＡｓキャリア供給層（Ａ
ｌ組成：０．２５、厚さ：１５ｎｍ、Ｓｉ濃度：５×１
０¹⁸／ｃｍ³）７、アンドープＡｌＧａＡｓバリア層
（Ａｌ組成：０．２５、厚さ：１０ｎｍ）３、アンドー
プＧａＡｓカバー層（厚さ：２０ｎｍ）８、アンドープ
ＡｌＧａＡｓ層（Ａｌ組成：０．２５、厚さ：３ｎｍ）
９を成長させ、最後にｎ−ＧａＡｓキャップ層（Ｓｉ濃
度：７×１０¹⁸／ｃｍ³、厚さ：１６０ｎｍ）４を堆積
する。

【００２７】チャネル層２を含む領域をメサ型にエッチ
ングして素子間分離を行ったあと（エッチングされた部
分は図示されていない）、ＳｉＯからなる絶縁膜を蒸着
する。ソース電極５１およびドレイン電極５２をつぎに
記載するリフトオフ法により形成する。まず、通常のホ
トリソグラフィプロセスにより絶縁膜に開口を形成し、
リフトオフのマスクにする。また、絶縁膜の開口はウエ
ットエッチングによりサイドエッチングして、リフトオ
フしやすい形状にしておく。さらに、ｎ−ＧａＡｓキャ
ップ層４を４０ｎｍ程度ウエットエッチングにより削り
込んでおく。ソース・ドレイン電極材料にはＡｕＧｅ／
Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で４００
℃の熱処理を５分行う。

【００２８】つぎに、同様のホトリソグラフィプロセス
により、第２ゲート電極のために開口を有するホトレジ
ストパターンを形成し、ドライエッチングにより絶縁膜
に開口を設けたのち、ドライエッチングによりｎ−Ｇａ
Ａｓキャップ層４を除去する。このとき、等方性のエッ
チングによりサイドエッチングし、開口部よりも大きな
領域をエッチング除去する。つぎに、ゲート長０．５μ
ｍの第２ゲート電極５４をアンドープＧａＡｓカバー層
８上にリフトオフにより形成する。ゲート電極材料には
Ｍｏ／Ａｌを用いる。

【００２９】その後、新たにレジストを塗布し、第１ゲ
ート電極のためにレジストの所望位置にＥＢリソグラフ
ィにより開口し、絶縁膜とｎ−ＧａＡｓキャップ層９を
エッチング除去し、ウエットエッチングと指向性ドライ
エッチングによりアンドープＡｌＧａＡｓ層８に開口を
設ける。つぎに、ゲート長０．３μｍの第１ゲート電極
５３を、アンドープＡｌＧａＡｓバリア層３の上にリフ
トオフにより形成する。ゲート電極材料にはＭｏ／Ａｌ
を用いる。このようにして図２に示した構造のＦＥＴを
有する半導体装置を実現した。

【００３０】本実施例による装置は、ソース抵抗：０．
４３Ω・ｍｍ、ゲート間抵抗：０．２８Ω・ｍｍ、１．
９ＧＨｚにおける飽和出力３５ｄＢｍ、出力１ｄＢ圧縮
点での利得２０ｄＢ、電力付加効率６０％と高性能を示
した。

【００３１】なお、上記第１実施例および第２実施例の
条件をつぎのように変更してもよい。上記実施例におい
てはアンドープＡｌＧａＡｓスペーサ層６の厚さを２ｎ
ｍとしたが、１〜４ｎｍの範囲で良好な結果が得られ
た。また、ｎ−ＡｌＧａＡｓキャリア供給層７のイオン
化不純物濃度は上記に限らず、０．３〜６×１０¹⁸／ｃ
ｍ³の範囲であれば良好な結果を得ることができる。ま
た、ソース、ドレインに用いるオーミック材料やゲート
用のショットキ材料は上記に限らず他の材料、例えばシ
ョットキ材料としてはＡｌ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ
等、オーミック材料としてはＴｉ／Ａｕ等のノンアロイ
オーミック材料等を用いてもよい。製造工程におけるエ
ピタキシャル結晶成長法は、ＭＢＥ法の代りに原子層単
位で成長が制御できる方法、例えば有機金属化学気相成
長（ＭＯＣＶＤ）法等を用いても同様の結果が得られ
る。また、ｎ−ＧａＡｓキャップ層４はＧａＡｓに限ら
ず、オーミック接触がとりやすい物質、例えばＩｎＧａ
Ａｓ等を用いてもよい。またゲート直下のアンドープＡ
ｌＧａＡｓ層３およびアンドープＧａＡｓカバー層８
は、耐圧を小さくしない程度に１×１０¹⁷／ｃｍ~³以下
のｎ−ＡｌＧａＡｓなどを用いてもよい。また、寄生抵
抗低減のためにイオン打ち込み等を併用してもよい。ま
た、本実施例ではチャネルとイオン不純物層とが空間的
に分離されているＨＥＭＴ構造を用いたが、これに限ら
ずキャリア供給層が基板側にある逆ＨＥＭＴ、チャネル
を挾んで両方に配置されているダブルヘテロＨＥＭＴ、
チャネルにイオン化不純物がドーピングされているＨＩ
ＧＦＥＴ等の他の結晶構造でも同様な効果がある。ま
た、本実施例ではＮチャネルＦＥＴの例を用いたが、Ｐ
チャネルＦＥＴの場合でも全く同様である。この場合は
イオン化不純物にＰ形の材料、例えば炭素、ベリリウ
ム、マグネシウム等を用いればよい。材料も本実施例で
用いたＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ系に限ら
ず、Ｓｂ系材料、例えばＧａＡｓＳｂ、ＩｎＧａＡｓＳ
ｂ等を用いると特性がより向上する。また、基板材料と
してＩｎＰ等の材料を用いても同様の効果があることは
いうまでもなく、このときにはチャネル層にＩｎＧａＡ
ｓ、キャリア供給層にＩｎＡｌＡｓを用いると特性はさ
らに向上する。

【００３２】第３実施例本発明の第３実施例における断面図を図３に示す。あら
かじめ半絶縁性ＧａＡｓ基板１上に、高耐圧層８を成長
しておき、絶縁膜を蒸着して通常のホトリソグラフィプ
ロセスにより所望位置にソースおよびドレイン電極領域
のための開口部を設ける。つぎにＳｉイオン打ち込み
（照射量：３×１０¹³／ｃｍ~²、加速電圧：１２５ｋ
Ｖ）を行う。さらに、ホトリソグラフィプロセスにより
所望位置にチャネル領域形成のための開口部を設け、Ｓ
ｉイオン打ち込み（照射量：５×１０¹²／ｃｍ~²、加速
電圧：８０ｋＶ）とＭｇイオン打ち込み（照射量：５×
１０¹²／ｃｍ~²、加速電圧：１５０ｋＶ）とを行う。さ
らにＮ′層のためにホトリソグラフィプロセスで所望位
置に開口部を設けてＳｉイオン打ち込み（照射量：１×
Ｎ′層、加速電圧：２００ｋＶ）を行い、アルシン雰囲
気中で８５０℃の熱処理を２０分行う。つぎに第２ゲー
ト電極が配置される場所のまわりだけ高耐圧層８を残し
て、他の領域の高耐圧層８をエッチングで除去する。つ
いで、ソース電極５１およびドレイン電極５２をリフト
オフにより形成する。ソース・ドレイン電極材料にはＡ
ｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中
で４００℃の熱処理を５分行う。リフトオフのマスクは
通常のホトリソグラフィプロセスにより、絶縁膜に開口
を形成したものを用いる。また、絶縁膜の開口はウエッ
トエッチングによりサイドエッチングして、リフトオフ
しやすい形状にしておく。つぎに、通常のホトリソグラ
フィプロセスにより所望の部分を開口し、ドライエッチ
ングにより絶縁膜をエッチング除去する。ゲート長１μ
ｍ、ゲート幅１２ｍｍのゲート電極５３および５４をリ
フトオフにより形成する。ゲート電極材料にはＴｉ／Ｐ
ｔ／Ａｕを用いる。上記のようにして図３に示した構造
の半導体装置を実現した。

【００３３】本実施例による半導体装置は、ソース抵
抗：０．３５Ω・ｍｍ、ゲート間抵抗：０．３Ω・ｍ
ｍ、１．９ＧＨｚにおける飽和出力３０ｄＢｍ、出力１
ｄＢ圧縮点での利得１７ｄＢ、電力付加効率５５％と高
性能を示した。

【００３４】なお、本実施例における各条件をつぎのよ
うにしても差支えない。ＳｉおよびＭｇイオン打ち込み
条件およびアニール条件や各電極材料等は、上記に限ら
ず所望のＦＥＴ特性に応じた適当な条件に変えてもよ
い。また、Ｎ′層およびＭｇインプラは省いてもよい。
さらに、ＭｇイオンやＢｅイオンのようなＰ形となるイ
オンをチャネル形成するよりも、高エネルギーで打ち込
むことによりｐ型のバッファ領域を設けてもよい。ま
た、これらの実施例ではＮチャネル電界効果トランジス
タの例を示したが、Ｐチャネルでも良好な結果が得られ
るが、この場合はＮドープ層をＰドープ層にすることに
よって達成される。

【００３５】また、ゲート金属材料にはＴｉ／Ｐｔ／Ａ
ｕを用いたが、これに限らず、Ａｌ、Ｔｉ／Ａｌ、ＷＳ
ｉ等を用いてもよい。また、ソース、ドレイン電極材料
もＭｏ／Ａｕ等を用いることもできる。プロセスもゲー
トをリフトオフによって形成する方法をとったが、これ
に限らずゲートを先に形成し、セルフアラインにインプ
ラ領域を形成する方法を用いてもよい。

【００３６】第４実施例本発明の半導体装置を用いた高出力増幅器の第４実施例
を図４に示す。第１実施例ないし第３実施例のいずれか
に記載したデュアルゲートＦＥＴ１００を線路１１３や
コンデンサ１０８を用いたマッチング回路とともに半導
体基板上に形成する。こうして得られた高出力増幅器
は、ＦＥＴ１００のドレイン電圧およびドレイン電流が
それぞれ４．７Ｖおよび３０ｍＡ、入力信号パワー１０
０ｍＷ、周波数１．９ＧＨｚという条件下で、変換利得
１５ｄＢ、雑音指数２．５ｄＢ、入出力ＶＳＷＲ２以下
という良好な性能が得られた。

【００３７】なお、本実施例ではマッチング回路が同一
基板上にある、いわゆるモノリシックＩＣの例を示した
が、多少性能が落ちるけれども製作が容易なハイブリッ
ドＩＣ、すなわちマッチング回路が同一基板上にないも
のでも良好な結果が得られる。また、周波数帯が１．９
ＧＨｚ帯の回路について記載したが、マッチング回路の
変更で他の周波数帯でも良好な特性が得られた。さら
に、動作電流や動作電圧が小さい用途、例えば自動車電
話や携帯電話等の低消費電力動作が必要な場合でも良好
な特性が得られた。この場合、従来素子を用いて実現で
きたのと同等な特性を得るために必要なセルサイズを、
半分以下にすることができた。これは、本発明によって
得られた素子の性能が従来素子よりもよいため、少ない
素子数で回路を構成しても高性能な増幅器が得られるか
らである。

【００３８】

【発明の効果】上記のように本発明による半導体装置
は、半導体基板の所望領域に設けたキャリア注入部およ
びキャリア引出し部と、上記キャリアの注入部および引
出し部間に設けたチャネル領域と、該チャネル領域の電
流を制御するために、チャネル領域上部に設けた第１制
御電極および第２制御電極を有する半導体装置におい
て、上記第１および第２制御電極のうち、上記キャリア
注入部に近い方を第１制御電極とするとき、上記第１制
御電極で電圧制御したときの真性部分の相互コンダクタ
ンスが、第２制御電極で電圧制御したときの真性部分の
相互コンダクタンスよりも大きいことにより、耐圧が高
く性能がよい半導体装置を得ることができ、これを用い
た高出力増幅器等の性能を向上させることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１実施例を示す断
面構造図である。

【図２】本発明の第２実施例を示す断面構造図である。

【図３】本発明の第３実施例を示す断面構造図である。

【図４】本発明の第４実施例である高出力増幅器の回路
を示す図である。

【図５】本発明のデュアルゲート電界効果トランジスタ
の基本構造を示す断面図である。

【図６】従来のデュアルゲート電界効果トランジスタを
示す断面図である。

【図７】デュアルゲートＦＥＴを用いた増幅回路を示す
図である。

【図８】２つのシングルゲートＦＥＴを用いた等価的な
増幅回路を示す図である。

【図９】第１ＦＥＴのドレイン電極における電流−電圧
相関図である。

【図１０】第２ＦＥＴのドレイン電極における電流−電
圧相関図である。

【符号の説明】

１半導体基板２チャネル領域５１キャリア注入部電極５２キャリア引出し部電極５３第１制御電極５４第２制御電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中聡東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板の所望領域に設けたキャリア注
入部およびキャリア引出し部と、上記キャリアの注入部
および引出し部間に設けたチャネル領域と、該チャネル
領域の電流を制御するために、チャネル領域上部に設け
た第１制御電極および第２制御電極を有する半導体装置
において、上記第１および第２制御電極のうち、上記キ
ャリア注入部に近い方を第１制御電極とするとき、上記
第２制御電極で電圧制御したときの真性部分の相互コン
ダクタンスは、第１制御電極で電圧制御したときの真性
部分の相互コンダクタンスよりも大きいことを特徴とす
る半導体装置。
【請求項２】半導体基板の所望領域に設けたキャリア注
入部およびキャリア引出し部と、上記キャリアの注入部
および引出し部間に設けたチャネル領域と、該チャネル
領域の電流を制御するために、チャネル領域上部に設け
た第１制御電極および第２制御電極を有する半導体装置
において、上記第１および第２制御電極のうち、上記キ
ャリア注入部に近い方を第１制御電極とするとき、第１
制御電極とキャリア引出し部の電極との間のショットキ
逆方向耐圧は、第２制御電極とキャリア引出し部の電極
との間のショットキ逆方向耐圧よりも大きいことを特徴
とする半導体装置。
【請求項３】上記第１制御電極は、直下のチャネル領域
から第１制御電極までの距離が、第２制御電極直下のチ
ャネル領域から第２制御電極までの距離より小さいこと
を特徴とする請求項１または請求項２記載の半導体装
置。
【請求項４】上記第１制御電極は、直下のチャネル領域
におけるチャネル導電型のイオン化不純物濃度が、第２
制御電極直下におけるチャネル領域のチャネル導電型の
イオン化不純物濃度よりも小さいことを特徴とする請求
項１または請求項２記載の半導体装置。
【請求項５】上記第２制御電極は、その接触する半導体
材料が、上記第１制御電極が接触する半導体材料と異な
ることを特徴とする請求項１から請求項４のいずれかに
記載の半導体装置。
【請求項６】上記第２制御電極が接触する半導体材料
は、上記第１制御電極が接触する半導体材料より電子親
和力が小さな材料であり、上記チャネルを走行するキャ
リアが電子であることを特徴とする請求項５記載の半導
体装置。
【請求項７】上記第２制御電極が接触する半導体材料
は、上記第１制御電極が接触する半導体材料よりも、電
子親和力とバンドギャップの和が大きな材料であり、上
記チャネルを走行するキャリアが正孔であることを特徴
とする請求項５記載の半導体装置。
【請求項８】上記第１および第２の制御電極は、半導体
凹部に形成されたヘテロ接合の上部に、それぞれ配置さ
れていることを特徴とする請求項１から請求項７のいず
れかに記載の半導体装置。
【請求項９】上記第１および第２の制御電極が配置され
た凹部は、それぞれ形状が異なることを特徴とする請求
項８記載の半導体装置。
【請求項１０】上記制御電極が配置された凹部は、上記
第１制御電極が配置されている幅が、上記第２制御電極
が配置されている幅よりも狭いことを特徴とする請求項
８または請求項９記載の半導体装置。
【請求項１１】上記チャネル領域は、半導体基板上にヘ
テロ接合によって形成した半導体層であることを特徴と
する請求項１から請求項４のいずれかに記載の半導体装
置。
【請求項１２】上記チャネル領域は、イオン化不純物を
含まず、キャリアを供給するための半導体層が上記チャ
ネル領域の上または下に、上記チャネル領域と空間的に
分離されて配置されていることを特徴とする請求項１か
ら請求項４のいずれかに記載の半導体装置。
【請求項１３】上記チャネル領域は、第１制御電極とキ
ャリア注入部間に電圧を加えたときに、チャネルを流れ
るキャリアの極性と同型のイオン化不純物を含むことを
特徴とする請求項１から請求項４のいずれかに記載の半
導体装置。
【請求項１４】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域はＧａＡｓまたはＩｎＧａＡｓか
らなり、上記キャリアを供給するための半導体層はＡｌ
ＧａＡｓからなることを特徴とする請求項１または請求
項２記載の半導体装置。
【請求項１５】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域はＧａＡｓからなり、上記キャリ
アを供給するための半導体層はＧａＡｓまたはＡｌＧａ
Ａｓからなることを特徴とする請求項１または請求項２
記載の半導体装置。
【請求項１６】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域はＩｎＧａＡｓからなり、上記キ
ャリアを供給するための半導体層はＩｎＡｌＡｓからな
ることを特徴とする請求項１または請求項２記載の半導
体装置。
【請求項１７】上記半導体基板は、ＧａＡｓ基板であ
り、上記チャネル領域はＩｎＡｓからなり、上記キャリ
アを供給するための半導体層はＡｌＧａＳｂＡｓからな
ることを特徴とする請求項１または請求項２記載の半導
体装置。
【請求項１８】上記半導体基板は、ＩｎＰ基板であり、
上記チャネル領域はＩｎＧａＡｓからなり、上記キャリ
アを供給するための半導体層はＩｎＡｌＡｓからなるこ
とを特徴とする請求項１または請求項２記載の半導体装
置。
【請求項１９】請求項１から請求項１８のいずれかに記
載の半導体装置と、該半導体装置の上記第１制御電極に
信号を入力するための手段と、上記第２制御電極に直流
電圧を与えるための手段と、上記キャリア注入部を接地
するための手段を有し、上記キャリア引出し部から出力
する回路を構成することを特徴とする増幅回路。
【請求項２０】請求項１から請求項１８のいずれかに記
載の半導体装置と、該半導体装置の上記第１制御電極に
高周波信号を入力するための手段と、上記第２制御電極
に直流電圧を与えるための手段およびローカル信号を入
力するための手段と、上記キャリア注入部を接地するた
めの手段とを有し、上記キャリア引出し部から出力する
回路を構成することを特徴とするミキサ回路。