JPH06177221A - Semiconductor device for evaluating reliability and product lsi and wafer with built-in evaluation pattern for evaluating reliability - Google Patents
Semiconductor device for evaluating reliability and product lsi and wafer with built-in evaluation pattern for evaluating reliabilityInfo
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- JPH06177221A JPH06177221A JP4326624A JP32662492A JPH06177221A JP H06177221 A JPH06177221 A JP H06177221A JP 4326624 A JP4326624 A JP 4326624A JP 32662492 A JP32662492 A JP 32662492A JP H06177221 A JPH06177221 A JP H06177221A
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Abstract
(57)【要約】
【目的】 本発明は信頼性評価用半導体装置に関し、半
導体装置内部の潜在的な欠陥を高加速、高精度で摘出し
て、ＬＳＩの信頼性評価が十分に出来るようにすること
を目的とする。
【構成】 ：図１Ａにおいて、製品ＬＳＩの実総配線
長と同等、又はそれ以上の長さを有する配線を、ストレ
スマイグレーションに対する信頼性評価用の配線評価パ
ターン１４とし、この配線評価パターンを、製品ＬＳＩ
と同一配線層構造となるように、半導体チップ１３の各
配線層に設定した。：図１Ｂにおいて、製品ＬＳＩの
層間パターンクロス面積と、同等またはそれ以上の面積
を有する導体パターンを、層間絶縁膜に対する信頼性評
価用の層間評価パターン２５とし、この層間評価パター
ン２５を、製品ＬＳＩと同一配線層構造となるように、
半導体チップ１３の各配線層に設定した。
(57) [Summary] [Object] The present invention relates to a semiconductor device for reliability evaluation, so that latent defects in the semiconductor device can be extracted with high acceleration and high accuracy so that the reliability of LSI can be sufficiently evaluated. The purpose is to do. [Configuration]: In FIG. 1A, a wiring having a length equal to or longer than the actual total wiring length of a product LSI is used as a wiring evaluation pattern 14 for reliability evaluation against stress migration, and this wiring evaluation pattern is used as a product. LSI
The respective wiring layers of the semiconductor chip 13 were set so as to have the same wiring layer structure. In FIG. 1B, a conductor pattern having an area equal to or larger than the interlayer pattern cross area of the product LSI is used as an interlayer evaluation pattern 25 for reliability evaluation of the interlayer insulating film, and this interlayer evaluation pattern 25 is used as the product LSI. So that it has the same wiring layer structure as
It was set in each wiring layer of the semiconductor chip 13.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ（半導体集積回
路装置）の配線の信頼性、及び層間絶縁膜の信頼性を確
認するための信頼性評価用半導体装置及び信頼性評価用
の評価パターンを内蔵した製品ＬＳＩ、ウエハーに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for reliability evaluation and an evaluation pattern for reliability evaluation for confirming the reliability of wiring of an LSI (semiconductor integrated circuit device) and the reliability of an interlayer insulating film. The present invention relates to product LSIs and wafers containing
【０００２】近年、ＬＳＩの高集積化に伴い、ＬＳＩの
内部構造は微細化され、配線の微細化、配線の多層化が
進んでいる。このため、下層配線への応力ストレスの増
大による障害が発生している。In recent years, with the high integration of LSIs, the internal structure of LSIs has been miniaturized, and the miniaturization of wiring and the multilayering of wiring have been advanced. For this reason, a failure occurs due to an increase in stress stress on the lower layer wiring.
【０００３】配線の応力ストレスが増大すると、ストレ
スマイグレーションによる配線の断線障害が発生する。
このストレスマイグレーションは、配線カバー膜（絶縁
膜）からの応力を緩和するために、経時的に配線の導体
（ＡＬ）が動いて断線する現象である。When the stress stress of the wiring increases, a disconnection failure of the wiring due to stress migration occurs.
This stress migration is a phenomenon in which the conductor (AL) of the wiring moves and breaks over time in order to relax the stress from the wiring cover film (insulating film).
【０００４】また、配線層間の絶縁膜も薄膜化され、そ
れに伴い、絶縁膜欠陥による層間ショート障害が発生し
ている。上記断線障害及び、層間ショート障害は、フィ
ールド稼働数年後に発生するため、従来の製品ＬＳＩを
用いた評価では、摘出困難である。なお、この障害は、
ＬＳＩの設計・プロセスの根幹に起因するため、障害が
発生するまでに製造したＬＳＩ（数年分）全てに障害が
発生する恐れがあり、装置品質へのインパクトが大き
い。Further, the insulating film between wiring layers is also thinned, and accordingly, an interlayer short circuit failure due to a defect in the insulating film occurs. Since the disconnection fault and the interlayer short-circuit fault occur after several years of field operation, it is difficult to identify them by the evaluation using the conventional product LSI. In addition, this obstacle is
Since this is due to the root of the LSI design / process, there is a risk that all manufactured LSIs (several years) will fail before the failure occurs, which has a large impact on the device quality.
【０００５】従って、上記のようなＬＳＩ内部の潜在的
な欠陥を、高加速、高精度で摘出するための評価手段の
開発が望まれていた。Therefore, it has been desired to develop an evaluation means for extracting the latent defects inside the LSI as described above with high acceleration and high accuracy.
【０００６】[0006]
【従来の技術】図１０、図１１は従来例を示した図であ
り、図１０、図１１中、１はＬＳＩ（半導体集積回路装
置）、２は内部回路、３は入力回路、４は出力回路、５
は評価対象配線、６は内部配線、７は半断線部、８は断
線部を示す。2. Description of the Related Art FIGS. 10 and 11 are views showing a conventional example. In FIGS. 10 and 11, 1 is an LSI (semiconductor integrated circuit device), 2 is an internal circuit, 3 is an input circuit, and 4 is an output. Circuit, 5
Is a wiring to be evaluated, 6 is an internal wiring, 7 is a semi-broken portion, and 8 is a broken portion.
【０００７】：従来例１の説明・・・図１０参照 図１０は従来例１の説明図であり、図１０ＡはＬＳＩの
説明図、図１０Ｂは障害発生状態１を示した図、図１０
Ｃは障害発生状態２を示した図である。Description of Conventional Example 1--See FIG. 10 FIG. 10 is an explanatory diagram of Conventional Example 1, FIG. 10A is an explanatory diagram of an LSI, FIG. 10B is a diagram showing failure occurrence state 1, and FIG.
C is a diagram showing a failure occurrence state 2.
【０００８】従来、ＬＳＩに対する配線の信頼性を確認
するための評価方法としては、製品ＬＳＩを対象とし
て、評価試験を行っていた。図示のように、ＬＳＩ（製
品ＬＳＩ）１は、内部回路２と、入力回路３と、出力回
路４等で構成されている。そして、評価対象の内部配線
５は、入力回路３、出力回路４、及び内部回路２で囲ま
れている。Conventionally, as an evaluation method for confirming the reliability of the wiring with respect to the LSI, the evaluation test has been performed on the product LSI. As illustrated, an LSI (product LSI) 1 is composed of an internal circuit 2, an input circuit 3, an output circuit 4, and the like. The evaluation target internal wiring 5 is surrounded by the input circuit 3, the output circuit 4, and the internal circuit 2.
【０００９】このようなＬＳＩ１に対して、配線の信頼
性を確認するための評価試験を実施する。この試験で
は、入力回路３に、試験用の入力信号を印加し、ＬＳＩ
内部のトランジスタ等を動作させ、出力回路４から出力
した信号を基に、評価をおこなう。An evaluation test for confirming the reliability of the wiring is carried out on such an LSI 1. In this test, a test input signal is applied to the input circuit 3 to
An internal transistor or the like is operated, and evaluation is performed based on the signal output from the output circuit 4.
【００１０】この場合、内部配線６の障害状態は、図１
０Ｂに示したような障害発生状態１と、図１０Ｃに示し
たような障害発生状態２とがある。障害発生状態１で
は、内部配線６の導体（ＡＬ）に半断線部７が発生した
状態（半断線状態）であり、障害発生状態２では、内部
配線６の導体（ＡＬ）に断線部８が発生した状態（配線
の断線状態）である。In this case, the fault condition of the internal wiring 6 is as shown in FIG.
There is a failure occurrence state 1 as shown in 0B and a failure occurrence state 2 as shown in FIG. 10C. In the failure occurrence state 1, the conductor (AL) of the internal wiring 6 has a semi-disconnected portion 7 (semi-disconnection state), and in the failure occurrence state 2, the conductor (AL) of the internal wiring 6 has a disconnection portion 8. This is the state that has occurred (wiring disconnection state).
【００１１】この場合、障害発生状態１では、内部の回
路は動作可能であるが、実際には、内部配線の断線の兆
候が現れた状態（潜在的な欠陥のある状態）である。ま
た、障害発生状態２のようになると、内部のトランジス
タが動作しなくなり、異常となる（障害発生状態）。In this case, in the fault occurrence state 1, the internal circuit is operable, but in reality, it is a state in which there is a sign of disconnection of the internal wiring (a state with a latent defect). Further, in the failure occurrence state 2, the internal transistor does not operate and becomes abnormal (failure occurrence state).
【００１２】しかし、上記のように、内部配線が入力回
路３、出力回路４、及び内部回路２で囲まれているた
め、内部配線６（最小配線幅）の劣化は、障害状態１で
は把握出来ず、障害発生状態２で、内部のトランジスタ
が動作しなくなってから把握可能となる。However, as described above, since the internal wiring is surrounded by the input circuit 3, the output circuit 4, and the internal circuit 2, the deterioration of the internal wiring 6 (minimum wiring width) can be grasped in the fault state 1. Instead, in the fault occurrence state 2, it can be grasped after the internal transistor does not operate.
【００１３】：従来例２の説明・・・図１１参照 図１１は従来例２の説明図であり、図１１ＡはＬＳＩの
説明図、図１１Ｂは障害発生状態１を示した図、図１１
Ｃは障害発生状態２を示した図である。Description of Conventional Example 2 ... See FIG. 11. FIG. 11 is an explanatory diagram of Conventional Example 2, FIG. 11A is an explanatory diagram of an LSI, and FIG. 11B is a diagram showing failure occurrence state 1.
C is a diagram showing a failure occurrence state 2.
【００１４】従来、ＬＳＩに対する層間絶縁膜の信頼性
を確認するための評価方法としては、製品ＬＳＩを対象
として、評価試験を行っていた。図示のように、ＬＳＩ
（製品ＬＳＩ）１は、内部回路２と、入力回路３と、出
力回路４等で構成されている。そして、評価対象の内部
配線６は、入力回路３、出力回路４、及び内部回路２で
囲まれている。Conventionally, as an evaluation method for confirming the reliability of an interlayer insulating film with respect to an LSI, an evaluation test has been conducted on a product LSI. LSI as shown
The (product LSI) 1 is composed of an internal circuit 2, an input circuit 3, an output circuit 4, and the like. Then, the internal wiring 6 to be evaluated is surrounded by the input circuit 3, the output circuit 4, and the internal circuit 2.
【００１５】このようなＬＳＩ１に対して、層間絶縁膜
の信頼性を確認するための評価試験を実施する。この試
験は、上記従来例と同様に、入力信号を印加して実施す
る。この場合、内部配線６の障害状態は、図１１Ｂに示
したような障害発生状態１と、図１１Ｃに示したような
障害発生状態２とがある。An evaluation test is performed on such an LSI 1 to confirm the reliability of the interlayer insulating film. This test is performed by applying an input signal as in the above-mentioned conventional example. In this case, failure states of the internal wiring 6 include a failure occurrence state 1 as shown in FIG. 11B and a failure occurrence state 2 as shown in FIG. 11C.
【００１６】障害発生状態１では、評価対象配線層間の
クロス部分の配線９（Ｌ１層配線、Ｌ２層配線）の導体
（ＡＬ）間に、半ショート部（半短絡部）１０が発生し
た状態（半ショート状態）である。In the fault occurrence state 1, a state in which a half short-circuited portion (semi-shorted portion) 10 is generated between the conductors (AL) of the wiring 9 (L1 layer wiring, L2 layer wiring) at the cross portion between the wiring layers to be evaluated ( It is a semi-short state).
【００１７】また、障害発生状態２では、評価対象配線
層間のクロス部分の配線９（Ｌ１層配線、Ｌ２層配線）
の導体（ＡＬ）間に、ショート部（短絡部）１１が発生
した状態（ショート状態）である。Further, in the fault occurrence state 2, the wiring 9 (L1 layer wiring, L2 layer wiring) at the cross portion between the wiring layers to be evaluated.
This is a state (short state) in which a short-circuited portion (short-circuited portion) 11 has occurred between the conductors (AL).
【００１８】この場合、障害発生状態１では、絶縁層の
絶縁性が劣化しているが、ある程度、回路は動作可能で
ある。しかし実際には、配線間のショート障害の兆候が
現れた状態（潜在的な欠陥がある状態）である。In this case, in the fault occurrence state 1, the insulating property of the insulating layer is deteriorated, but the circuit can operate to some extent. However, in reality, it is a state in which there is an indication of a short circuit failure between wirings (a state in which there is a latent defect).
【００１９】また、障害発生状態２のようになると、配
線間がショート状態であるから、内部のトランジスタが
動作しなくなり、異常となる（障害発生状態）。ところ
で、内部配線は、入力回路３、出力回路４、及び内部回
路２で囲まれている。従って、評価対象配線層間のクロ
ス部分の配線９（Ｌ１層配線、Ｌ２層配線）の導体（Ａ
Ｌ）間に高電圧ストレスを印加出来ない。Further, in the failure occurrence state 2, since the wirings are short-circuited, the internal transistor does not operate and becomes abnormal (failure occurrence state). By the way, the internal wiring is surrounded by the input circuit 3, the output circuit 4, and the internal circuit 2. Therefore, the conductor (A of the wiring 9 (L1 layer wiring, L2 layer wiring)) at the cross portion between the wiring layers to be evaluated is
High voltage stress cannot be applied during L).
【００２０】このため、層間絶縁膜の劣化は、障害状態
１では把握出来ず、障害発生状態２で、内部のトランジ
スタが動作しなくなってから把握可能となる。Therefore, the deterioration of the interlayer insulating film cannot be grasped in the fault state 1 and can be grasped in the fault occurrence state 2 after the internal transistor does not operate.
【００２１】[0021]
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 ：従来例１の評価方法では、配線の潜在的な欠陥（例
えば、半断線状態）の摘出が困難である。SUMMARY OF THE INVENTION The above-mentioned conventional devices have the following problems. : With the evaluation method of Conventional Example 1, it is difficult to extract a potential defect (for example, a semi-broken state) of the wiring.
【００２２】その原因は、内部配線が入出力回路及び内
部回路で囲まれているため、内部配線に断線兆候（半断
線状態等）が現れても、ＬＳＩの機能が不良（内部トラ
ンジスタが動作しない等）になるまで、劣化傾向を掴む
事が出来ないためである。The cause is that the internal wiring is surrounded by the input / output circuit and the internal circuit. Therefore, even if the internal wiring shows a sign of disconnection (semi-disconnected state, etc.), the function of the LSI is defective (the internal transistor does not operate). It is because the deterioration tendency cannot be grasped until it becomes).
【００２３】従って、規定時間内で潜在する問題点の評
価が出来ず、評価の長期化を来していた。 ：上記従来例２の評価方法では、層間絶縁層の潜在的
な欠陥（例えば、半ショート状態）の摘出が困難であ
る。Therefore, the potential problem cannot be evaluated within the specified time, and the evaluation is prolonged. : With the evaluation method of Conventional Example 2, it is difficult to extract a latent defect (for example, a semi-short state) in the interlayer insulating layer.
【００２４】その原因は、内部配線層が入出力回路及び
内部回路で囲まれているため、内部配線層へのストレス
の印加（高電圧の印加）が出来ないためである。通常、
最大定額電圧Ｖ0 ＝７（Ｖ）のＬＳＩでは、層間絶縁膜
への電圧印加は７（Ｖ）以下になる。また、層間絶縁膜
特性の劣化傾向も直接掴めないため、規定時間内で潜在
する問題点の評価が出来ず、評価の長期化を来してい
た。The reason is that the internal wiring layer is surrounded by the input / output circuit and the internal circuit, so that stress (high voltage application) cannot be applied to the internal wiring layer. Normal,
In an LSI having the maximum fixed voltage V 0 = 7 (V), the voltage applied to the interlayer insulating film is 7 (V) or less. In addition, since it is not possible to directly grasp the deterioration tendency of the interlayer insulating film characteristics, it is not possible to evaluate potential problems within the specified time, and the evaluation has become longer.
【００２５】本発明は、このような従来の課題を解決
し、半導体装置内部の潜在的な欠陥を、高加速、高精度
で摘出して、ＬＳＩの信頼性評価が十分に出来るように
することを目的とする。The present invention solves such a conventional problem, and extracts a latent defect in a semiconductor device with high acceleration and high accuracy so that LSI reliability can be sufficiently evaluated. With the goal.
【００２６】[0026]
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１Ａはその１、図１Ｂはその２である。図
１中、図１０、図１１と同じものは、同一符号で示して
ある。また、１３は半導体チップ、１４は信頼性評価用
の配線評価パターン、１５は測定端子（外部ピン）、２
５は層間評価パターンを示す。FIG. 1 is a diagram for explaining the principle of the present invention. FIG. 1A is the first diagram, and FIG. 1B is the second diagram. In FIG. 1, the same components as those in FIGS. 10 and 11 are designated by the same reference numerals. Further, 13 is a semiconductor chip, 14 is a wiring evaluation pattern for reliability evaluation, 15 is a measurement terminal (external pin), 2
5 shows an interlayer evaluation pattern.
【００２７】本発明は上記の課題を解決するため、次の
ように構成した。 （１）：製品ＬＳＩ（集積回路装置）の実総配線長と同
等、又はそれ以上の長さを有する配線（超ロング配線）
を、ストレスマイグレーションに対する信頼性評価用の
配線評価パターン１４とし、この配線評価パターンを、
製品ＬＳＩと同一配線層構造となるように、半導体チッ
プ１３の各配線層に設定し、上記配線評価パターン１４
のストレスマイグレーション発生確率を、製品ＬＳＩの
配線パターンよりも高めた信頼性評価用半導体装置。The present invention has the following structure to solve the above problems. (1): Wiring having a length equal to or longer than the actual total wiring length of the product LSI (integrated circuit device) (ultra-long wiring)
Is a wiring evaluation pattern 14 for reliability evaluation against stress migration, and this wiring evaluation pattern is
The wiring evaluation pattern 14 is set in each wiring layer of the semiconductor chip 13 so as to have the same wiring layer structure as the product LSI.
Semiconductor device for reliability evaluation in which the probability of occurrence of stress migration is higher than that of the wiring pattern of the product LSI.
【００２８】（２）：構成（１）記載の信頼性評価用半
導体装置における配線評価パターン１４を、配線長の異
なる複数の配線評価パターンで構成し、製品ＬＳＩの実
総配線長に対するストレスマイグレーションの発生確率
が求められるようにした信頼性評価用半導体装置。(2): The wiring evaluation pattern 14 in the semiconductor device for reliability evaluation described in the configuration (1) is composed of a plurality of wiring evaluation patterns having different wiring lengths, and stress migration with respect to the actual total wiring length of the product LSI is performed. A semiconductor device for reliability evaluation, the probability of occurrence of which is required.
【００２９】（３）：構成（１）又は（２）記載の信頼
性評価用半導体装置における配線評価パターン１４の途
中に、配線への応力ストレスによる断線箇所をチェック
するためのチェック用パターンを接続し、ストレスマイ
グレーションの発生時に、障害箇所の絞り込みを容易に
した信頼性評価用半導体装置。(3): In the middle of the wiring evaluation pattern 14 in the semiconductor device for reliability evaluation described in the configuration (1) or (2), a check pattern for checking a disconnection point due to stress stress on the wiring is connected. A semiconductor device for reliability evaluation that facilitates narrowing down of failure points when stress migration occurs.
【００３０】（４）：構成（１）乃至（３）のいずれか
に記載の信頼性評価用半導体装置における配線評価パタ
ーン１４を、製品ＬＳＩのチップに内蔵し、製品ＬＳＩ
単位毎に、ストレスマイグレーションに対するスクリー
ニングを可能にした製品ＬＳＩ。(4): The wiring evaluation pattern 14 in the semiconductor device for reliability evaluation according to any one of the configurations (1) to (3) is built in a chip of a product LSI, and the product LSI is manufactured.
A product LSI that enables screening for stress migration for each unit.
【００３１】（５）：構成（１）乃至（３）のいずれか
に記載の信頼性評価用半導体装置における配線評価パタ
ーン１４を、ウエハーの一部に内蔵し、製品ＬＳＩのウ
エハー単位毎に、ストレスマイグレーションに対するス
クリーニングを可能にした信頼性評価用の配線評価パタ
ーンを内蔵したウエハー。(5): The wiring evaluation pattern 14 in the semiconductor device for reliability evaluation as described in any one of the configurations (1) to (3) is built in a part of the wafer, and it is provided for each wafer unit of the product LSI. A wafer with a built-in wiring evaluation pattern for reliability evaluation that enables screening against stress migration.
【００３２】（６）：製品ＬＳＩ（半導体集積回路装
置）の層間パターンクロス面積と、同等またはそれ以上
の面積を有する導体パターンを、層間絶縁膜に対する信
頼性評価用の層間評価パターン（大面積層間評価パター
ン）２５とし、この層間評価パターン２５を、製品ＬＳ
Ｉと同一配線層構造となるように、半導体チップ１３の
各配線層に設定し、層間絶縁膜に対する調査を加速可能
にした信頼性評価用半導体装置。(6): A conductor pattern having an area equal to or larger than the interlayer pattern cross area of the product LSI (semiconductor integrated circuit device) is used as an interlayer evaluation pattern (large area interlayer) for reliability evaluation of the interlayer insulating film. Evaluation pattern) 25, and this interlayer evaluation pattern 25 is used as the product LS.
A semiconductor device for reliability evaluation, which is set in each wiring layer of the semiconductor chip 13 so as to have the same wiring layer structure as that of I, so that the investigation on the interlayer insulating film can be accelerated.
【００３３】（７）：面積の異なる複数の導体パターン
を、層間絶縁膜に対する信頼性評価用の層間評価パター
ンとし、この層間評価パターンを、製品ＬＳＩと同一配
線層構造となるように、半導体チップの各配線層に設定
し、製品ＬＳＩの実配線層クロス面積に対する絶縁膜障
害の発生確率の把握を可能とした信頼性評価用半導体装
置。(7): A plurality of conductor patterns having different areas are used as an interlayer evaluation pattern for reliability evaluation of the interlayer insulating film, and the semiconductor chip is formed so that the interlayer evaluation pattern has the same wiring layer structure as the product LSI. A semiconductor device for reliability evaluation, which is set in each wiring layer, and is capable of grasping the probability of occurrence of an insulating film failure with respect to the actual wiring layer cross area of the product LSI.
【００３４】（８）：絶縁膜厚の異なる層間絶縁膜を挟
んで設定した複数の導体パターンを、層間絶縁膜に対す
る信頼性評価用の層間評価パターンとし、この層間評価
パターン２５を、製品ＬＳＩと同一配線層構造となるよ
うに、半導体チップ１３の各配線層に設定し、層間絶縁
膜厚の異なる製品ＬＳＩに対する、絶縁膜障害の発生確
率の把握を可能とした信頼性評価用半導体装置。(8): A plurality of conductor patterns set by sandwiching interlayer insulating films having different insulating film thicknesses are used as interlayer evaluation patterns for reliability evaluation of the interlayer insulating film, and this interlayer evaluation pattern 25 is used as a product LSI. A semiconductor device for reliability evaluation, which is set in each wiring layer of the semiconductor chip 13 so as to have the same wiring layer structure, and is capable of grasping the occurrence probability of an insulating film failure for product LSIs having different interlayer insulating film thicknesses.
【００３５】（９）：構成（６）乃至（８）のいずれか
に記載の信頼性評価用半導体装置における層間評価パタ
ーン２５を、製品ＬＳＩのチップに内蔵し、製品ＬＳＩ
単位毎に、層間絶縁膜特性に対するスクリーニングを可
能とした信頼性評価用の層間評価パターンを内蔵した製
品ＬＳＩ。(9): The inter-layer evaluation pattern 25 in the semiconductor device for reliability evaluation according to any one of the configurations (6) to (8) is built in a chip of a product LSI, and the product LSI is manufactured.
A product LSI with a built-in interlayer evaluation pattern for reliability evaluation that enables screening for interlayer insulating film characteristics for each unit.
【００３６】（１０）：構成（６）乃至（８）のいずれ
かに記載の信頼性評価用半導体装置における層間評価パ
ターン２５を、製品ＬＳＩのウエハーの一部に内蔵し、
製品ＬＳＩのウエハー単位毎に、層間絶縁膜特性のスク
リーニングを可能とした信頼性評価用の層間評価パター
ンを内蔵したウエハー。(10): The interlayer evaluation pattern 25 in the reliability evaluation semiconductor device according to any one of the configurations (6) to (8) is built in a part of a wafer of a product LSI,
A wafer with a built-in interlayer evaluation pattern for reliability evaluation that enables screening of interlayer insulating film characteristics for each wafer of a product LSI.
【００３７】（１１）：構成（１）、（２）、（３）、
（６）、（７）、（８）のいずれかに記載の半導体装置
における評価パターンを、２種類以上組み合わせて、１
つの半導体チップに設定した信頼性評価用半導体装置。(11): Configurations (1), (2), (3),
A combination of two or more types of evaluation patterns in the semiconductor device according to any one of (6), (7), and (8)
A semiconductor device for reliability evaluation set in one semiconductor chip.
【００３８】[0038]
【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。 （１）：構成１の作用 図１Ａにおいて、配線抵抗の測定時には、測定端子１５
に電源を接続して電圧を印加すると共に、該測定端子１
５に測定器を接続して、信頼性評価用の配線評価パター
ン１４の抵抗値を測定し、この測定した抵抗値を基に信
頼性の評価を行う。The operation of the present invention based on the above configuration will be described with reference to FIG. (1): Operation of Configuration 1 In FIG. 1A, when the wiring resistance is measured, the measurement terminal 15
A voltage is applied by connecting a power source to the measurement terminal 1 and
5 is connected to a measuring device, the resistance value of the wiring evaluation pattern 14 for reliability evaluation is measured, and the reliability is evaluated based on the measured resistance value.
【００３９】このように配線抵抗を測定すれば、配線の
劣化傾向が直接、かつ早期に把握出来る。 （２）：構成２の作用 構成（２）では、構成（１）と同様にして、配線抵抗の
測定を行う。この場合、配線当たりの発生確率の把握が
可能となるため、製品ＬＳＩの実総配線長に対するスト
レスマイグレーションの発生確率が容易に把握出来る。By measuring the wiring resistance in this way, the deterioration tendency of the wiring can be grasped directly and early. (2): Operation of Configuration 2 In configuration (2), the wiring resistance is measured in the same manner as in configuration (1). In this case, since it is possible to grasp the occurrence probability per wiring, it is possible to easily grasp the occurrence probability of stress migration with respect to the actual total wiring length of the product LSI.
【００４０】（３）：構成３の作用 例えば、ストレスマイグレーション発生時に、配線評価
パターンが断線した場合、チェック用パターンを使用し
て各部の抵抗値を測定する。このようにすれば、障害箇
所の絞り込みが容易に出来る。(3): Operation of Configuration 3 For example, when the wiring evaluation pattern is broken when stress migration occurs, the resistance value of each part is measured using the check pattern. By doing so, it is possible to easily narrow down the failure location.
【００４１】（４）：構成４の作用 製品ＬＳＩ単位毎に、ストレスマイグレーションの発生
要因を持つ製品ＬＳＩのスクリーニングが、上記配線評
価パターンを使用することにより可能となる。(4) Operation of Configuration 4 Screening of product LSIs having a cause of stress migration for each product LSI unit becomes possible by using the above wiring evaluation pattern.
【００４２】（５）：構成５の作用 製品ＬＳＩのウエハー単位毎に、ストレスマイグレーシ
ョンの発生要因を持つウエハーのスクリーニングが出来
る。(5): Operation of Configuration 5 Wafers having a cause of stress migration can be screened for each wafer of the product LSI.
【００４３】（６）：構成６の作用 図１Ｂにおいて、層間絶縁膜の評価を行う時には、例え
ば、Ｌ１層ＰＩＮと、Ｌ２層ＰＩＮとの間に高電圧を印
加する。これにより、層間評価パターン２５を介して、
層間絶縁膜に高電圧を印加し、ストレスを加える。その
後上記各ＰＩＮを用いて、層間の容量特性、絶縁特性等
を測定する。(6): Operation of Configuration 6 In FIG. 1B, when the interlayer insulating film is evaluated, for example, a high voltage is applied between the L1 layer PIN and the L2 layer PIN. As a result, via the interlayer evaluation pattern 25,
A high voltage is applied to the interlayer insulating film to apply stress. Thereafter, the above-mentioned PINs are used to measure the inter-layer capacitance characteristics, insulation characteristics, and the like.
【００４４】このようにすれば、高電圧の印加が可能な
ため、層間絶縁膜の評価時に、高加速が得られ、かつ、
少数サンプルで絶縁膜特性の評価が可能となる。 （７）：構成７の作用 層間絶縁膜の評価を行う時には、構成（６）の場合と同
様にして行う。この場合には、高電圧の印加が可能なた
め、高加速が得られるだけでなく、配線層間面積当たり
の障害発生確率が把握可能となるため、製品ＬＳＩの層
間クロス面積の絶縁膜障害の発生確率が把握可能とな
る。In this way, since a high voltage can be applied, high acceleration can be obtained at the time of evaluating the interlayer insulating film, and
Insulation film characteristics can be evaluated with a small number of samples. (7): Operation of Structure 7 When the interlayer insulating film is evaluated, it is performed in the same manner as in Structure (6). In this case, since a high voltage can be applied, not only high acceleration can be obtained, but also the probability of failure occurrence per wiring interlayer area can be grasped, resulting in the occurrence of an insulating film failure in the interlayer cross area of the product LSI. Probability can be grasped.
【００４５】（８）：構成８の作用 この場合には、絶縁膜厚の異なる製品ＬＳＩの絶縁膜の
寿命が把握可能となる。(8): Operation of Structure 8 In this case, the life of the insulating film of the product LSI having different insulating film thickness can be grasped.
【００４６】（９）：構成９の作用 製品ＬＳＩ毎に、層間絶縁膜障害の発生要因を持つＬＳ
Ｉのスクリーニングを、層間評価パターンを使用するこ
とで、製品ＬＳＩにストレスを印加することなく可能に
なる。(9): Operation of Configuration 9 LS having a cause of an interlayer insulating film failure for each product LSI
By using the interlayer evaluation pattern, I screening can be performed without applying stress to the product LSI.
【００４７】（１０）：構成１０の作用 製品ＬＳＩのウエハー単位毎に、層間絶縁膜障害の発生
要因を持つウエハーのスクリーニングを、製品ＬＳＩに
ストレスを印加することなく、可能になる。(10): Operation of Structure 10 It becomes possible to screen a wafer having a factor of causing an interlayer insulating film failure for each wafer of a product LSI without applying stress to the product LSI.
【００４８】（１１）：構成１１の作用 １つの半導体装置を開発するだけで、各種の評価が可能
となり、また、開発の費用の削減と、開発の効率化が達
成可能となる。(11): Operation of Configuration 11 Various evaluations can be made by developing one semiconductor device, and development cost can be reduced and development efficiency can be improved.
【００４９】[0049]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図９は本発明の実施例を示した図であり、
図２〜図９中、１６はチェック用パターン、１７はチェ
ック用端子、１９は製品ＬＳＩのチップ、２０は製品Ｌ
ＳＩ回路部、２１はウエハー、２２は製品ＬＳＩ用のチ
ップ領域、２３は評価用チップ領域、２５、２５−１、
２５−２、２５−３、・・・は層間評価パターン、２６
は層間絶縁膜、２７は拡散層を示す。Embodiments of the present invention will be described below with reference to the drawings. 2 to 9 are views showing an embodiment of the present invention,
2 to 9, 16 is a check pattern, 17 is a check terminal, 19 is a product LSI chip, and 20 is a product L.
SI circuit portion, 21 is a wafer, 22 is a chip area for product LSI, 23 is an evaluation chip area, 25, 25-1,
25-2, 25-3, ... Are interlayer evaluation patterns, 26
Is an interlayer insulating film, and 27 is a diffusion layer.
【００５０】（１）：第１実施例（超ロング配線を有す
る半導体装置）の説明・・・図２参照 図２は第１実施例の説明図であり、図２Ａは第１実施例
の半導体装置を示した図、図２Ｂは配線の測定方法を示
した図である。(1): Description of the first embodiment (semiconductor device having ultralong wiring)-see FIG. 2 FIG. 2 is an explanatory view of the first embodiment, and FIG. 2A is a semiconductor of the first embodiment. The figure which showed the apparatus, FIG. 2B is the figure which showed the measuring method of wiring.
【００５１】第１実施例は、信頼性評価用配線パターン
として、超ロング配線を有する半導体装置の例であり、
配線の多層化により、下層配線への応力ストレスを検出
し、評価する例である。The first embodiment is an example of a semiconductor device having a super-long wiring as a reliability evaluation wiring pattern.
This is an example of detecting and evaluating the stress stress on the lower layer wiring due to the multilayer wiring.
【００５２】：超ロング配線を有する半導体装置の説
明 この例では、半導体チップ１３内に、製品ＬＳＩの配線
ルールから定まっている配線長以上の長さを有する配
線、又は、製品ＬＳＩの実総配線長と同等、若しくはそ
れ以上の配線長を有する超ロング配線を、信頼性評価用
の配線評価パターン１４として具備した半導体装置（信
頼性評価専用のＬＳＩ）である。Description of Semiconductor Device Having Super Long Wiring In this example, in the semiconductor chip 13, wiring having a length equal to or longer than the wiring length determined by the wiring rule of the product LSI, or the actual total wiring of the product LSI. It is a semiconductor device (LSI for exclusive use in reliability evaluation) provided with an ultralong wiring having a wiring length equal to or longer than the length as a wiring evaluation pattern 14 for reliability evaluation.
【００５３】半導体チップ１３への配線は、製品ＬＳＩ
と同一配線層構造となるように、各配線層に各々配線す
る。例えば、３層配線層構造の半導体チップで、１層目
と２層目が信号配線層、３層目がＶ／Ｇ（Ｖ：電圧印加
用、Ｇ：ＧＮＤ用）配線層であれば、１、２層目に各配
線（信頼性評価用の配線評価パターン１４の配線）を行
う。The wiring to the semiconductor chip 13 is a product LSI.
Wiring is performed in each wiring layer so as to have the same wiring layer structure. For example, in a semiconductor chip having a three-layer wiring layer structure, if the first and second layers are signal wiring layers, and the third layer is a V / G (V: voltage application, G: GND) wiring layer, Each wiring (wiring of the wiring evaluation pattern 14 for reliability evaluation) is performed on the second layer.
【００５４】この場合、３層目は下層配線へストレスを
与えるため、製品ＬＳＩと同一の配線を行う。なお、配
線は、製品ＬＳＩと同じチップを使用して、熱膨張によ
る影響が、製品ＬＳＩと同一となるようにする。In this case, since the third layer gives stress to the lower layer wiring, the same wiring as the product LSI is performed. Note that the wiring uses the same chip as the product LSI so that the effect of thermal expansion is the same as that of the product LSI.
【００５５】また、配線は、製品ＬＳＩに使用されてい
る最小配線ルール（配線幅）のみで作成されており、各
配線は、直接ＬＳＩの測定端子（外部ピン）１５に接続
してある。The wiring is created only by the minimum wiring rule (wiring width) used in the product LSI, and each wiring is directly connected to the measurement terminal (external pin) 15 of the LSI.
【００５６】なお、上記信頼性評価用の配線評価パター
ン１４を設定する場合は、半導体チップ１３の同一配線
層内に、１つのパターンを設定しても良いが、同一配線
長のパターンを、複数パターン設定してもよい。When the wiring evaluation pattern 14 for reliability evaluation is set, one pattern may be set in the same wiring layer of the semiconductor chip 13, but a plurality of patterns having the same wiring length may be set. You may set a pattern.
【００５７】：測定方法の説明 試験は、上記半導体装置を高温状態にして、配線へ応力
ストレスを与えるが、配線の経時変化を、配線抵抗の抵
抗値を測定することにより、早期に障害の検出が可能と
なる。Description of Measurement Method In the test, the semiconductor device is placed in a high temperature state and stress stress is applied to the wiring. The change of the wiring with time is detected early by detecting the resistance value of the wiring resistance. Is possible.
【００５８】配線抵抗の測定時には、図２Ｂに示したよ
うに、測定端子１５に、電源を接続して、電圧Ｖを印加
（例えば、４点法で、電圧を印加）する。そして、測定
端子１５に測定器を接続して、信頼性評価用の配線評価
パターン１４の抵抗値を測定し、この測定した抵抗値を
基に、信頼性の評価を行う。At the time of measuring the wiring resistance, as shown in FIG. 2B, a power source is connected to the measuring terminal 15 and a voltage V is applied (for example, a voltage is applied by the 4-point method). Then, a measuring device is connected to the measuring terminal 15, the resistance value of the wiring evaluation pattern 14 for reliability evaluation is measured, and the reliability is evaluated based on the measured resistance value.
【００５９】（２）：第２実施例（長さの異なる超ロン
グ配線を有する半導体装置）の説明・・・図３Ａ参照 図３Ａは第２実施例の半導体装置を示した図である。第
２実施例は、信頼性評価用の配線評価パターン１４とし
て、長さの異なる複数の超ロング配線を有する半導体装
置（信頼性評価専用のＬＳＩ）の例である。(2): Description of the Second Embodiment (Semiconductor Device Having Ultra Long Wirings of Different Lengths)-Refer to FIG. 3A FIG. 3A is a diagram showing the semiconductor device of the second embodiment. The second embodiment is an example of a semiconductor device (LSI dedicated to reliability evaluation) having a plurality of ultra-long wirings of different lengths as the wiring evaluation pattern 14 for reliability evaluation.
【００６０】図示のように、半導体チップ１３には、長
さの異なる複数の信頼性評価用の配線評価パターン１４
が設定されている。これらの各配線評価パターン１４
は、それぞれ測定端子１５に接続されていて、この測定
端子１５を使用して信頼性評価時の測定が出来るように
構成してある。As shown in the figure, the semiconductor chip 13 has a plurality of wiring evaluation patterns 14 of different lengths for reliability evaluation.
Is set. Each of these wiring evaluation patterns 14
Are connected to the measurement terminals 15 respectively, and the measurement terminals 15 are used to make measurements during reliability evaluation.
【００６１】例えば、各配線評価パターン１４の配線長
は、図示のように、Ｌ１、Ｌ２、Ｌ３・・・（但しＬ
１、Ｌ２、Ｌ３・・・は、全て異なる長さである）に設
定し、各配線評価パターン毎に、測定端子１５に接続し
てある。For example, the wiring length of each wiring evaluation pattern 14 is L1, L2, L3 ... (However, L
1, L2, L3, ... Have different lengths), and are connected to the measurement terminal 15 for each wiring evaluation pattern.
【００６２】上記配線評価パターン１４を具備した半導
体装置を用いて評価を行うことにより、配線の単位長さ
当たりの障害発生確率が得られる。その結果、製品ＬＳ
Ｉの実配線長における障害発生率の予測が簡易に可能と
なる。By performing evaluation using a semiconductor device having the wiring evaluation pattern 14, the probability of failure occurrence per unit length of wiring can be obtained. As a result, the product LS
It is possible to easily predict the failure occurrence rate in the actual wiring length of I.
【００６３】（３）：第３実施例（配線断線箇所チェッ
クパターンを有する半導体装置）の説明・・・図３Ｂ参
照 図３Ｂは第３実施例の半導体装置を示した図である。こ
の実施例は、配線への応力ストレスによる断線箇所をチ
ェックするために、上記第１、第２実施例における配線
評価パターン１４（超ロング配線）の間に、任意の間隔
で、複数のチェック用パターンを具備した半導体装置の
例である。(3): Description of Third Embodiment (Semiconductor Device Having Wiring Disconnection Location Check Pattern)-See FIG. 3B FIG. 3B is a diagram showing a semiconductor device of a third embodiment. In this embodiment, in order to check the disconnection location due to stress stress on the wiring, a plurality of check patterns are provided at arbitrary intervals between the wiring evaluation patterns 14 (super long wiring) in the first and second embodiments. It is an example of a semiconductor device having a pattern.
【００６４】図示のように、半導体チップ１３には、第
１、第２実施例のように、配線評価パターン１４が設定
されている。この配線評価パターン１４の途中の複数箇
所に、複数のチェック用パターン１６を接続する。As shown in the figure, the wiring evaluation pattern 14 is set on the semiconductor chip 13 as in the first and second embodiments. A plurality of check patterns 16 are connected to a plurality of places on the way of the wiring evaluation pattern 14.
【００６５】このチェック用パターン１６は、一端が上
記配線評価パターン１４に接続してあり、他端がチェッ
ク用端子１７に接続してある。なお、上記チェック用パ
ターン１６は、応力ストレスにより断線しないよう、評
価対象の配線よりも配線幅を広く設定してある。The check pattern 16 has one end connected to the wiring evaluation pattern 14 and the other end connected to the check terminal 17. The check pattern 16 has a wiring width wider than that of the wiring to be evaluated so as not to be broken due to stress stress.
【００６６】そして、配線評価パターン１４による配線
の信頼性評価を行う際は、上記第１、第２実施例のよう
にして抵抗値の測定を実施する。この測定時に、例え
ば、配線評価パターン１４が断線していたような場合に
は、上記チェック用パターン１６を使用して、チェック
を行う。When the reliability of the wiring is evaluated by the wiring evaluation pattern 14, the resistance value is measured as in the first and second embodiments. At the time of this measurement, if the wiring evaluation pattern 14 is broken, for example, the check pattern 16 is used for checking.
【００６７】このチェック時には、チェック用端子１７
を用いて、所定配線部分の抵抗値を測定し、配線評価パ
ターン１４の断線箇所の絞り込みを行う。このようにす
れば、配線評価パターン（超ロング配線）が断線して
も、簡単に断線箇所の絞り込みが可能となる。At the time of this check, the check terminal 17
Is used to measure the resistance value of a predetermined wiring portion to narrow down the disconnection points in the wiring evaluation pattern 14. By doing so, even if the wiring evaluation pattern (ultra-long wiring) is broken, it is possible to easily narrow down the broken portion.
【００６８】（４）：第４実施例（ストレスマイグレー
ション評価用の配線評価パターンを有する製品ＬＳＩ）
の説明・・・図４Ａ参照 図４Ａは、第４実施例の製品ＬＳＩを示した図である。
この例は、上記第１、第２、第３実施例の半導体装置に
設定した配線評価パターン（いずれか一種類のパター
ン）と、同一構造のパターン（各配線層の構造を同じに
する）を、製品ＬＳＩのチップの一部に設けた例であ
る。(4): Fourth embodiment (product LSI having a wiring evaluation pattern for stress migration evaluation)
Description ... See FIG. 4A FIG. 4A is a diagram showing a product LSI of the fourth embodiment.
In this example, a wiring evaluation pattern (any one pattern) set in the semiconductor devices of the first, second, and third embodiments and a pattern of the same structure (each wiring layer has the same structure) are used. This is an example provided in a part of the chip of the product LSI.
【００６９】なおこの例では、配線への応力ストレスに
よる影響の有無を調査して、製品ＬＳＩをスクリーニン
グ可能にした。 ：製品ＬＳＩの説明 図示のように、製品ＬＳＩのチップ１９には、製品ＬＳ
Ｉ回路部２０が設定してあるが、その周辺部には、本実
施例の配線評価パターン１４を設定する領域が設けてあ
り、この領域に、配線評価パターン１４が設定してあ
る。In this example, it is possible to screen the product LSI by investigating the presence or absence of the influence of stress stress on the wiring. : Description of the product LSI As shown in the figure, the product LS is mounted on the chip 19 of the product LSI.
Although the I circuit section 20 is set, an area for setting the wiring evaluation pattern 14 of the present embodiment is provided in the peripheral portion thereof, and the wiring evaluation pattern 14 is set in this area.
【００７０】この配線評価パターン１４は、第１実施例
の配線評価パターン、第２実施例の配線評価パターン、
或いは第３実施例の配線評価パターンの内のいずれか一
種類のパターンを選定して設定する。The wiring evaluation pattern 14 is the wiring evaluation pattern of the first embodiment, the wiring evaluation pattern of the second embodiment,
Alternatively, one of the wiring evaluation patterns of the third embodiment is selected and set.
【００７１】この場合、各配線評価パターン１４は、そ
れぞれ測定端子１５に接続しておくとともに、各配線層
の構造も同一にする。 ：測定時の説明 上記製品ＬＳＩ１９を高温状態にして、ストレスマイグ
レーション評価用の配線評価パターン１４の抵抗値を測
定すると、初期値に対して、当初は抵抗値が減少する傾
向にある。これは配線へのストレスを緩和しようとし
て、ＡＬ（配線導体）が動くためであり、抵抗値の減少
傾向が少ないと、配線自体の応力緩和がなされていない
ことになる。In this case, each wiring evaluation pattern 14 is connected to the measuring terminal 15 and the structure of each wiring layer is made the same. When the resistance value of the wiring evaluation pattern 14 for stress migration evaluation is measured with the product LSI 19 in a high temperature state, the resistance value tends to initially decrease with respect to the initial value. This is because the AL (wiring conductor) moves in an attempt to relieve the stress on the wiring, and if the resistance value has a small decreasing tendency, the stress on the wiring itself is not relaxed.
【００７２】このため、一定時間（例えば、１００時間
程度）高温状態（例えば、１５０°Ｃ程度）にし、抵抗
値の減少傾向から、製品ＬＳＩのストレスマイグレーシ
ョンの発生が懸念される素子をスクリーニングする事が
可能となる。For this reason, a high temperature state (for example, about 150 ° C.) is set for a certain period of time (for example, about 100 hours), and an element in which the stress migration of the product LSI is likely to occur is screened from the decreasing tendency of the resistance value. Is possible.
【００７３】（５）：第５実施例（ストレスマイグレー
ション評価用の配線評価パターンを有するウエハー）の
説明・・・図４Ｂ参照 図４Ｂは第５実施例のウエハーを示した図である。この
例は、上記第１、第２、第３実施例の半導体装置に設定
した配線評価パターン（いずれか一種類のパターン）
と、同一構造のパターン（各配線層の構造を同じにす
る）を、製品ＬＳＩ用のウエハーの一部に設定した例で
ある。(5) Description of Fifth Embodiment (Wafer Having Wiring Evaluation Pattern for Stress Migration Evaluation)-See FIG. 4B FIG. 4B is a diagram showing a wafer of the fifth embodiment. This example is a wiring evaluation pattern (any one kind of pattern) set in the semiconductor devices of the first, second and third embodiments.
And a pattern of the same structure (the structure of each wiring layer is the same) is set in a part of the wafer for the product LSI.
【００７４】この例では、配線への応力ストレスによる
影響の有無を調査して、ウエハーレベルでストレスマイ
グレーションの評価が出来るようにした。図４Ｂに示し
たように、ウエハー（製品ＬＳＩを製作するためのウエ
ハー）２１には、多数の製品ＬＳＩ用のチップ領域２２
が形成されている。また、製品ＬＳＩ用のチップ領域２
２の間には、評価用チップ領域２３が複数箇所に設定し
てある。In this example, it was made possible to evaluate stress migration at the wafer level by investigating the influence of stress stress on wiring. As shown in FIG. 4B, a wafer (wafer for manufacturing a product LSI) 21 has a large number of chip areas 22 for product LSIs.
Are formed. Also, the chip area 2 for product LSI
Between the two, evaluation chip areas 23 are set at a plurality of locations.
【００７５】そして、この評価用のチップ領域２３に
は、上記第１、第２、第３実施例の半導体装置に設定し
た配線評価パターン（いずれか一種類のパターン）１４
と、同一構造のパターン（各配線層の構造を同じにす
る）を設定し、これを、ストレスマイグレーション評価
用として使用する。Then, in the evaluation chip area 23, the wiring evaluation pattern (any one kind of pattern) 14 set in the semiconductor devices of the first, second and third embodiments.
And a pattern having the same structure (the structure of each wiring layer is the same) is set, and this is used for stress migration evaluation.
【００７６】測定時には、上記第４実施例と同じ条件で
実施することにより、ウエハー単位でのスクリーニング
が可能となる。 （６）：第６実施例の説明 図５は第６実施例の半導体装置を示す。図６Ａは第６実
施例の半導体装置の平面図、図６Ｂは図６Ａに示した半
導体装置の断面図である。At the time of measurement, by carrying out under the same conditions as in the above-mentioned fourth embodiment, it becomes possible to carry out screening on a wafer-by-wafer basis. (6): Description of Sixth Embodiment FIG. 5 shows a semiconductor device of a sixth embodiment. 6A is a plan view of the semiconductor device of the sixth embodiment, and FIG. 6B is a sectional view of the semiconductor device shown in FIG. 6A.
【００７７】この実施例は、層間絶縁膜評価のための層
間評価パターン（大面積層間評価パターン）を具備した
半導体装置（評価専用のＬＳＩ）の例である。この例で
は、図６に示したように、半導体チップ１３内に、製品
ＬＳＩの配線ルールから定まっている配線面積以上の配
線を行い、製品ＬＳＩの内部で配線間がクロスする総面
積以上の面積を有する層間評価パターン２５（大面積層
間評価パターン）を設定する。This embodiment is an example of a semiconductor device (evaluation-dedicated LSI) having an interlayer evaluation pattern (large area interlayer evaluation pattern) for evaluating an interlayer insulating film. In this example, as shown in FIG. 6, wiring is performed in the semiconductor chip 13 with a wiring area equal to or larger than the wiring area determined by the wiring rule of the product LSI, and an area larger than the total area where the wiring lines cross inside the product LSI. An inter-layer evaluation pattern 25 (large area inter-layer evaluation pattern) having is set.
【００７８】例えば、層間絶縁膜２６を挟んで、２つの
配線層（Ｌ１層、Ｌ２層）があった場合、これらの２つ
の配線層に、それぞれ、層間評価パターン２５（大面積
層間評価パターン）を設定する。For example, when there are two wiring layers (L1 layer and L2 layer) sandwiching the interlayer insulating film 26, the interlayer evaluation pattern 25 (large area interlayer evaluation pattern) is provided in each of these two wiring layers. To set.
【００７９】そして、これらの各層間評価パターン２５
（Ｌ１層のパターン、Ｌ２層のパターン）を、外部のピ
ン（Ｌ１層ＰＩＮ、Ｌ２層ＰＩＮ）に接続する。ところ
で、層間の配線と配線がクロスする場所では、層間絶縁
欠陥によるショート障害が発生する。この評価は、従
来、ＬＳＩに電圧を印加して実施していたが、ＬＳＩの
高集積化、複雑化により、内部の層間クロス部分にどれ
だけの電位差が出来ているか不明である。Then, each of these interlayer evaluation patterns 25
The (L1 layer pattern, L2 layer pattern) is connected to external pins (L1 layer PIN, L2 layer PIN). By the way, a short circuit failure due to an interlayer insulation defect occurs at a place where the wiring between the layers intersects with the wiring. Conventionally, this evaluation was performed by applying a voltage to the LSI, but it is unclear how much potential difference is generated in the internal interlayer cross portion due to the high integration and complexity of the LSI.
【００８０】また、同一電位の可能性もあり、評価漏れ
の可能性がある。更に、入出力回路及び内部回路で囲ま
れているため、規定以上の電圧を印加出来ず、高加速が
得られない欠点があった。There is also a possibility of the same potential, and there is a possibility of omission of evaluation. Further, since it is surrounded by the input / output circuit and the internal circuit, it is impossible to apply a voltage higher than the specified value, and there is a drawback that high acceleration cannot be obtained.
【００８１】このため、本実施例では、上記のように半
導体チップ１３内の層間絶縁膜評価のために、各配線層
に、同一面積の層間評価パターン２５（大面積層間パタ
ーン）を設けたものである。For this reason, in the present embodiment, the interlayer evaluation pattern 25 (large area interlayer pattern) having the same area is provided in each wiring layer for the evaluation of the interlayer insulating film in the semiconductor chip 13 as described above. Is.
【００８２】この層間評価パターン２５は、制御部が、
直接外部のピン（Ｌ１層ＰＩＮ、Ｌ２層ＰＩＮ）に出て
いるため、層間絶縁膜に対し、規定以上の高電圧を印加
出来るようになった。In the inter-layer evaluation pattern 25, the control unit
Since it is directly exposed to the external pins (L1 layer PIN, L2 layer PIN), it becomes possible to apply a higher voltage than the specified voltage to the interlayer insulating film.
【００８３】上記層間評価パターン２５（大面積の層間
評価パターン）は、製品ＬＳＩと同一配線層構造となる
ように、各配線層に各々配線する。例えば、２層配線品
であれば、１、２層目に層間評価パターン２５を設定す
る。The inter-layer evaluation pattern 25 (large-area inter-layer evaluation pattern) is wired in each wiring layer so as to have the same wiring layer structure as the product LSI. For example, in the case of a two-layer wiring product, the interlayer evaluation pattern 25 is set for the first and second layers.
【００８４】また、３層配線であれば、１、２、３層の
各層に層間評価パターン２５を設定する。なお、配線
は、製品ＬＳＩと同じ半導体チップを使用する。また、
配線層間絶縁膜の厚みは、製品ＬＳＩと同じ最小の厚み
で設定する。試験時には、上記ピンを使用して、上記配
線へ直接高電圧ストレスを与える（７Ｖ以上）。In the case of three-layer wiring, the interlayer evaluation pattern 25 is set in each of the first, second and third layers. The wiring uses the same semiconductor chip as the product LSI. Also,
The thickness of the wiring interlayer insulating film is set to the same minimum thickness as the product LSI. During the test, the pins are used to directly apply high voltage stress to the wiring (7 V or more).
【００８５】このようにして、ピンから層間の容量特
性、絶縁特性を測ることで、直接劣化傾向が掴める。従
って、早期に、劣化傾向の検出が可能となる。 （７）：第７実施例（面積の異なる層間評価パターンを
有する半導体装置）の説明・・・図６参照 図６は第７実施例の説明図である。この実施例は、１チ
ップ内に面積の異なる層間評価パターンを具備した半導
体装置（評価専用のＬＳＩ）の例である。In this way, the tendency of deterioration can be directly grasped by measuring the capacitance characteristic and the insulation characteristic between the pin and the layer. Therefore, the deterioration tendency can be detected at an early stage. (7): Description of Seventh Example (Semiconductor Device Having Interlayer Evaluation Patterns with Different Areas)-See FIG. 6 FIG. 6 is an explanatory diagram of the seventh example. This embodiment is an example of a semiconductor device (evaluation dedicated LSI) having interlayer evaluation patterns with different areas in one chip.
【００８６】図６に示したように、１つの半導体チップ
１３に、導体の面積が異なる層間評価パターンを複数設
定する。例えば、面積Ｓ1 の層間評価パターン２５−
１、面積Ｓ2 の層間評価パターン２５−２、面積Ｓ3 の
層間評価パターン２５−３（同一面積のパターンが２
つ）・・・等を任意の数だけ設定する。As shown in FIG. 6, a plurality of interlayer evaluation patterns having different conductor areas are set on one semiconductor chip 13. For example, the interlayer evaluation pattern 25-of the area S 1
1, interlayer evaluation pattern 25-2 an area S 2, the pattern of the interlayer evaluation pattern 25-3 (the same area of the area S 3 2
Etc.) and so on are set to an arbitrary number.
【００８７】上記層間評価パターン２５−１、２５−
２、２５−３・・・は、実施例６と同様に、製品ＬＳＩ
と同一配線層構造となるように、各配線層に配線する。
また、各層間評価パターン２５−１、２５−２、２５−
３・・・は、それぞれ外部のピンに接続しておく。Interlayer evaluation patterns 25-1, 25-
2, 25-3 ... are product LSIs as in the sixth embodiment.
Wiring is performed in each wiring layer so as to have the same wiring layer structure.
Further, the interlayer evaluation patterns 25-1, 25-2, 25-
3 ... are connected to external pins respectively.
【００８８】上記のように、面積の異なる層間評価パタ
ーンを使用して、加速試験（高電圧）を実施することに
より、単位面積当たりの欠陥率（絶縁膜障害の発生確
率）を容易に求める事が可能となる。As described above, the defect rate per unit area (probability of occurrence of insulating film failure) can be easily obtained by performing the acceleration test (high voltage) using the interlayer evaluation patterns having different areas. Is possible.
【００８９】（８）：第８実施例（絶縁膜厚さの異なる
層間評価パターンを有する半導体装置）の説明 図７は第８実施例の説明図であり、図８Ａは半導体装置
の平面図、図７Ｂは半導体装置の断面図である。(8) Description of Eighth Embodiment (Semiconductor Device Having Interlayer Evaluation Pattern with Different Insulating Film Thickness) FIG. 7 is an explanatory view of the eighth embodiment, and FIG. 8A is a plan view of the semiconductor device. FIG. 7B is a cross-sectional view of the semiconductor device.
【００９０】この実施例は、１つの半導体チップ内に、
絶縁膜厚さの異なる複数の層間評価パターンを具備した
半導体装置（評価専用のＬＳＩ）の例である。例えば、
図７に示したように、１つの半導体チップ１３に、絶縁
膜厚Ｋ１、Ｋ２、Ｋ３、・・・（但し、Ｋ１、Ｋ２、Ｋ
３、・・・は全て異なる）を有する層間絶縁膜２６を設
定し、これらの各層間絶縁膜２６を挟んで、各配線層
に、層間評価パターン２５を設定する。In this embodiment, in one semiconductor chip,
It is an example of a semiconductor device (evaluation dedicated LSI) including a plurality of interlayer evaluation patterns having different insulating film thicknesses. For example,
As shown in FIG. 7, the insulating film thicknesses K1, K2, K3, ... (However, K1, K2, K
3 are all different from each other), and the interlayer evaluation pattern 25 is set in each wiring layer with the interlayer insulating film 26 sandwiched therebetween.
【００９１】この場合、層間評価パターン２５の面積
は、全て同じで、層間絶縁膜２６の厚み（絶縁膜厚）だ
けを異ならせて設定する。このように、絶縁膜厚の異な
る層間評価パターンを使用して、高電圧印加試験を実施
することで、絶縁膜厚さ当たりの寿命が容易に調査可能
となる。In this case, the areas of the inter-layer evaluation patterns 25 are all the same, and only the thickness (insulating film thickness) of the inter-layer insulating film 26 is set to be different. As described above, by performing the high voltage application test using the interlayer evaluation patterns having different insulating film thicknesses, the life per insulating film thickness can be easily investigated.
【００９２】（９）：第９実施例（層間絶縁膜評価用の
層間評価パターンを有する製品ＬＳＩ）の説明・・・図
８Ａ参照 図８Ａは、第９実施例の製品ＬＳＩを示した図である。
この例は、上記第６、第７、第８実施例の半導体装置に
設定した層間評価パターン（いずれか一種類のパター
ン）と、同一構造のパターン（各配線層の構造を同じに
する）を、製品ＬＳＩのチップの一部に設けた例であ
る。(9): Description of Ninth Embodiment (Product LSI Having Interlayer Evaluation Pattern for Interlayer Insulating Film Evaluation) See FIG. 8A. FIG. 8A is a diagram showing a product LSI of the ninth embodiment. is there.
In this example, an inter-layer evaluation pattern (any one pattern) set in the semiconductor devices of the sixth, seventh, and eighth embodiments and a pattern having the same structure (each wiring layer has the same structure) are used. This is an example provided in a part of the chip of the product LSI.
【００９３】図示のように、製品ＬＳＩのチップ１９に
は、製品ＬＳＩ回路部２０が設定してあるが、その周辺
部には、本実施例の層間評価パターンを設定する領域が
設けてあり、この領域に、層間評価パターン２５が設定
してある。As shown in the figure, the product LSI circuit section 20 is set on the chip 19 of the product LSI, and the area for setting the inter-layer evaluation pattern of this embodiment is provided in the peripheral portion thereof. An interlayer evaluation pattern 25 is set in this area.
【００９４】この層間評価パターン２５は、第６実施例
の層間評価パターン、第７実施例の層間評価パターン、
或いは第８実施例の層間評価パターンの内のいずれか一
種類のパターンを選定して設定する。The interlayer evaluation pattern 25 is the interlayer evaluation pattern of the sixth embodiment, the interlayer evaluation pattern of the seventh embodiment,
Alternatively, any one of the interlayer evaluation patterns of the eighth embodiment is selected and set.
【００９５】この場合、各層間評価パターン２５は、そ
れぞれ外部のピン（ＰＩＮ）に接続しておくとともに、
各配線層の構造も同一にする。そして、層間評価パター
ン２５に高電圧を印加して破壊電圧を求めることで、絶
縁膜特性の良否を判断し、製品ＬＳＩ自体にストレスを
印加することなく、スクリーニングをすることが出来
る。In this case, each interlayer evaluation pattern 25 is connected to an external pin (PIN), and
The structure of each wiring layer is also the same. Then, by applying a high voltage to the interlayer evaluation pattern 25 to obtain the breakdown voltage, it is possible to judge the quality of the insulating film characteristics and perform screening without applying stress to the product LSI itself.
【００９６】（１０）：第１０実施例（層間評価パター
ンを有するウエハー）の説明・・・図８Ｂ参照 図８Ｂは第１０実施例のウエハーを示した図である。こ
の例は、上記第６、第７、第８実施例の半導体装置に設
定した層間評価パターン（いずれか一種類のパターン）
と、同一構造のパターン（各配線層の構造を同じにす
る）を、製品ＬＳＩ用のウエハーの一部に設定した例で
ある。(10): Description of Tenth Example (Wafer Having Interlayer Evaluation Pattern)-See FIG. 8B FIG. 8B is a diagram showing a wafer of the tenth example. This example is an interlayer evaluation pattern (any one kind of pattern) set in the semiconductor devices of the sixth, seventh and eighth embodiments.
And a pattern of the same structure (the structure of each wiring layer is the same) is set in a part of the wafer for the product LSI.
【００９７】図８Ｂに示したように、ウエハー（製品Ｌ
ＳＩを製作するためのウエハー）２１には、多数の製品
ＬＳＩ用のチップ領域２２が形成されている。また、製
品ＬＳＩ用のチップ領域２２の間には、評価用チップ領
域２３が複数箇所に設定してある。As shown in FIG. 8B, the wafer (product L
A large number of chip areas 22 for product LSIs are formed on a wafer 21 for manufacturing SI. Moreover, evaluation chip areas 23 are set at a plurality of locations between the chip areas 22 for the product LSI.
【００９８】そして、この評価用のチップ領域２３に
は、上記第６、第７、第８実施例の半導体装置に設定し
た層間評価パターン（いずれか一種類のパターン）２５
と、同一構造のパターン（各配線層の構造を同じにす
る）を設定し、これを、層間絶縁膜評価用のパターンと
して使用する。Then, in the evaluation chip area 23, the interlayer evaluation pattern (any one kind of pattern) 25 set in the semiconductor devices of the sixth, seventh and eighth embodiments.
And a pattern having the same structure (the structure of each wiring layer is the same) are set, and this is used as a pattern for evaluating an interlayer insulating film.
【００９９】測定時には、上記層間評価パターン２５
に、プローブで高電圧を印加して破壊電圧を求めること
で、絶縁特性の良否を、ウエハー自体にストレスを印加
することなく、ウエハー単位でスクリーニングする事が
出来る。At the time of measurement, the above-mentioned interlayer evaluation pattern 25
In addition, by applying a high voltage with a probe to obtain the breakdown voltage, the quality of the insulation characteristics can be screened on a wafer-by-wafer basis without applying stress to the wafer itself.
【０１００】（１１）：第１１実施例（各評価パターン
を１つの半導体装置に寄せ集めた例）の説明・・・図９
参照 図９は、第１１実施例の説明図である。この例は、上記
第１、第２、第３、第６、第７、第８実施例のいずれか
に記載の半導体装置における評価パターンを、２種類以
上組み合わせて、１つの半導体チップに設定した信頼性
評価用半導体装置（評価専用のＬＳＩ）の例である。(11) Description of 11th Example (example in which each evaluation pattern is collected in one semiconductor device) ... FIG.
Reference FIG. 9 is an explanatory diagram of the eleventh embodiment. In this example, two or more kinds of evaluation patterns in the semiconductor device described in any of the first, second, third, sixth, seventh, and eighth embodiments are combined and set in one semiconductor chip. This is an example of a reliability evaluation semiconductor device (evaluation dedicated LSI).
【０１０１】例えば、図９に示したように、半導体チッ
プ１３に、４つの領域を設定し、配線評価パターン領
域、層間評価パターン（１）領域、層間評価パターン
（２）領域及び、エレクトロマイグレーション評価パタ
ーン領域とする。For example, as shown in FIG. 9, four regions are set in the semiconductor chip 13, and the wiring evaluation pattern region, the interlayer evaluation pattern (1) region, the interlayer evaluation pattern (2) region, and the electromigration evaluation are performed. The pattern area.
【０１０２】そして、配線評価パターン領域には、第２
実施例の配線評価パターン１４を設定し、層間評価パタ
ーン（１）領域には、第７実施例の層間評価パターン２
５を設定し、層間評価パターン（２）領域には、第８実
施例の層間評価パターン２５を設定する。Then, in the wiring evaluation pattern area, the second
The wiring evaluation pattern 14 of the embodiment is set, and the interlayer evaluation pattern 2 of the seventh embodiment is set in the interlayer evaluation pattern (1) area.
5 is set, and the interlayer evaluation pattern 25 of the eighth embodiment is set in the interlayer evaluation pattern (2) area.
【０１０３】また、エレクトロマイグレーション評価パ
ターン領域には、エレクトロマイグレーションを評価す
るための評価パターンを設定する。このように、評価専
用ＬＳＩに、各種の評価パターンを設定すれば、１つの
半導体装置を開発するだけで、各種の評価が可能とな
る。また、開発の費用の削減と、開発の効率化が達成可
能となる。An evaluation pattern for evaluating electromigration is set in the electromigration evaluation pattern area. As described above, if various evaluation patterns are set in the evaluation-dedicated LSI, various evaluations can be performed by only developing one semiconductor device. Further, it is possible to reduce development costs and improve development efficiency.
【０１０４】[0104]
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）：第１発明の効果（第１実施例対応） ：配線評価パターン（超ロング配線）は、製品ＬＳＩ
の設計ルール以上に長く配線したものや、製品ＬＳＩの
総配線長以上に配線したものであり、実チップと、同一
チップ内に配線することにより、配線へのストレスを把
握出来る。As described above, the present invention has the following effects. (1): Effect of the first invention (corresponding to the first embodiment): Wiring evaluation pattern (super long wiring) is a product LSI
The wiring is longer than the design rule of (1) or longer than the total wiring length of the product LSI. By wiring in the same chip as the actual chip, the stress on the wiring can be grasped.
【０１０５】：少数ピンのみで作成するので、ピン数
の削減にもなる。 ：配線の劣化傾向が、直接把握出来る。 （２）：第２発明の効果（第２実施例対応） ：配線当たりの発生確率の把握が可能となるため、製
品ＬＳＩの実総配線長に対するストレスマイグレーショ
ンの発生確率が容易に把握出来る。Since only a few pins are used, the number of pins can be reduced. : Deterioration tendency of wiring can be grasped directly. (2): Effect of the second invention (corresponding to the second embodiment): Since it is possible to grasp the occurrence probability per wiring, it is possible to easily grasp the occurrence probability of stress migration with respect to the actual total wiring length of the product LSI.
【０１０６】：配線の劣化傾向が直接把握可能とな
る。 （３）：第３発明の効果（第３実施例対応） ストレスマイグレーション発生時に、障害箇所の絞り込
みが容易となる。 （４）：第４発明の効果（第４実施例対応） ：製品ＬＳＩ単位毎に、ストレスマイグレーションの
発生要因を持つ製品ＬＳＩのスクリーニングを、上記配
線評価パターンを使用することにより可能となる。: The deterioration tendency of the wiring can be directly grasped. (3): Effect of the third invention (corresponding to the third embodiment) When a stress migration occurs, it becomes easy to narrow down the failure location. (4): Effect of the fourth invention (corresponding to the fourth embodiment): It is possible to screen product LSIs having a stress migration occurrence factor for each product LSI unit by using the wiring evaluation pattern.
【０１０７】：配線の劣化傾向が直接把握可能とな
る。 （５）：第５発明の効果（第５実施例対応） ：製品ＬＳＩのウエハー単位毎に、ストレスマイグレ
ーションの発生要因を持つウエハーのスクリーニングが
可能になる。It is possible to directly grasp the deterioration tendency of the wiring. (5): Effects of the fifth invention (corresponding to the fifth embodiment): It becomes possible to screen a wafer having a factor causing stress migration for each wafer unit of a product LSI.
【０１０８】：配線の劣化傾向が直接把握可能にな
る。 （６）：第６発明の効果（第６実施例対応） ：高電圧の印加が可能なため、層間絶縁膜の評価時
に、高加速が得られる。[0108]: It becomes possible to directly grasp the deterioration tendency of the wiring. (6): Effect of the sixth invention (corresponding to the sixth embodiment): Since high voltage can be applied, high acceleration can be obtained when evaluating the interlayer insulating film.
【０１０９】：層間評価パターンは、製品ＬＳＩの層
間クロス面積以上の面積を持つため、少数サンプルで絶
縁膜特性の評価が可能になる。 （７）：第７発明の効果（第７実施例対応） ：高電圧の印加が可能なため、高加速が得られる。Since the interlayer evaluation pattern has an area equal to or larger than the interlayer cross area of the product LSI, it is possible to evaluate the insulating film characteristics with a small number of samples. (7): Effect of the seventh invention (corresponding to the seventh embodiment): Since high voltage can be applied, high acceleration can be obtained.
【０１１０】：配線層間面積当たりの障害発生確率が
把握可能となるため、製品ＬＳＩの層間クロス面積の絶
縁膜障害の発生確率が把握可能になる。 （８）：第８発明の効果（第８実施例対応） ：高電圧の印加が可能なため、高加速が得られる。Since the probability of failure occurrence per wiring interlayer area can be grasped, the probability of occurrence of an insulating film failure in the interlayer cross area of the product LSI can be grasped. (8): Effect of the eighth invention (corresponding to the eighth embodiment): Since high voltage can be applied, high acceleration can be obtained.
【０１１１】：絶縁膜厚の異なる製品ＬＳＩの絶縁膜
の寿命が把握可能になる。 （９）：第９発明の効果（第９実施例対応） ：高電圧の印加が可能なため、高加速が得られる。It is possible to grasp the life of the insulating film of the product LSIs having different insulating film thicknesses. (9): Effects of the ninth invention (corresponding to the ninth embodiment): Since high voltage can be applied, high acceleration can be obtained.
【０１１２】：製品ＬＳＩ毎に、層間絶縁膜障害の発
生要因を持つＬＳＩのスクリーニングが、層間評価パタ
ーンを使用することで、製品ＬＳＩにストレスを印加す
ることなく可能になる。For each product LSI, the LSI having the cause of the interlayer insulating film failure can be screened by using the interlayer evaluation pattern without applying stress to the product LSI.
【０１１３】（１０）：第１０発明の効果（第１０実施
例対応） ：高電圧の印加が可能なため、高加速が得られる。 ：製品ＬＳＩのウエハー単位毎に、層間絶縁膜障害の
発生要因を持つウエハーのスクリーニングが、製品ＬＳ
Ｉにストレスを印加することなく、可能になる。(10): Effects of the tenth invention (corresponding to the tenth embodiment): Since high voltage can be applied, high acceleration can be obtained. : For each wafer unit of product LSI, the screening of the wafer having the cause of the interlayer insulation film failure is performed by the product LS.
It is possible without applying stress to I.
【０１１４】（１１）：第１１発明の効果（第１１実施
例対応） ：１つの半導体装置を開発するだけで、各種の評価が
可能となる。 ：開発の費用の削減と、開発の効率化が達成可能とな
る。(11): Effects of the eleventh invention (corresponding to the eleventh embodiment): Various evaluations can be made by only developing one semiconductor device. : Reduction of development cost and development efficiency can be achieved.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の第１実施例の説明図である。FIG. 2 is an explanatory diagram of the first embodiment of the present invention.
【図３】本発明の第２、第３実施例の説明図である。FIG. 3 is an explanatory diagram of second and third embodiments of the present invention.
【図４】本発明の第４、第５実施例の説明図である。FIG. 4 is an explanatory diagram of fourth and fifth embodiments of the present invention.
【図５】本発明の第６実施例の説明図である。FIG. 5 is an explanatory diagram of a sixth embodiment of the present invention.
【図６】本発明の第７実施例の説明図である。FIG. 6 is an explanatory diagram of a seventh embodiment of the present invention.
【図７】本発明の第８実施例の説明図である。FIG. 7 is an explanatory diagram of an eighth embodiment of the present invention.
【図８】本発明の第９、第１０実施例の説明図である。FIG. 8 is an explanatory diagram of ninth and tenth embodiments of the present invention.
【図９】本発明の第１１実施例の説明図である。FIG. 9 is an explanatory diagram of an eleventh embodiment of the present invention.
【図１０】従来例１の説明図である。FIG. 10 is an explanatory diagram of Conventional Example 1.
【図１１】従来例２の説明図である。FIG. 11 is an explanatory diagram of Conventional Example 2.
１３ 半導体チップ １４ 信頼性評価用の配線評価パターン １５ 測定端子 ２５ 層間評価パターン 13 semiconductor chip 14 wiring evaluation pattern for reliability evaluation 15 measurement terminal 25 interlayer evaluation pattern
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/3205 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location // H01L 21/3205
Claims (11)
総配線長と同等、又はそれ以上の長さを有する配線（超
ロング配線）を、ストレスマイグレーションに対する信
頼性評価用の配線評価パターン（１４）とし、 この配線評価パターン（１４）を、製品ＬＳＩと同一配
線層構造となるように、半導体チップ（１３）の各配線
層に設定し、 上記配線評価パターン（１４）のストレスマイグレーシ
ョン発生確率を、製品ＬＳＩの配線パターンよりも高め
たことを特徴とする信頼性評価用半導体装置。1. A wiring evaluation pattern (14) for evaluating the reliability against stress migration of a wiring (ultra long wiring) having a length equal to or longer than the actual total wiring length of a product LSI (semiconductor integrated circuit device). ), The wiring evaluation pattern (14) is set in each wiring layer of the semiconductor chip (13) so as to have the same wiring layer structure as the product LSI, and the stress migration occurrence probability of the wiring evaluation pattern (14) is set. A semiconductor device for reliability evaluation, characterized in that it is higher than the wiring pattern of the product LSI.
における配線評価パターン（１４）を、配線長の異なる
（Ｌ１、Ｌ２、Ｌ３、・・・）複数の配線評価パターン
で構成し、 製品ＬＳＩの実総配線長に対するストレスマイグレーシ
ョンの発生確率が求められるようにしたことを特徴とす
る信頼性評価用半導体装置。2. The wiring evaluation pattern (14) in the semiconductor device for reliability evaluation according to claim 1, comprising a plurality of wiring evaluation patterns having different wiring lengths (L1, L2, L3, ...), A semiconductor device for reliability evaluation, characterized in that a probability of occurrence of stress migration with respect to an actual total wiring length of an LSI is obtained.
体装置における配線評価パターン（１４）の途中に、 配線への応力ストレスによる断線箇所をチェックするた
めのチェック用パターン（１６）を接続し、 ストレスマイグレーションの発生時に、障害箇所の絞り
込みを容易にしたことを特徴とする信頼性評価用半導体
装置。3. A check pattern (16) for checking a disconnection point due to stress stress on the wiring is connected in the middle of the wiring evaluation pattern (14) in the semiconductor device for reliability evaluation according to claim 1 or 2. The semiconductor device for reliability evaluation is characterized in that it is easy to narrow down the failure point when stress migration occurs.
性評価用半導体装置における配線評価パターン（１４）
を、製品ＬＳＩ（半導体集積回路装置）（１９）のチッ
プに内蔵し、 製品ＬＳＩ（１９）単位毎に、ストレスマイグレーショ
ンに対するスクリーニングを可能にしたことを特徴とす
る信頼性評価用の配線評価パターンを内蔵した製品ＬＳ
Ｉ。4. A wiring evaluation pattern (14) in the semiconductor device for reliability evaluation according to claim 1.
Is embedded in a chip of a product LSI (semiconductor integrated circuit device) (19), and a wiring evaluation pattern for reliability evaluation is characterized in that screening for stress migration is enabled for each product LSI (19) unit. Built-in product LS
I.
性評価用半導体装置における配線評価パターン（１４）
を、ウエハー（２１）の一部に内蔵し、 製品ＬＳＩのウエハー（２１）単位毎に、ストレスマイ
グレーションに対するスクリーニングを可能にしたこと
を特徴とする信頼性評価用の配線評価パターンを内蔵し
たウエハー。5. A wiring evaluation pattern (14) in the semiconductor device for reliability evaluation according to claim 1.
A wafer having a built-in wiring evaluation pattern for reliability evaluation, which is built in a part of the wafer (21) and enables screening for stress migration for each wafer (21) of the product LSI.
間パターンクロス面積と、同等またはそれ以上の面積を
有する導体パターンを、層間絶縁膜に対する信頼性評価
用の層間評価パターン（大面積層間評価パターン）（２
５）とし、 この層間評価パターン（２５）を、製品ＬＳＩと同一配
線層構造となるように、半導体チップ（１３）の各配線
層に設定し、 層間絶縁膜に対する調査を加速可能にしたことを特徴と
する信頼性評価用半導体装置。6. An inter-layer evaluation pattern (large-area inter-layer evaluation pattern) for evaluating reliability of an inter-layer insulating film is provided with a conductor pattern having an area equal to or larger than an inter-layer pattern cross area of a product LSI (semiconductor integrated circuit device). ) (2
5), the inter-layer evaluation pattern (25) is set in each wiring layer of the semiconductor chip (13) so as to have the same wiring layer structure as the product LSI, so that the investigation of the inter-layer insulation film can be accelerated. A characteristic semiconductor device for reliability evaluation.
なる複数の導体パターンを、層間絶縁膜に対する信頼性
評価用の層間評価パターン（２５−１、２５−２、２５
−３・・・）とし、 この層間評価パターンを、製品ＬＳＩと同一配線層構造
となるように、半導体チップ（１３）の各配線層に設定
し、 製品ＬＳＩの実配線層クロス面積に対する絶縁膜障害の
発生確率の把握を可能としたことを特徴とした信頼性評
価用半導体装置。7. An interlayer evaluation pattern (25-1, 25-2, 25) for evaluating reliability of an interlayer insulating film, wherein a plurality of conductor patterns having different areas (S 1 , S 2 , S 3 , ...) Are provided.
-3 ...), this interlayer evaluation pattern is set in each wiring layer of the semiconductor chip (13) so as to have the same wiring layer structure as the product LSI, and the insulating film for the actual wiring layer cross area of the product LSI is set. A semiconductor device for reliability evaluation characterized in that the probability of occurrence of a failure can be grasped.
の異なる層間絶縁膜（２６）を挟んで設定した複数の導
体パターンを、層間絶縁膜に対する信頼性評価用の層間
評価パターン（２５）とし、 この層間評価パターン（２５）を、製品ＬＳＩと同一配
線層構造となるように、半導体チップ（１３）の各配線
層に設定し、 層間絶縁膜厚の異なる製品ＬＳＩに対する、絶縁膜障害
の発生確率の把握を可能としたことを特徴とする信頼性
評価用半導体装置。8. Insulating film thickness (K1, K2, K3, ...)
A plurality of conductor patterns set with the different interlayer insulating films (26) sandwiched therebetween are used as interlayer evaluation patterns (25) for reliability evaluation of the interlayer insulating films, and the interlayer evaluation patterns (25) are the same wiring as the product LSI. The reliability evaluation is characterized in that each wiring layer of the semiconductor chip (13) is set to have a layered structure, and it is possible to grasp the probability of occurrence of an insulation film failure for product LSIs having different interlayer insulation film thicknesses. Semiconductor device.
性評価用半導体装置における層間評価パターン（２５、
２５−１、２５−２、・・・）を、製品ＬＳＩのチップ
（１９）に内蔵し、 製品ＬＳＩ単位毎に、層間絶縁膜特性に対するスクリー
ニングを可能としたことを特徴とする信頼性評価用の層
間評価パターンを内蔵した製品ＬＳＩ。9. An interlayer evaluation pattern (25, 25) in the reliability evaluation semiconductor device according to claim 6.
25-1, 25-2, ...) Is built in the chip (19) of the product LSI, and it is possible to perform screening for interlayer insulating film characteristics for each product LSI unit for reliability evaluation. Product LSI with built-in inter-layer evaluation pattern.
頼性評価用半導体装置における層間評価パターン（２
５、２５−１、２５−２、・・・）を、製品ＬＳＩのウ
エハーの一部に内蔵し、 製品ＬＳＩのウエハー単位毎に、層間絶縁膜特性のスク
リーニングを可能としたことを特徴とする信頼性評価用
の層間評価パターンを内蔵したウエハー。10. The inter-layer evaluation pattern (2 in the semiconductor device for reliability evaluation according to claim 6).
5, 25-1, 25-2, ...) Is built in a part of the wafer of the product LSI, and it is possible to screen the interlayer insulating film characteristics for each wafer of the product LSI. A wafer with a built-in interlayer evaluation pattern for reliability evaluation.
れかに記載の半導体装置における評価パターン（１４、
２５、２５−１、２５−２、・・・）を、２種類以上組
み合わせて、１つの半導体チップ（１３）に設定したこ
とを特徴とする信頼性評価用半導体装置。11. An evaluation pattern (14, 14) in a semiconductor device according to claim 1, 2, 3, 6, 7, or 8.
25, 25-1, 25-2, ...) and two or more kinds thereof are combined and set in one semiconductor chip (13).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326624A JPH06177221A (en) | 1992-12-07 | 1992-12-07 | Semiconductor device for evaluating reliability and product lsi and wafer with built-in evaluation pattern for evaluating reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326624A JPH06177221A (en) | 1992-12-07 | 1992-12-07 | Semiconductor device for evaluating reliability and product lsi and wafer with built-in evaluation pattern for evaluating reliability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177221A true JPH06177221A (en) | 1994-06-24 |
Family
ID=18189882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326624A Withdrawn JPH06177221A (en) | 1992-12-07 | 1992-12-07 | Semiconductor device for evaluating reliability and product lsi and wafer with built-in evaluation pattern for evaluating reliability |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177221A (en) |
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- 1992-12-07 JP JP4326624A patent/JPH06177221A/en not_active Withdrawn
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