JPH06177324A - 電圧係数の小さいキャパシタを含むｉｃチップとその製造法 - Google Patents
電圧係数の小さいキャパシタを含むｉｃチップとその製造法Info
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- JPH06177324A JPH06177324A JP3237158A JP23715891A JPH06177324A JP H06177324 A JPH06177324 A JP H06177324A JP 3237158 A JP3237158 A JP 3237158A JP 23715891 A JP23715891 A JP 23715891A JP H06177324 A JPH06177324 A JP H06177324A
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- H10D1/68—Capacitors having no potential barriers
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- Y10T29/435—Solid dielectric type
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Abstract
(57)【要約】 （修正有）
【目的】 加えられる電圧の変化に対して容量値の変化
が特に少ないという、改良された働作特性をもつＩＣの
キャパシタエレメントに関する。 【構成】 キャパシタの下側のプレートとして働く、Ｔ
iＳi2の薄膜16をかぶせた下側のポリシリコン層14と、
誘電体層18と、キャパシタの上側のプレートとして働
く、誘電体の上側の面のチタニウム窒化物（ＴiＮ）の
薄いフィルム20と、ＴiＮのフィルムの上の第２のポリ
シリコン層22（燐でドープしてある）と、キャパシタの
上側のプレートと接触を保つための金属部28とを含むキ
ャパシタと一緒に形成される集積回路（ＩＣ）チップ。
が特に少ないという、改良された働作特性をもつＩＣの
キャパシタエレメントに関する。 【構成】 キャパシタの下側のプレートとして働く、Ｔ
iＳi2の薄膜16をかぶせた下側のポリシリコン層14と、
誘電体層18と、キャパシタの上側のプレートとして働
く、誘電体の上側の面のチタニウム窒化物（ＴiＮ）の
薄いフィルム20と、ＴiＮのフィルムの上の第２のポリ
シリコン層22（燐でドープしてある）と、キャパシタの
上側のプレートと接触を保つための金属部28とを含むキ
ャパシタと一緒に形成される集積回路（ＩＣ）チップ。
Description
【０００１】
【産業上の利用分野】この発明はＩＣ製造工程間に、キ
ャパシタ エレメントを含んで形成される集積回路(Ｉ
Ｃ)に関する。特に、この発明は、加えられる電圧の変
化に対して容量値の変化が特に少ないという、改良され
た働作特性をもつＩＣのキャパシタ エレメントに関す
る。
ャパシタ エレメントを含んで形成される集積回路(Ｉ
Ｃ)に関する。特に、この発明は、加えられる電圧の変
化に対して容量値の変化が特に少ないという、改良され
た働作特性をもつＩＣのキャパシタ エレメントに関す
る。
【０００２】
【従来の技術】ＩＣ回路は通常、チップ上の欠くことの
出来ない部分であるキャパシタ エレメントと一緒に作
られる。従来は、そのようなキャパシタは所謂「二重ポ
リ」型のもので、キャパシタの両プレート（上も下も）
はポリシリコン（即ち単一結晶構造でなく多重結晶構造
をもつシリコン）で形成されている。そのようなキャパ
シタは又下側のポリシリコン層の上面がシリコン化チタ
ニウム（ＴiＳi2）をかぶせてあって、このＴiＳi2がキ
ャパシタの下側のプレートとしての役割を果たすことの
出来る導電性の材利用となっている。キャパシタの上側
のプレートとしては、ＩＣの金属層材料（典型的にはア
ルミニウム）を使うことが提案されて来た。
出来ない部分であるキャパシタ エレメントと一緒に作
られる。従来は、そのようなキャパシタは所謂「二重ポ
リ」型のもので、キャパシタの両プレート（上も下も）
はポリシリコン（即ち単一結晶構造でなく多重結晶構造
をもつシリコン）で形成されている。そのようなキャパ
シタは又下側のポリシリコン層の上面がシリコン化チタ
ニウム（ＴiＳi2）をかぶせてあって、このＴiＳi2がキ
ャパシタの下側のプレートとしての役割を果たすことの
出来る導電性の材利用となっている。キャパシタの上側
のプレートとしては、ＩＣの金属層材料（典型的にはア
ルミニウム）を使うことが提案されて来た。
【０００３】
【発明が解決しようとする問題点】従来技術のキャパシ
タは経済的には有用であるが、或る観点からは充分に満
足出来るものではなかった。例えば、二重ポリのキャパ
シタでは、一般に加えられる電圧の変化に対して容量値
の変化量を表わす電圧係数が充分に低くない。高精度Ａ
／ＤおよびＤ／Ａ変換器を含むＩＣのような、高度の働
作特性を要求する応用のためのＩＣは一般に10ppm（10
／百万）より少ない電圧係数を要求する。
タは経済的には有用であるが、或る観点からは充分に満
足出来るものではなかった。例えば、二重ポリのキャパ
シタでは、一般に加えられる電圧の変化に対して容量値
の変化量を表わす電圧係数が充分に低くない。高精度Ａ
／ＤおよびＤ／Ａ変換器を含むＩＣのような、高度の働
作特性を要求する応用のためのＩＣは一般に10ppm（10
／百万）より少ない電圧係数を要求する。
【０００４】
【問題点を解決するための手段】以下に詳述する発明の
好ましい実施例のように、下側のプレートがシリコン化
チタニウム（ＴiＳi2）の層をかぶせたポリシリコンの
層を含み、これが誘電材料（ＳiＯ2）で覆われている型
のキャパシタを含んで、ＩＣチップを形成する。このキ
ャパシタの上側のプレートは誘電体の上面に形成される
ＴiＮの薄膜から成っている。ＴiＮの上には導電性を備
えるために不純物ドープされたポリシリコンの層があ
る。キャパシタの上側のプレートから一番上にある金属
層への電気的接続はドープされたポリシリコンを通して
行われる。キャパシタの両プレートはその表面に高レベ
ルの自由電荷密度をもち、（ポリシリコンに比べて）極
めて少ない自由キャリヤの枯渇がある。ここで起こるよ
うな枯渇はプレートがポリシリコンとシリコンで形成さ
れている時よりも、より対称的なものである。この発明
のその他の目的、特徴および利点は付属の図面と一緒に
考察する以下の記述に一部は指摘され、又一部はそれか
ら自ずと明らかになるであろう。
好ましい実施例のように、下側のプレートがシリコン化
チタニウム（ＴiＳi2）の層をかぶせたポリシリコンの
層を含み、これが誘電材料（ＳiＯ2）で覆われている型
のキャパシタを含んで、ＩＣチップを形成する。このキ
ャパシタの上側のプレートは誘電体の上面に形成される
ＴiＮの薄膜から成っている。ＴiＮの上には導電性を備
えるために不純物ドープされたポリシリコンの層があ
る。キャパシタの上側のプレートから一番上にある金属
層への電気的接続はドープされたポリシリコンを通して
行われる。キャパシタの両プレートはその表面に高レベ
ルの自由電荷密度をもち、（ポリシリコンに比べて）極
めて少ない自由キャリヤの枯渇がある。ここで起こるよ
うな枯渇はプレートがポリシリコンとシリコンで形成さ
れている時よりも、より対称的なものである。この発明
のその他の目的、特徴および利点は付属の図面と一緒に
考察する以下の記述に一部は指摘され、又一部はそれか
ら自ずと明らかになるであろう。
【０００７】
【実施例】図面を参照すると、一番下にはＩＣを作るた
めに典型的に使われる種類の在来からある基板(10)が示
されている。普通、この基板はＰでもＮでもよい不純物
をドープされたシリコンであろう。（図には示されてい
ない）種々のトランジスタデバイスがこの基板の他の部
分に形成されていて、ディジタル信号をアナログ信号に
変換する（即ち所謂Ｄ／Ａ変換器即ちＤＡＣの）ような
特別の機能的目的をもつＩＣを形成するように相互接続
が行われている。この図面には１つのチップの一部分だ
けを示しているけれども、基板の処理はウェハーのレベ
ルで行われる。在来は、基板(10)は活性デバイス（トラ
ンジスタ）を含む領域を囲んでいるフィールド酸化膜(1
2)と一緒に形成される。そのようなフィールド酸化膜の
処理はＬＯＣＯＳ（局部的酸化）と称せられることもあ
る種類のもので行われ、1000℃のような高い温度で基板
上に熱的に成長するシリコン酸化膜（ＳiＯ2）が効果的
に得られる。この発明の好ましい実施例を形成するにつ
いては、化学的蒸着（ＣＶＤ）によるような方法で、こ
のフィールド酸化物の上にポリシリコン（ポリ１）の層
(14)が沈積される。このポリシリコンの上側の面は次に
（よく知られた処理法に従って）シリコン化チタニウム
（ＴiＳi2）の薄い層(16)と一緒に形成され、この層(1
6)がキャパシタの下側のプレートとしての働きをする。
或る特別の実施例ではこのポリシリコンの層(14)は約35
00オ ングストロームの厚さをもっており、約1200オン
グストロームの厚さのＴiＳi2 の膜(16)をかぶせてあっ
た。これらの層(14と16と)の横方向の寸法は、既知のエ
ッチング技術によって、所望の応用に適当な予め定めら
れたサイズに定めてある。例えば、この２つの層は別々
にエッチングされることも出来るし、重ね合わせて一緒
にエッチングする方法を使ってもよい。何れにせよ、こ
の２つの層は図に示すようにきちんと揃っていることが
好ましい。多くのＭＯＳの生成仮定においてＴiＳi
2（又は同様のフィルム）をかぶせたポリシリコンはＭ
ＯＳトランジスタのゲートを形成するために沈積され
る。ポリシリコンを導電性にするために、燐のようなド
ーパントで拡散される。普通、電気信号をゲートに運ぶ
ための導線とするために、そのような材料の長い線をお
く。 この発明によるキャパシタを作る際、ポリシリコ
ンの中に燐のドーパント（又は他の適当な不純物）を拡
散するステップを含む、ＭＯＳゲートのための在来の処
理法の一部として、ポリシリコン層(14)を沈積させるの
が便利である。しかしながら、ポリシリコンを導電性の
あるものとすることは、この発明によって作られるキャ
パシタに対する要求ではない。好ましい実施例によるキ
ャパシタを作る次のステップは、キャパシタの誘電体と
しての役を果たすＴiＳi2のフィルム(16)の上にシリコ
ン酸化膜（ＳiＯ2）の層(18)を沈積することである。誘
電体の厚さは約750オングストロームであれば有利であ
る。この誘電体は例えば420℃の温度での化学蒸着（Ｃ
ＶＤ）法を加えられた高品質の酸化物であることが好ま
しい。代替的なものとして、キャパシタの誘電体はプラ
ズマ増強化学蒸着（ＰＥＣＶＤ）又は低圧化学蒸着（Ｌ
ＰＣＶＤ）によって沈積されたＳiＯ2であってもよい。
更にこれに代わるものとして、シリコン窒化物又はシリ
コン酸化膜と一緒のシリコン窒化物を沈積することによ
って誘電体を形成することがある。この沈積はウェーハ
ー全体に亘って行われる。その後チタニウムの薄い（例
えば50から1000オ ングストローム、好ましくは400オ
ングストロームの）フィルムを在来式のスパッタ沈積に
よって誘電体の層(18)の上にのせる。次にこのチタニウ
ムのフィルムは窒素と反応して、チタニウム窒化物（Ｔ
iＮ）の層(20)を形成する。この処理によって耐火性の
金属（チタニウム）が耐火性の化合物に変形される。こ
のＴiＮの層(20)は450℃から700℃の 範囲の温度でチ
タニウムとそれを取り囲むＮ2又はＮＨ3との間の直接の
反応によって形成することも出来る。代替としてＴiＮ
層はＴiをとり囲むＮ2の中にスパッタ沈積させて反応さ
せることによって形成してもよい。更にＴiＮのターゲ
ットからのスパッタ沈積によって形成してもよい。Ｔi
Ｎの層(20)の上に第２のポリシリコン（ポリ２）層(22)
が沈積される。この層(22)は幾つかの機能を果たす。そ
れは薄いＴiＮの層を以後のＩＣ生成処理のステップか
ら保護する。それは又ＴiＮとの導電的接続を提供し、
以下の記述で明らかになるであろうように「エッチ阻
止」としても作用する。ＴiＮ層の横方法の寸法は、既
知のエッチング技術等によって、形成されるべきキャパ
シタの上側のプレートとして適当な面積の大きさをもつ
ように決められる。第２のポリシリコン層(22)の寸法
も、これに伴って決められ、２つの層は同じ寸法に揃え
られる。ＴiＮ層の厚さは約600オングストローム、ポリ
シリコンの厚さは約3500オングストロームであればよ
い。この層のポリシリコン（ポリ２）は燐をポリシリコ
ンの中に拡散させる方法のような既知の方法で電気的に
導電性とするようにドープされる。次にシリコン酸化膜
（ＳiＯ2）の第３の層(24)が化学蒸着等によって既に形
成されているキャパシタの諸要素を覆うように形成され
る。キャパシタの誘電 体(18)用として記述したような
代替的沈積技術もここに使うことが出来る。接触のため
の穴(26)がこの酸化物(24)を貫通してポリ２の層の上に
直接届くように、既知のエッチング等によって形成され
る。金属層(28)（典型的にはアルミニウム）が、次に酸
化物(24)の上に置かれる。この金属層の一部分は（ポリ
２）層(22)への電気的接続をするために接触用の穴(26)
の中に入り込むであろう。ポリシリコンは導電性である
から、これによって金属層(28)から（キャパシタ上側の
プレートである）ＴiＮの層(20)への電気的接続が確立
する。下側のキャパシタ プレート（即ちＴiＳi2の層
(16)）に対しても種々の既知の方法で電気的接続がなさ
れる（図に示していない）。例えば層(16)を横方向に延
ばし、そこで酸化物(24)を貫通する別の接触用の穴を通
して接続が行われるようにする等である。以上に述べた
ようにして形成されるキャパシタは多くの重要な利点を
もつ。例えば、キャパシタのプレート(16と20と)は（ポ
リシリコンのプレートと比べて）極めて少ない自由キャ
リヤの枯渇をもつ。これは誘電体(18)に近いプレートの
表面上で金属に近い電子密度をもつことによる。もし何
らかの枯渇が起っても、ポリシリコン−ポリサイドのキ
ャパシタの場合、即ちポリシリコンで出来ている一方の
プレートと、誘電体に近接するシリサイドの層をもつポ
リシリコンで出来ている他方のプレートとをもつキャパ
シタの場合よりも、それはより対称的である。新しいキ
ャパシタの電圧係数は両方ポリのキャパシタに比べて著
しく改善されている。ＴiＳi2の層(16)とＴiＮの層(20)
とは共に金属のような材料である、即ちこれらの材料は
金属のような自由電子の集中性をもち、例えば半導体と
ははっきり区別出来るような金属に対応する導電率をも
っている。下側のプレート層(16)に対する代替材料はＣ
oＳi2とＷＳi2であると考えられる。上側の層(20)に対
する代替材料はＴiＷとＷであると考えられる。ＴiＮの
層(20)はポリシリコンの層(22)が存在するので接触用の
穴(26)を作るために使われる腐蝕剤に影響されない。即
ちポリ２層が「エッチング阻止」の役を果たすのであ
る。ＴiＮは耐火性の材料で、この発明の目的に対して
は900℃およびそれ以上の温度として定義される耐火温
度に対して耐えることが出来る。キャパシタ生成後のそ
のような温度での熱処理もキャパシタのプレートを損傷
することなしに行うことが出来る。上側のポリシリコン
層(22)が強くドープされるべきでないことも注意すべき
である。これは最近のＣＭＯＳ生成過程と両立する、低
温ドーピングのサイクルを使うことが出来るようにする
ためである。発明の好ましい実施例をここに詳しく開示
したが、これはこの発明を説明するためであって、この
発明の範囲を制限するものと解釈すべきでないことを理
解すべきである。何故ならば、同業者にとってここに請
求する発明を実用しながら、多くの変化を作り出すこと
が出来ることが明らかであるからである。
めに典型的に使われる種類の在来からある基板(10)が示
されている。普通、この基板はＰでもＮでもよい不純物
をドープされたシリコンであろう。（図には示されてい
ない）種々のトランジスタデバイスがこの基板の他の部
分に形成されていて、ディジタル信号をアナログ信号に
変換する（即ち所謂Ｄ／Ａ変換器即ちＤＡＣの）ような
特別の機能的目的をもつＩＣを形成するように相互接続
が行われている。この図面には１つのチップの一部分だ
けを示しているけれども、基板の処理はウェハーのレベ
ルで行われる。在来は、基板(10)は活性デバイス（トラ
ンジスタ）を含む領域を囲んでいるフィールド酸化膜(1
2)と一緒に形成される。そのようなフィールド酸化膜の
処理はＬＯＣＯＳ（局部的酸化）と称せられることもあ
る種類のもので行われ、1000℃のような高い温度で基板
上に熱的に成長するシリコン酸化膜（ＳiＯ2）が効果的
に得られる。この発明の好ましい実施例を形成するにつ
いては、化学的蒸着（ＣＶＤ）によるような方法で、こ
のフィールド酸化物の上にポリシリコン（ポリ１）の層
(14)が沈積される。このポリシリコンの上側の面は次に
（よく知られた処理法に従って）シリコン化チタニウム
（ＴiＳi2）の薄い層(16)と一緒に形成され、この層(1
6)がキャパシタの下側のプレートとしての働きをする。
或る特別の実施例ではこのポリシリコンの層(14)は約35
00オ ングストロームの厚さをもっており、約1200オン
グストロームの厚さのＴiＳi2 の膜(16)をかぶせてあっ
た。これらの層(14と16と)の横方向の寸法は、既知のエ
ッチング技術によって、所望の応用に適当な予め定めら
れたサイズに定めてある。例えば、この２つの層は別々
にエッチングされることも出来るし、重ね合わせて一緒
にエッチングする方法を使ってもよい。何れにせよ、こ
の２つの層は図に示すようにきちんと揃っていることが
好ましい。多くのＭＯＳの生成仮定においてＴiＳi
2（又は同様のフィルム）をかぶせたポリシリコンはＭ
ＯＳトランジスタのゲートを形成するために沈積され
る。ポリシリコンを導電性にするために、燐のようなド
ーパントで拡散される。普通、電気信号をゲートに運ぶ
ための導線とするために、そのような材料の長い線をお
く。 この発明によるキャパシタを作る際、ポリシリコ
ンの中に燐のドーパント（又は他の適当な不純物）を拡
散するステップを含む、ＭＯＳゲートのための在来の処
理法の一部として、ポリシリコン層(14)を沈積させるの
が便利である。しかしながら、ポリシリコンを導電性の
あるものとすることは、この発明によって作られるキャ
パシタに対する要求ではない。好ましい実施例によるキ
ャパシタを作る次のステップは、キャパシタの誘電体と
しての役を果たすＴiＳi2のフィルム(16)の上にシリコ
ン酸化膜（ＳiＯ2）の層(18)を沈積することである。誘
電体の厚さは約750オングストロームであれば有利であ
る。この誘電体は例えば420℃の温度での化学蒸着（Ｃ
ＶＤ）法を加えられた高品質の酸化物であることが好ま
しい。代替的なものとして、キャパシタの誘電体はプラ
ズマ増強化学蒸着（ＰＥＣＶＤ）又は低圧化学蒸着（Ｌ
ＰＣＶＤ）によって沈積されたＳiＯ2であってもよい。
更にこれに代わるものとして、シリコン窒化物又はシリ
コン酸化膜と一緒のシリコン窒化物を沈積することによ
って誘電体を形成することがある。この沈積はウェーハ
ー全体に亘って行われる。その後チタニウムの薄い（例
えば50から1000オ ングストローム、好ましくは400オ
ングストロームの）フィルムを在来式のスパッタ沈積に
よって誘電体の層(18)の上にのせる。次にこのチタニウ
ムのフィルムは窒素と反応して、チタニウム窒化物（Ｔ
iＮ）の層(20)を形成する。この処理によって耐火性の
金属（チタニウム）が耐火性の化合物に変形される。こ
のＴiＮの層(20)は450℃から700℃の 範囲の温度でチ
タニウムとそれを取り囲むＮ2又はＮＨ3との間の直接の
反応によって形成することも出来る。代替としてＴiＮ
層はＴiをとり囲むＮ2の中にスパッタ沈積させて反応さ
せることによって形成してもよい。更にＴiＮのターゲ
ットからのスパッタ沈積によって形成してもよい。Ｔi
Ｎの層(20)の上に第２のポリシリコン（ポリ２）層(22)
が沈積される。この層(22)は幾つかの機能を果たす。そ
れは薄いＴiＮの層を以後のＩＣ生成処理のステップか
ら保護する。それは又ＴiＮとの導電的接続を提供し、
以下の記述で明らかになるであろうように「エッチ阻
止」としても作用する。ＴiＮ層の横方法の寸法は、既
知のエッチング技術等によって、形成されるべきキャパ
シタの上側のプレートとして適当な面積の大きさをもつ
ように決められる。第２のポリシリコン層(22)の寸法
も、これに伴って決められ、２つの層は同じ寸法に揃え
られる。ＴiＮ層の厚さは約600オングストローム、ポリ
シリコンの厚さは約3500オングストロームであればよ
い。この層のポリシリコン（ポリ２）は燐をポリシリコ
ンの中に拡散させる方法のような既知の方法で電気的に
導電性とするようにドープされる。次にシリコン酸化膜
（ＳiＯ2）の第３の層(24)が化学蒸着等によって既に形
成されているキャパシタの諸要素を覆うように形成され
る。キャパシタの誘電 体(18)用として記述したような
代替的沈積技術もここに使うことが出来る。接触のため
の穴(26)がこの酸化物(24)を貫通してポリ２の層の上に
直接届くように、既知のエッチング等によって形成され
る。金属層(28)（典型的にはアルミニウム）が、次に酸
化物(24)の上に置かれる。この金属層の一部分は（ポリ
２）層(22)への電気的接続をするために接触用の穴(26)
の中に入り込むであろう。ポリシリコンは導電性である
から、これによって金属層(28)から（キャパシタ上側の
プレートである）ＴiＮの層(20)への電気的接続が確立
する。下側のキャパシタ プレート（即ちＴiＳi2の層
(16)）に対しても種々の既知の方法で電気的接続がなさ
れる（図に示していない）。例えば層(16)を横方向に延
ばし、そこで酸化物(24)を貫通する別の接触用の穴を通
して接続が行われるようにする等である。以上に述べた
ようにして形成されるキャパシタは多くの重要な利点を
もつ。例えば、キャパシタのプレート(16と20と)は（ポ
リシリコンのプレートと比べて）極めて少ない自由キャ
リヤの枯渇をもつ。これは誘電体(18)に近いプレートの
表面上で金属に近い電子密度をもつことによる。もし何
らかの枯渇が起っても、ポリシリコン−ポリサイドのキ
ャパシタの場合、即ちポリシリコンで出来ている一方の
プレートと、誘電体に近接するシリサイドの層をもつポ
リシリコンで出来ている他方のプレートとをもつキャパ
シタの場合よりも、それはより対称的である。新しいキ
ャパシタの電圧係数は両方ポリのキャパシタに比べて著
しく改善されている。ＴiＳi2の層(16)とＴiＮの層(20)
とは共に金属のような材料である、即ちこれらの材料は
金属のような自由電子の集中性をもち、例えば半導体と
ははっきり区別出来るような金属に対応する導電率をも
っている。下側のプレート層(16)に対する代替材料はＣ
oＳi2とＷＳi2であると考えられる。上側の層(20)に対
する代替材料はＴiＷとＷであると考えられる。ＴiＮの
層(20)はポリシリコンの層(22)が存在するので接触用の
穴(26)を作るために使われる腐蝕剤に影響されない。即
ちポリ２層が「エッチング阻止」の役を果たすのであ
る。ＴiＮは耐火性の材料で、この発明の目的に対して
は900℃およびそれ以上の温度として定義される耐火温
度に対して耐えることが出来る。キャパシタ生成後のそ
のような温度での熱処理もキャパシタのプレートを損傷
することなしに行うことが出来る。上側のポリシリコン
層(22)が強くドープされるべきでないことも注意すべき
である。これは最近のＣＭＯＳ生成過程と両立する、低
温ドーピングのサイクルを使うことが出来るようにする
ためである。発明の好ましい実施例をここに詳しく開示
したが、これはこの発明を説明するためであって、この
発明の範囲を制限するものと解釈すべきでないことを理
解すべきである。何故ならば、同業者にとってここに請
求する発明を実用しながら、多くの変化を作り出すこと
が出来ることが明らかであるからである。
唯一の図面がこの発明に従って形成されるＩＣキャパシ
タの断面の配列（縮尺は無視している）を説明してい
る。
タの断面の配列（縮尺は無視している）を説明してい
る。
１０ 基板 １２ フィールド酸化膜 １４ ポリシリコンの層（ポリ１） １６ 下側プレート（シリコン化チタニウムの薄い
層） １８ シリコン酸化膜（酸化膜２）（キャパシタの誘
電体となる） ２０ 上側プレート（チタニウム窒化物の層） ２２ ポリシリコン層（ポリ２） ２４ シリコン酸化物（酸化膜３） ２６ 接触用の穴 ２８ 金属層（典型的にはアルミニウム）
層） １８ シリコン酸化膜（酸化膜２）（キャパシタの誘
電体となる） ２０ 上側プレート（チタニウム窒化物の層） ２２ ポリシリコン層（ポリ２） ２４ シリコン酸化物（酸化膜３） ２６ 接触用の穴 ２８ 金属層（典型的にはアルミニウム）
Claims (8)
- 【請求項１】 集積回路の一部としてキャパシタを含む
ＩＣチップにおいて、該チップが上側の表面をもつ基板
(10)と、 該基板の上側の表面の上にある第１のポリシリコン層(1
4)と、 該第１のポリシリコン層の上にあり、これと接触してお
り、キャパシタの下側のプレートとしての役割を果たす
シリサイドの層(16)と、 該シリサイド層の上にあり、これと接触している誘電体
(18)と、 該誘電体の上面と接触していて、キャパシタの上側のプ
レートとしての役割を果たす電気的に導電性のある耐火
性の材料の層(20)と、 該耐火性の層の上にあり、これと接触している導電性を
もつようにドープされたポリシリコンの層(22)とを含む
集積回路(ＩＣ)チップ。 - 【請求項２】 前記耐火性の材料がＴiＮ、ＴiＷおよび
Ｗの群の中から選択される、請求項(1)に記載のＩＣチ
ップ。 - 【請求項３】 前記シリサイド層が ＴiＳi2、ＣoＳi2
又はＷＳiの群の中から選択された材料を含む、請求項
(1)に記載のＩＣチップ。 - 【請求項４】 基板に支えられ、間に誘電体(18)を介し
て間隔を保っている、下側および上側のポリシリコン層
(14, 22)を含むタイプのキャパシタ エレメントを組み
込み、下側のポリシリコン層の上側の表面が、耐火性の
温度に耐えることの出来る薄い金属状の材料の層(16)と
共に形成され、キャパシタの下側のプレートの役をする
ようになっている集積回路(ＩＣ)チップにおいて、 該誘電体の上側の表面で、該上側のポリシリコン層(22)
の下に、該キャパシタの上側のプレートの役をするべく
耐火性の、金属状の材料の層(20)を含む、該キャパシタ
エレメント。 - 【請求項５】 請求項(4)に記載のＩＣチップにおい
て、最上部の金属 層(28)から、前記導電性のポリシ
リコンを通して、前記金属状の材料層(20)への電気的接
続を確立するために前記上側のポリシリコン層(22)が導
電性を備えるようにドープされている、ＩＣチップ。 - 【請求項６】 前記下側のポリシリコン層(14)に近接す
る前記金属状の材料層(16)がシリサイド化合物であるよ
うな、請求項(4)に記載のＩＣチップ。 - 【請求項７】 集積回路の一部として働作するように、
基板上にキャパシタを形成する方法において、該方法
が、 該基板上に第１のポリシリコン層(14)を支え、 該第１のポリシリコンの層の上側の表面上に、キャパシ
タの下側のプレートとしての役割をもつための金属状の
材料の層(16)を形成し、 該金属状の材料の層の上に誘電体絶縁層(18)を形成し、 キャパシタの上側のプレートとしての役を果たすための
耐火性の金属状の材料層(20)を該誘電体絶縁層(18)の上
側の表面上に形成し、 該金属状の材料層の上に第２のポリシリコン層(22)を形
成する、 ような諸ステップを含んでいる方法。 - 【請求項８】 請求項(7)に記載の方法において、該金
属状の材料層が、金属エレメントの層を前記誘電絶縁層
(18)の上に沈積し、該金属エレメントを直接気体と反応
させて金属化合物を形成することによって形成される方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US572751 | 1990-08-24 | ||
| US07/572,751 US5086370A (en) | 1990-08-24 | 1990-08-24 | Integrated circuit chip formed with a capacitor having a low voltage coefficient, and method of making such capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177324A true JPH06177324A (ja) | 1994-06-24 |
Family
ID=24289205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237158A Pending JPH06177324A (ja) | 1990-08-24 | 1991-08-23 | 電圧係数の小さいキャパシタを含むｉｃチップとその製造法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5086370A (ja) |
| EP (1) | EP0472135A1 (ja) |
| JP (1) | JPH06177324A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212426A (ja) * | 1990-06-21 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5404265A (en) * | 1992-08-28 | 1995-04-04 | Fujitsu Limited | Interconnect capacitors |
| US5479316A (en) * | 1993-08-24 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit metal-oxide-metal capacitor and method of making same |
| US5338701A (en) * | 1993-11-03 | 1994-08-16 | Taiwan Semiconductor Manufacturing Company | Method for fabrication of w-polycide-to-poly capacitors with high linearity |
| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| EP0715345A1 (en) * | 1994-11-30 | 1996-06-05 | AT&T Corp. | Integrated circuit capacitor fabrication |
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| US6137671A (en) * | 1998-01-29 | 2000-10-24 | Energenius, Inc. | Embedded energy storage device |
| TW412764B (en) * | 1999-02-12 | 2000-11-21 | United Microelectronics Corp | Manufacturing method of the double layer metal capacitor |
| US6358792B1 (en) | 2001-06-15 | 2002-03-19 | Silicon Integrated Systems Corp. | Method for fabricating metal capacitor |
| US6514815B2 (en) | 2001-06-15 | 2003-02-04 | Silicon Integrated Systems Corp. | Method for fabricating polysilicon capacitor |
| US6603167B2 (en) | 2001-06-15 | 2003-08-05 | Silicon Integrated Systems Corp. | Capacitor with lower electrode located at the same level as an interconnect line |
| JP2003318269A (ja) * | 2002-04-24 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100533971B1 (ko) * | 2002-12-12 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US6900507B1 (en) * | 2004-01-07 | 2005-05-31 | Micron Technology, Inc. | Apparatus with silicide on conductive structures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392679A (en) * | 1977-01-26 | 1978-08-14 | Hitachi Ltd | Semiconductor device |
| JPS5889854A (ja) * | 1981-11-24 | 1983-05-28 | Seiko Epson Corp | 半導体装置 |
| US4589056A (en) * | 1984-10-15 | 1986-05-13 | National Semiconductor Corporation | Tantalum silicide capacitor |
| US4628405A (en) * | 1985-08-19 | 1986-12-09 | National Semiconductor Corporation | Integrated circuit precision capacitor |
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| JP2518617B2 (ja) * | 1986-07-10 | 1996-07-24 | セイコー電子工業株式会社 | 不揮発性メモリおよびその製造方法 |
-
1990
- 1990-08-24 US US07/572,751 patent/US5086370A/en not_active Expired - Lifetime
-
1991
- 1991-08-19 EP EP91113845A patent/EP0472135A1/en not_active Withdrawn
- 1991-08-23 JP JP3237158A patent/JPH06177324A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5086370A (en) | 1992-02-04 |
| EP0472135A1 (en) | 1992-02-26 |
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