JPH06177367A - トンネルトランジスタ - Google Patents
トンネルトランジスタInfo
- Publication number
- JPH06177367A JPH06177367A JP43A JP32904692A JPH06177367A JP H06177367 A JPH06177367 A JP H06177367A JP 43 A JP43 A JP 43A JP 32904692 A JP32904692 A JP 32904692A JP H06177367 A JPH06177367 A JP H06177367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- gaas
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 3
- 230000006798 recombination Effects 0.000 abstract description 8
- 238000005215 recombination Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 abstract 13
- 239000000969 carrier Substances 0.000 abstract 2
- 239000002356 single layer Substances 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 43
- 238000009792 diffusion process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004613 CdTe Inorganic materials 0.000 description 1
- -1 Si 3 N 4 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】微細化に適し、低電圧動作，高電流密度，微分
負性抵抗特性が得られるトンネルトランジスタを提供す
る。 【構成】ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２などの基板表面
の絶縁領域上の半導体チャネル層（３）と、その表面に
あって互いに異なる導電型を有している第１の半導体層
（４ａ）および第２の半導体層（５ａ）と、その間にあ
る絶縁層（６）およびその上にゲート電極７と、ソース
電極８およびドレイン電極９からなるトンネルトランジ
スタである。第１の半導体層および第２の半導体層下の
チャネル層にはそれぞれから発生した高濃度のキャリア
が存在し、またゲート電極下のチャンネル層にはソース
と同一導電型のキャリアが誘起される。この結果、ゲー
ト下のチャネル層と第２の半導体層下のチャネル層との
間にはトンネル接合が形成される。このトンネル接合は
単一の層内に形成されるため、発生・再結合センサーが
少なく、顕著な微分負性抵抗特性を有するトランジスタ
特性が得られる。
負性抵抗特性が得られるトンネルトランジスタを提供す
る。 【構成】ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２などの基板表面
の絶縁領域上の半導体チャネル層（３）と、その表面に
あって互いに異なる導電型を有している第１の半導体層
（４ａ）および第２の半導体層（５ａ）と、その間にあ
る絶縁層（６）およびその上にゲート電極７と、ソース
電極８およびドレイン電極９からなるトンネルトランジ
スタである。第１の半導体層および第２の半導体層下の
チャネル層にはそれぞれから発生した高濃度のキャリア
が存在し、またゲート電極下のチャンネル層にはソース
と同一導電型のキャリアが誘起される。この結果、ゲー
ト下のチャネル層と第２の半導体層下のチャネル層との
間にはトンネル接合が形成される。このトンネル接合は
単一の層内に形成されるため、発生・再結合センサーが
少なく、顕著な微分負性抵抗特性を有するトランジスタ
特性が得られる。
Description
【０００１】
【産業上の利用分野】本発明は高集積化，高速動作，多
機能化が可能な、トンネル現象利用のトランジスタに関
するものである。
機能化が可能な、トンネル現象利用のトランジスタに関
するものである。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、多機能性を有するトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、本出願人よる、特願平３−１
９６３２１号「半導体装置」に記載されている。このト
ンネルトランジスタは少ない素子数で機能回路を構成で
き、高集積化を可能にする。
トンネル現象を利用し、多機能性を有するトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、本出願人よる、特願平３−１
９６３２１号「半導体装置」に記載されている。このト
ンネルトランジスタは少ない素子数で機能回路を構成で
き、高集積化を可能にする。
【０００３】図５は従来のトンネルトランジスタの一例
を示す断面図である。１はＧａＡｓ基板、２はＧａＡｓ
基板１上に形成したｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層（ここ
でｉは真性または実質的に真性とみなせるノンドープ半
導体を意味する略号。以下同様。）からなる、３は厚さ
２０ｎｍ程度のｉ−ＧａＡｓ層からなる半導体チャネル
層、１０は縮退したｎ+ −ＧａＡｓ層を含むｎ+ −拡散
層でソース領域、１１は縮退したｐ+ −ＧａＡｓ層を含
むｐ+ −拡散層でドレイン領域、６はｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ層からなる絶縁層、７はゲート電極でＡｌ膜か
らなり、８はソース電極、９はドレイン電極でＡｕＧｅ
／Ａｕ多層膜でできている。ソース電極８をアース電位
とし、ゲート電極７には電圧を印加せず、ドレイン電極
９に正の電圧を印加すると、ソース領域のｎ+ −ＧａＡ
ｓ層とドレイン領域のｐ+ −ＧａＡｓ層との間は非常に
薄い半導体チャネル層（３）を介して順方向バイアスに
なる。この順方向バイアスでは逆方向バイアスに比べド
レイン電流が流れ易いが、キャリアの拡散電流が顕著と
ならない電圧以下（ＧａＡｓで０．７Ｖ以下）にしてお
けば、ほとんど電流は流れない。さて、ゲート電極に大
きな正の電圧を印加すると、半導体チャネル層（３）に
は高濃度の電子が誘起される。この結果、この半導体チ
ャネル層は電子濃度が非常に大きい縮退した状態とな
り、等価的にｎ+ −ＧａＡｓ層とみなせる。このため、
ソース領域（１０）と半導体チャネル層（３）は完全な
導通状態となる。一方、半導体チャネル層（３）とドレ
イン領域（１１）との間は江崎ダイオード（トンネルダ
イオード）と同様の接合（トンネル接合）が形成され
る。したがって、順方向バイアスが印加されたドレイン
・ソース間にはトンネル効果による大きなトンネル電流
が流れるようになり、電流−電圧特性には微分負性抵抗
が現れる。トンネル電流の大きさは半導体チャネル層に
誘起される電子の濃度に依存するため、この微分負性抵
抗特性はゲート電極に印加する電圧により制御されるこ
とになり、機能を有するトランジスタの動作が得られ
る。
を示す断面図である。１はＧａＡｓ基板、２はＧａＡｓ
基板１上に形成したｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層（ここ
でｉは真性または実質的に真性とみなせるノンドープ半
導体を意味する略号。以下同様。）からなる、３は厚さ
２０ｎｍ程度のｉ−ＧａＡｓ層からなる半導体チャネル
層、１０は縮退したｎ+ −ＧａＡｓ層を含むｎ+ −拡散
層でソース領域、１１は縮退したｐ+ −ＧａＡｓ層を含
むｐ+ −拡散層でドレイン領域、６はｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ層からなる絶縁層、７はゲート電極でＡｌ膜か
らなり、８はソース電極、９はドレイン電極でＡｕＧｅ
／Ａｕ多層膜でできている。ソース電極８をアース電位
とし、ゲート電極７には電圧を印加せず、ドレイン電極
９に正の電圧を印加すると、ソース領域のｎ+ −ＧａＡ
ｓ層とドレイン領域のｐ+ −ＧａＡｓ層との間は非常に
薄い半導体チャネル層（３）を介して順方向バイアスに
なる。この順方向バイアスでは逆方向バイアスに比べド
レイン電流が流れ易いが、キャリアの拡散電流が顕著と
ならない電圧以下（ＧａＡｓで０．７Ｖ以下）にしてお
けば、ほとんど電流は流れない。さて、ゲート電極に大
きな正の電圧を印加すると、半導体チャネル層（３）に
は高濃度の電子が誘起される。この結果、この半導体チ
ャネル層は電子濃度が非常に大きい縮退した状態とな
り、等価的にｎ+ −ＧａＡｓ層とみなせる。このため、
ソース領域（１０）と半導体チャネル層（３）は完全な
導通状態となる。一方、半導体チャネル層（３）とドレ
イン領域（１１）との間は江崎ダイオード（トンネルダ
イオード）と同様の接合（トンネル接合）が形成され
る。したがって、順方向バイアスが印加されたドレイン
・ソース間にはトンネル効果による大きなトンネル電流
が流れるようになり、電流−電圧特性には微分負性抵抗
が現れる。トンネル電流の大きさは半導体チャネル層に
誘起される電子の濃度に依存するため、この微分負性抵
抗特性はゲート電極に印加する電圧により制御されるこ
とになり、機能を有するトランジスタの動作が得られ
る。
【０００４】
【発明が解決しようとする課題】このデバイスで最も重
要な半導体チャネル層とドレイン領域間の接合の形成
は、イオン注入を利用している。あるいは選択再成長を
利用して形成することもできる。いずれにしてもこのよ
うなプロセスに伴なって発生・再結合センサターがトン
ネル接合とのその近傍に発生し易く、このセンターを介
した大きな再結合電流により微分負性抵抗特性が悪影響
を受けるという問題があった。機能素子として高い信頼
性を得るためには、この発生・再結合センターの抑制が
望まれる。
要な半導体チャネル層とドレイン領域間の接合の形成
は、イオン注入を利用している。あるいは選択再成長を
利用して形成することもできる。いずれにしてもこのよ
うなプロセスに伴なって発生・再結合センサターがトン
ネル接合とのその近傍に発生し易く、このセンターを介
した大きな再結合電流により微分負性抵抗特性が悪影響
を受けるという問題があった。機能素子として高い信頼
性を得るためには、この発生・再結合センターの抑制が
望まれる。
【０００５】本発明の目的は、発生・再結合センターの
影響を受け難く従って微分負性抵抗特性の改善されたト
ンネルトランジスタを提供することにある。
影響を受け難く従って微分負性抵抗特性の改善されたト
ンネルトランジスタを提供することにある。
【０００６】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、少なくとも表面部が絶縁性の基板表面に設け
られた半導体チャネル層と、半導体チャネル層をそれぞ
れ選択的に被覆する互いに異なる導電型を有する第１の
半導体層および第２の半導体層と、前記第１および第２
の半導体層とで挟まれた前記半導体チャネル層表面に設
けられた絶縁層と、前記絶縁層上のゲート電極と、前記
第１の半導体層と第２の半導体層にそれぞれ接触するソ
ース電極およびドレイン電極を有するというものであ
る。
ジスタは、少なくとも表面部が絶縁性の基板表面に設け
られた半導体チャネル層と、半導体チャネル層をそれぞ
れ選択的に被覆する互いに異なる導電型を有する第１の
半導体層および第２の半導体層と、前記第１および第２
の半導体層とで挟まれた前記半導体チャネル層表面に設
けられた絶縁層と、前記絶縁層上のゲート電極と、前記
第１の半導体層と第２の半導体層にそれぞれ接触するソ
ース電極およびドレイン電極を有するというものであ
る。
【０００７】
【作用】トンネル接合が半導体チャネル層内に形成され
るため、この接合特性は、発生・再結合センターの影響
を受け難い。
るため、この接合特性は、発生・再結合センターの影響
を受け難い。
【０００８】
【実施例】以下、本発明について実施例について図面を
参照して説明する。
参照して説明する。
【０００９】図１は本発明の第１の実施例を示す断面図
である。
である。
【００１０】この実施例は、ＧａＡｓ基板１の表面に厚
さ５００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２をエピタ
キシャル成長した、表面部が絶縁性の基板を有してい
る。ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２の表面には、厚さ２
０ｎｍのｉ−ＧａＡｓ層３がエピタキシャル成長されて
いる。ｉ−ＧａＡｓ層３には、１μｍの間隔を置いてｎ
+ −ＧａＡｓ層４ａとｐ+ −ＧａＡｓ層５ａがそれぞれ
選択的に形成されている。ｎ+ −ＧａＡｓ層４ａとｐ+
−ＧａＡｓ層５ａとはいずれも縮退していてｉ−ＧａＡ
ｓ層とエピタキシャル接合をしている。ｎ+ −ＧａＡｓ
層４ａとｐ+ −ＧａＡｓ層５ａとで挟まれたｉ−ＧａＡ
ｓ層３表面には厚さ２０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａ
ｓ層６がヘテロ接合して設けられている。ｎ+ −ＧａＡ
ｓ層４ａおよびｐ+ −ＧａＡｓ層５ａにはＡｕＧｅ／Ａ
ｕ多層膜からなるソース電極８およびドレイン電極９が
それぞれ接触して設けられている。ｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ層６の表面はＡｌ膜からなるゲート電極７が接
触して設けられている。
さ５００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２をエピタ
キシャル成長した、表面部が絶縁性の基板を有してい
る。ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層２の表面には、厚さ２
０ｎｍのｉ−ＧａＡｓ層３がエピタキシャル成長されて
いる。ｉ−ＧａＡｓ層３には、１μｍの間隔を置いてｎ
+ −ＧａＡｓ層４ａとｐ+ −ＧａＡｓ層５ａがそれぞれ
選択的に形成されている。ｎ+ −ＧａＡｓ層４ａとｐ+
−ＧａＡｓ層５ａとはいずれも縮退していてｉ−ＧａＡ
ｓ層とエピタキシャル接合をしている。ｎ+ −ＧａＡｓ
層４ａとｐ+ −ＧａＡｓ層５ａとで挟まれたｉ−ＧａＡ
ｓ層３表面には厚さ２０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａ
ｓ層６がヘテロ接合して設けられている。ｎ+ −ＧａＡ
ｓ層４ａおよびｐ+ −ＧａＡｓ層５ａにはＡｕＧｅ／Ａ
ｕ多層膜からなるソース電極８およびドレイン電極９が
それぞれ接触して設けられている。ｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ層６の表面はＡｌ膜からなるゲート電極７が接
触して設けられている。
【００１１】第１の半導体層（ｎ+ −ＧａＡｓ層４ａ）
は高濃度の電子が存在する縮退した半導体となっている
ため、この層の下の半導体チャネル層（ｉ−ＧａＡｓ層
３）にも高濃度の電子が広がり、第１の半導体層下の半
導体チャネル層は高濃度の電子が存在する縮退した半導
体となっている。同様に、第２の半導体層（ｐ+ −Ｇａ
Ａｓ層５ａ）には高濃度の正孔が存在する縮退した半導
体となっているため、この層の下の半導体チャネル層に
も正孔が広がり、第２の半導体層下の半導体チャネル層
は高濃度の正孔が存在する縮退した半導体となってい
る。このため、ゲート電極７に正の電圧を印加して絶縁
層（ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層）下の半導体チャネル
層に高濃度の電子を誘起すると、この領域と第１の半導
体層下の半導体チャネル層とは完全な導通状態となり、
第２の半導体層下の半導体チャネル層との間にはトンネ
ル接合が形成される。したがって、従来のトランジスタ
と同様に微分負性抵抗特性を有するトランジスタ動作が
実現できる。なお、第１の半導体層は必ずしも縮退して
いる必要はないが、寄生抵抗を減らすために縮退してい
ることが望ましい。
は高濃度の電子が存在する縮退した半導体となっている
ため、この層の下の半導体チャネル層（ｉ−ＧａＡｓ層
３）にも高濃度の電子が広がり、第１の半導体層下の半
導体チャネル層は高濃度の電子が存在する縮退した半導
体となっている。同様に、第２の半導体層（ｐ+ −Ｇａ
Ａｓ層５ａ）には高濃度の正孔が存在する縮退した半導
体となっているため、この層の下の半導体チャネル層に
も正孔が広がり、第２の半導体層下の半導体チャネル層
は高濃度の正孔が存在する縮退した半導体となってい
る。このため、ゲート電極７に正の電圧を印加して絶縁
層（ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層）下の半導体チャネル
層に高濃度の電子を誘起すると、この領域と第１の半導
体層下の半導体チャネル層とは完全な導通状態となり、
第２の半導体層下の半導体チャネル層との間にはトンネ
ル接合が形成される。したがって、従来のトランジスタ
と同様に微分負性抵抗特性を有するトランジスタ動作が
実現できる。なお、第１の半導体層は必ずしも縮退して
いる必要はないが、寄生抵抗を減らすために縮退してい
ることが望ましい。
【００１２】本発明のトンネルトランジスタの構造で
は、上に述べたようにトンネル接合が単一の半導体チャ
ネル層内に形成されるため、トンネル接合は異種半導体
接合形成プロセスに伴うような発生・再結合センターの
影響を受け難い。このため、再結合電流が小さく従来構
造よりも顕著な微分負性抵抗特性が得られる。
は、上に述べたようにトンネル接合が単一の半導体チャ
ネル層内に形成されるため、トンネル接合は異種半導体
接合形成プロセスに伴うような発生・再結合センターの
影響を受け難い。このため、再結合電流が小さく従来構
造よりも顕著な微分負性抵抗特性が得られる。
【００１３】次に本発明の実施例の製造方法について説
明する。
明する。
【００１４】まず、ＧａＡｓ基板１の（１００）面上に
５００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5Ａｓ層３（半導体チ
ャネル層）厚さ２０ｎｍのｐ+ ＧａＡｓ層５ａ（濃度５
×１０19ｃｍ-3のＢｅをドーパントとして含んでいる）
を分子線エピタキシー（ＭＢＥ）法によりそれぞれ形成
した。不純物の表面偏折、拡散を抑えるため、基板温度
は５２０℃とした。
５００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5Ａｓ層３（半導体チ
ャネル層）厚さ２０ｎｍのｐ+ ＧａＡｓ層５ａ（濃度５
×１０19ｃｍ-3のＢｅをドーパントとして含んでいる）
を分子線エピタキシー（ＭＢＥ）法によりそれぞれ形成
した。不純物の表面偏折、拡散を抑えるため、基板温度
は５２０℃とした。
【００１５】ドレインとなる部分以外のｐ+ −ＧａＡｓ
５ａを除去した後、ソース部分に厚さ２０ｎｍのｎ+ −
ＧａＡｓ層４ａ（濃度１×１０19ｃｍ-3のＳｉをドーパ
ントとして含んでいる）を選択的に成長させた。さら
に、厚さ２０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 層６を成長さ
せ、厚さ５０ｎｍのＡｌ膜を蒸着した後、ゲート電極形
状にＡｌ膜およびその下のｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層
６を加工した。最後にリフトオフ法によりＡｕＧｅ／Ａ
ｕ多層膜よりなるソース電極８及びドレイン電極９を形
成した。電極のアロイ化工程は行なわなくてもオーム性
接触が得られた。
５ａを除去した後、ソース部分に厚さ２０ｎｍのｎ+ −
ＧａＡｓ層４ａ（濃度１×１０19ｃｍ-3のＳｉをドーパ
ントとして含んでいる）を選択的に成長させた。さら
に、厚さ２０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 層６を成長さ
せ、厚さ５０ｎｍのＡｌ膜を蒸着した後、ゲート電極形
状にＡｌ膜およびその下のｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層
６を加工した。最後にリフトオフ法によりＡｕＧｅ／Ａ
ｕ多層膜よりなるソース電極８及びドレイン電極９を形
成した。電極のアロイ化工程は行なわなくてもオーム性
接触が得られた。
【００１６】この構造のデバイスにより、微分負性抵抗
特性のピーク・バレー比として１０以上が得られ、従来
構造より改善されていることがわかった。なお、ソー
ス、ドレインおよびゲートに加える電圧の極性を逆にし
てゲート電極下のｉ−ＧａＡｓ層３に高濃度の正孔を誘
起した場合にも、トンネルトランジスタとしての同様な
特性が得られた。
特性のピーク・バレー比として１０以上が得られ、従来
構造より改善されていることがわかった。なお、ソー
ス、ドレインおよびゲートに加える電圧の極性を逆にし
てゲート電極下のｉ−ＧａＡｓ層３に高濃度の正孔を誘
起した場合にも、トンネルトランジスタとしての同様な
特性が得られた。
【００１７】次に、本発明の第２の実施例について図２
を参照して説明する。この実施例は第２の半導体装置と
して半導体チャネル層（ｉ−ＧａＡｓ層３）よりも価電
子帯端のエネルギーが低いｐ型半導体として厚さ２０ｎ
ｍ，Ｂｅ濃度５×１０19ｃｍ-3のｐ+ −Ａｌ0.3 Ｇａ
0.7 Ａｓ層５ｂを用い、第１の半導体層として厚さ２０
ｎｍ，Ｓｉ濃度１×１０19ｃｍ-3のｎ+ −Ａｌ0.3 Ｇａ
0.7 Ａｓ層４ｂを用いた点で第１の実施例と相違してい
る。なお、第２の半導体層と半導体チャネル層との間は
ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ／ＧａＡｓ変調ドープ構造
となっている。
を参照して説明する。この実施例は第２の半導体装置と
して半導体チャネル層（ｉ−ＧａＡｓ層３）よりも価電
子帯端のエネルギーが低いｐ型半導体として厚さ２０ｎ
ｍ，Ｂｅ濃度５×１０19ｃｍ-3のｐ+ −Ａｌ0.3 Ｇａ
0.7 Ａｓ層５ｂを用い、第１の半導体層として厚さ２０
ｎｍ，Ｓｉ濃度１×１０19ｃｍ-3のｎ+ −Ａｌ0.3 Ｇａ
0.7 Ａｓ層４ｂを用いた点で第１の実施例と相違してい
る。なお、第２の半導体層と半導体チャネル層との間は
ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ／ＧａＡｓ変調ドープ構造
となっている。
【００１８】図３（ａ），（ｂ）に本実施例におけるソ
ース側およびドレイン側のエネルギー帯図の概略を示
す。
ース側およびドレイン側のエネルギー帯図の概略を示
す。
【００１９】ソース側ではｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ
層４ｂとｉ−ＧａＡｓ層３との接合部に電子蓄積層Ａが
できている。ドレイン側ではｐ+ −Ａｌ0.3 Ｇ0.7 Ａｓ
層５ｂとｉ−ＧａＡｓ層３との接合部に正孔蓄積層Ｂが
できている。
層４ｂとｉ−ＧａＡｓ層３との接合部に電子蓄積層Ａが
できている。ドレイン側ではｐ+ −Ａｌ0.3 Ｇ0.7 Ａｓ
層５ｂとｉ−ＧａＡｓ層３との接合部に正孔蓄積層Ｂが
できている。
【００２０】ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ層５ｂの正孔
がｉ−ＧａＡｓ層３へと移動し、第２の半導体層（５
ｂ）下の半導体チャネル層（３）には第２の半導体層
（５ｂ）以上の濃度の正孔が蓄積されることになる。
がｉ−ＧａＡｓ層３へと移動し、第２の半導体層（５
ｂ）下の半導体チャネル層（３）には第２の半導体層
（５ｂ）以上の濃度の正孔が蓄積されることになる。
【００２１】ゲート電極７に正の電圧を印加するとｉ−
Ａｌ0.5 Ｇａ0.5 Ａｓ層６とｉ−ＧａＡｓ層３との接合
部に図３（ａ）と類似の電子蓄積層ができる。
Ａｌ0.5 Ｇａ0.5 Ａｓ層６とｉ−ＧａＡｓ層３との接合
部に図３（ａ）と類似の電子蓄積層ができる。
【００２２】ゲート電圧が１ボルトのとき約１×１０12
ｃｍ-2の電荷が蓄積される。理想的なヘテロ接合を仮定
し、最大電荷密度を見積ると約１×１０19ｃｍ-3とな
る。ドレイン側のｉ−ＧａＡｓ層３には、ｐ+ −Ａｌ
0.3 Ｇａ0.7 Ａｓ層５ｂの不純物濃度５×１０19ｃｍ-3
より多数の正孔が存在しているので、厚さ約１２ｎｍ以
下のトンネル接合（ｐ+ −ｎ+ 接合）が形成されると考
えられることができる。
ｃｍ-2の電荷が蓄積される。理想的なヘテロ接合を仮定
し、最大電荷密度を見積ると約１×１０19ｃｍ-3とな
る。ドレイン側のｉ−ＧａＡｓ層３には、ｐ+ −Ａｌ
0.3 Ｇａ0.7 Ａｓ層５ｂの不純物濃度５×１０19ｃｍ-3
より多数の正孔が存在しているので、厚さ約１２ｎｍ以
下のトンネル接合（ｐ+ −ｎ+ 接合）が形成されると考
えられることができる。
【００２３】本実施例は、ドレイン側に第２の半導体層
（５ｂ）より高濃度の正孔が蓄積されるので、第１の実
施例と同様な負性微分特性の改善に加え、トンネル電流
密度の向上が可能であり、第１の実施例に比べ少なくと
も１桁大きなトンネル電流が得られた。
（５ｂ）より高濃度の正孔が蓄積されるので、第１の実
施例と同様な負性微分特性の改善に加え、トンネル電流
密度の向上が可能であり、第１の実施例に比べ少なくと
も１桁大きなトンネル電流が得られた。
【００２４】なお、第１の半導体層は第１の実施例と同
じくｎ+ −ＧａＡｓ層にしてもよい。また、製造方法は
第１の実施例に準じるので改めて説明しない。
じくｎ+ −ＧａＡｓ層にしてもよい。また、製造方法は
第１の実施例に準じるので改めて説明しない。
【００２５】次に、本発明の第３の実施例について図４
を参照して説明する。本実施例は第１の半導体層として
厚さ２０ｎｍ，Ｂｅ濃度５×１０19ｃｍ-3のｐ+ −Ａｌ
0.3Ｇａ0.7 Ａｓ層４ｃを用い第２の半導体層として半
導体チャネル層（ｉ−ＧａＡｓ層３）よりも伝導帯端の
エネルギーが高い厚さ２０ｎｍ，Ｓｉ濃度１×１０19ｃ
ｍ-3のｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ層５ｃを用いた点で
第１の実施例と相違している。この構造では、ソース、
ドレインの導電型が第１および第２の実施例と反対であ
るため、ゲートに負の電圧を印加してチャネル層に高濃
度の正孔を誘起させて動作させる必要があるが、やはり
ドレイン端にトンネル接合が形成され、同様なトンネル
トランジスタの特性が得られる。
を参照して説明する。本実施例は第１の半導体層として
厚さ２０ｎｍ，Ｂｅ濃度５×１０19ｃｍ-3のｐ+ −Ａｌ
0.3Ｇａ0.7 Ａｓ層４ｃを用い第２の半導体層として半
導体チャネル層（ｉ−ＧａＡｓ層３）よりも伝導帯端の
エネルギーが高い厚さ２０ｎｍ，Ｓｉ濃度１×１０19ｃ
ｍ-3のｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ層５ｃを用いた点で
第１の実施例と相違している。この構造では、ソース、
ドレインの導電型が第１および第２の実施例と反対であ
るため、ゲートに負の電圧を印加してチャネル層に高濃
度の正孔を誘起させて動作させる必要があるが、やはり
ドレイン端にトンネル接合が形成され、同様なトンネル
トランジスタの特性が得られる。
【００２６】第２の半導体層と半導体チャネル層との間
はｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ／ｉ−ＧａＡｓのｎ型の
変調ドープ構造となっている。従って、ｎ+ −Ａｌ0.3
Ｇａ0.7 Ａｓ層５ｃの電子がｉ−ＧａＡｓ層３へと移動
し、第２の半導体層下の半導体チャネル層には第２の半
導体層以上の濃度の電子が蓄積される。このため、第２
の実施例と同様に負性微分特性の改善と、トンネル電流
の向上が達成できた。なお、第１の半導体層はｐ+ −Ｇ
ａＡｓ層にしてもよい。また製造方法は第１の実施例に
準じるので改めて説明しない。
はｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ／ｉ−ＧａＡｓのｎ型の
変調ドープ構造となっている。従って、ｎ+ −Ａｌ0.3
Ｇａ0.7 Ａｓ層５ｃの電子がｉ−ＧａＡｓ層３へと移動
し、第２の半導体層下の半導体チャネル層には第２の半
導体層以上の濃度の電子が蓄積される。このため、第２
の実施例と同様に負性微分特性の改善と、トンネル電流
の向上が達成できた。なお、第１の半導体層はｐ+ −Ｇ
ａＡｓ層にしてもよい。また製造方法は第１の実施例に
準じるので改めて説明しない。
【００２７】以上、ＧａＡｓ基板にｉ−ＡｌＧａＡｓ層
をエピタキシャル成長したものを基板とし、ｉ−ＧａＡ
ｓ層を半導体チャネル層として用いた例について説明し
た。基板表面の絶縁膜としては、ＡｌＧａＡｓのほか、
禁止帯幅の広いその他の半導体、ＳｉＯ2 ，Ｓｉ
3 Ｎ4 ，酸窒化シリコン，Ａｌ2 Ｏ3 ，ＴｉＯ2 ，Ｐｂ
ＺｒＴｉＯ3 ，ＣａＦなどの絶縁体を用いることができ
る。また半導体チャネル層、第１，第２の半導体層とし
てはＳｉ，Ｇｅ，ＧａＡｓ，ＩｎＰなどの単一の半導体
のほか、ＧａＡｓ−ＧａＡｌＡｓ，Ｇｅ−ＳｉＧｅ，Ｓ
ｉ−ＳｉＧｅＣ，Ｓｉ−ＧａＰ，Ｇｅ−ＧａＡｓ，Ｉｎ
ＡｓＰ−ＧａＡｓ，ＩｎＧａＡｓ−ＩｎＡｌＡｓ，Ｉｎ
ＧａＡｓ−ＩｎＰ，ＧａＳｂ−ＡｌＧａＳｂ，ＩｎＡｓ
−ＡｌＧａＳｂ，ＩｎＳｂ−ＩｎＡｓ，ＨｇＣｄＴｅ−
ＣｄＴｅなどのヘテロ接合をする半導体を用いることも
できる。
をエピタキシャル成長したものを基板とし、ｉ−ＧａＡ
ｓ層を半導体チャネル層として用いた例について説明し
た。基板表面の絶縁膜としては、ＡｌＧａＡｓのほか、
禁止帯幅の広いその他の半導体、ＳｉＯ2 ，Ｓｉ
3 Ｎ4 ，酸窒化シリコン，Ａｌ2 Ｏ3 ，ＴｉＯ2 ，Ｐｂ
ＺｒＴｉＯ3 ，ＣａＦなどの絶縁体を用いることができ
る。また半導体チャネル層、第１，第２の半導体層とし
てはＳｉ，Ｇｅ，ＧａＡｓ，ＩｎＰなどの単一の半導体
のほか、ＧａＡｓ−ＧａＡｌＡｓ，Ｇｅ−ＳｉＧｅ，Ｓ
ｉ−ＳｉＧｅＣ，Ｓｉ−ＧａＰ，Ｇｅ−ＧａＡｓ，Ｉｎ
ＡｓＰ−ＧａＡｓ，ＩｎＧａＡｓ−ＩｎＡｌＡｓ，Ｉｎ
ＧａＡｓ−ＩｎＰ，ＧａＳｂ−ＡｌＧａＳｂ，ＩｎＡｓ
−ＡｌＧａＳｂ，ＩｎＳｂ−ＩｎＡｓ，ＨｇＣｄＴｅ−
ＣｄＴｅなどのヘテロ接合をする半導体を用いることも
できる。
【００２８】
【発明の効果】以上説明したように、本発明により発
生、再結合センターの影響を受け難く改善された微分負
性抵抗特性を有するトンネルトランジスタを実現でき、
高速．低消費電力，室温動作，超高密度のトンネルデバ
イス集積回路が可能になる。
生、再結合センターの影響を受け難く改善された微分負
性抵抗特性を有するトンネルトランジスタを実現でき、
高速．低消費電力，室温動作，超高密度のトンネルデバ
イス集積回路が可能になる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】第２の実施例の説明に使用するソース側および
ドレイン側をそれぞれ（ａ），（ｂ）に分図して示すエ
ネルギー帯図である。
ドレイン側をそれぞれ（ａ），（ｂ）に分図して示すエ
ネルギー帯図である。
【図４】本発明の第３の実施例を示す断面図である。
【図５】従来例を示す断面図である。
１ ＧａＡｓ基板 ２ ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層 ３ ｉ−ＧａＡｓ層 ４ａ ｎ+ ＧａＡｓ層 ４ｂ ｎ+ −Ａｌ0.3 Ｇａ0.2 Ａｓ層 ４ｃ ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ層 ５ａ ｐ+ −ＧａＡｓ層 ５ｂ ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ層 ５ｃ ｎ+ −Ａｌ0.3 Ｇａ0.5 Ａｓ層 ６ ｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ ｎ+ −拡散層 １１ ｐ+ −拡散層
Claims (4)
- 【請求項１】 少なくとも表面部が絶縁性の基板表面に
設けられた半導体チャネル層と、半導体チャネル層をそ
れぞれ選択的に被覆する互いに異なる導電型を有する第
１の半導体層および第２の半導体層と、前記第１および
第２の半導体層とで挟まれた前記半導体チャネル層表面
に設けられた絶縁層と、前記絶縁層上のゲート電極と、
前記第１の半導体層と第２の半導体層にそれぞれ接触す
るソース電極およびドレイン電極を有することを特徴と
するトンネルトランジスタ。 - 【請求項２】 少なくとも前記第２の半導体層が高濃度
の不純物を含有し縮退している請求項１記載のトンネル
トランジスタ。 - 【請求項３】 少なくとも前記第２の半導体層がｐ型の
導電型を有し、前記半導体チャネル層よりも価電子帯端
のエネルギーが低い請求項１記載のトンネルトランジス
タ。 - 【請求項４】 少なくとも前記第２の半導体層がｎ型の
導電型を有し、前記半導体チャネル層よりも伝導帯端の
エネルギーが高い請求項１記載のトンネルトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329046A JPH0787245B2 (ja) | 1992-12-09 | 1992-12-09 | トンネルトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329046A JPH0787245B2 (ja) | 1992-12-09 | 1992-12-09 | トンネルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177367A true JPH06177367A (ja) | 1994-06-24 |
| JPH0787245B2 JPH0787245B2 (ja) | 1995-09-20 |
Family
ID=18217009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329046A Expired - Fee Related JPH0787245B2 (ja) | 1992-12-09 | 1992-12-09 | トンネルトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787245B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362561B2 (en) | 2006-12-15 | 2013-01-29 | Nxp B.V. | Transistor device and method of manufacturing such a transistor device |
-
1992
- 1992-12-09 JP JP4329046A patent/JPH0787245B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362561B2 (en) | 2006-12-15 | 2013-01-29 | Nxp B.V. | Transistor device and method of manufacturing such a transistor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787245B2 (ja) | 1995-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| JP2773487B2 (ja) | トンネルトランジスタ | |
| US4583105A (en) | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage | |
| CA1265626A (en) | Electron gas hole gas tunneling transistor device | |
| US5382814A (en) | Semiconductor device with low thermally generated leakage current | |
| EP0092645B1 (en) | Transistor and circuit including a transistor | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JP3230503B2 (ja) | トンネルトランジスタとその製造方法 | |
| JPH06334175A (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2768097B2 (ja) | トンネルトランジスタ | |
| JP2643890B2 (ja) | トンネルトランジスタ | |
| JPH06177367A (ja) | トンネルトランジスタ | |
| JP2800675B2 (ja) | トンネルトランジスタ | |
| JP2630252B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2658934B2 (ja) | トンネルトランジスタ | |
| JP2817718B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2778447B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JP2655594B2 (ja) | 集積型半導体装置 | |
| JP2861590B2 (ja) | トンネルトランジスタ | |
| JP2817726B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JP2757758B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2530806B2 (ja) | 相補型論理構造 | |
| JPH10107274A (ja) | トンネルトランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960305 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080920 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080920 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090920 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090920 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100920 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110920 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |