JPH06177375A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06177375A JPH06177375A JP4330193A JP33019392A JPH06177375A JP H06177375 A JPH06177375 A JP H06177375A JP 4330193 A JP4330193 A JP 4330193A JP 33019392 A JP33019392 A JP 33019392A JP H06177375 A JPH06177375 A JP H06177375A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速、高集積、低消費電力のＬＳＩに好適な
ＦＥＴ及びその製造方法を提供すること。 【構成】 Ｓｉ／ＳｉＧｅヘテロ構造ｎチャネルＭＯＳ
ＦＥＴにおいて、Ｓｉ層、ＳｉＧｅ層の一部をそれぞれ
ｐ型、ｎ型にドーピングし、寄生チャネルの抑制および
しきい値電圧制御を行う。 【効果】 寄生チャネルが抑制され、高移動度のチャネ
ルを用いた高速動作が可能となる。
ＦＥＴ及びその製造方法を提供すること。 【構成】 Ｓｉ／ＳｉＧｅヘテロ構造ｎチャネルＭＯＳ
ＦＥＴにおいて、Ｓｉ層、ＳｉＧｅ層の一部をそれぞれ
ｐ型、ｎ型にドーピングし、寄生チャネルの抑制および
しきい値電圧制御を行う。 【効果】 寄生チャネルが抑制され、高移動度のチャネ
ルを用いた高速動作が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に高速、低消費電力、高集積の論理Ｌ
ＳＩを実現する相補型電界効果トランジスタに関する。
造方法に係り、特に高速、低消費電力、高集積の論理Ｌ
ＳＩを実現する相補型電界効果トランジスタに関する。
【０００２】
【従来の技術】ＳｉＬＳＩにおいては、微細化による高
集積化・高速化が進行する中で、同時に低消費電力化が
求められている。高集積化には構造の簡単な金属−酸化
膜−半導体型ＦＥＴ（ＭＯＳＦＥＴ）が適しており、低
消費電力化には、ｎチャネルＦＥＴとｐチャネルＦＥＴ
とを同一基板上に混載した相補型ＭＯＳＦＥＴ（ＣＭＯ
Ｓ）が好適である。近年、従来は電流駆動能力の高いバ
イポーラトランジスタを用いていた大型コンピュータ用
の高速ＬＳＩまで、ゲート長０．１μｍレベルのＣＭＯ
Ｓで実現できるとの見方がでてきている。
集積化・高速化が進行する中で、同時に低消費電力化が
求められている。高集積化には構造の簡単な金属−酸化
膜−半導体型ＦＥＴ（ＭＯＳＦＥＴ）が適しており、低
消費電力化には、ｎチャネルＦＥＴとｐチャネルＦＥＴ
とを同一基板上に混載した相補型ＭＯＳＦＥＴ（ＣＭＯ
Ｓ）が好適である。近年、従来は電流駆動能力の高いバ
イポーラトランジスタを用いていた大型コンピュータ用
の高速ＬＳＩまで、ゲート長０．１μｍレベルのＣＭＯ
Ｓで実現できるとの見方がでてきている。
【０００３】ところが、ゲート長０．１μｍレベルの素
子においては、ソースドレイン間を基板を通って電流が
流れるパンチスルーなどの、短チャネル効果の抑制が大
きな課題となっている。また、低消費電力化を狙って、
１．５Ｖレベルの低電圧で動作させる場合、しきい値電
圧を０．３Ｖ以下に設定しないかぎり、十分な電流駆動
能力が得られないという問題がある。
子においては、ソースドレイン間を基板を通って電流が
流れるパンチスルーなどの、短チャネル効果の抑制が大
きな課題となっている。また、低消費電力化を狙って、
１．５Ｖレベルの低電圧で動作させる場合、しきい値電
圧を０．３Ｖ以下に設定しないかぎり、十分な電流駆動
能力が得られないという問題がある。
【０００４】そこで、近年、キャリヤ移動度を高めるこ
とによって、高い電流駆動能力が期待できるＳｉ−Ｇｅ
ヘテロ構造ＦＥＴが研究されている。例えば、エレクト
ロニクス、レターズ、第２７巻、１４０５頁（Electron
ics Letters 27, 1405, (1991).）において、ｎチャネ
ルＳｉ／ＳｉＧｅヘテロ構造ＭＥＳＦＥＴ（金属−半導
体型電界効果トランジスタ）の試作例が報告されてい
る。
とによって、高い電流駆動能力が期待できるＳｉ−Ｇｅ
ヘテロ構造ＦＥＴが研究されている。例えば、エレクト
ロニクス、レターズ、第２７巻、１４０５頁（Electron
ics Letters 27, 1405, (1991).）において、ｎチャネ
ルＳｉ／ＳｉＧｅヘテロ構造ＭＥＳＦＥＴ（金属−半導
体型電界効果トランジスタ）の試作例が報告されてい
る。
【０００５】
【発明が解決しようとする課題】ところが、上記のヘテ
ロ構造をｎチャネルＭＯＳＦＥＴに応用する場合、ゲー
ト電圧の印加により表面のポテンシャルが低くなり、Ｓ
ｉＯ2／Ｓｉ界面に反転層チャネルが形成され、寄生チ
ャネルとなり、高移動度のヘテロ界面がチャネルとして
利用できないという問題点があった。
ロ構造をｎチャネルＭＯＳＦＥＴに応用する場合、ゲー
ト電圧の印加により表面のポテンシャルが低くなり、Ｓ
ｉＯ2／Ｓｉ界面に反転層チャネルが形成され、寄生チ
ャネルとなり、高移動度のヘテロ界面がチャネルとして
利用できないという問題点があった。
【０００６】そこで、本発明の目的は、寄生チャネルの
抑制された、高い電流駆動能力を有するｎチャネルＳｉ
／ＳｉＧｅヘテロ構造ＭＯＳＦＥＴ及びその製造方法を
提供することにある。
抑制された、高い電流駆動能力を有するｎチャネルＳｉ
／ＳｉＧｅヘテロ構造ＭＯＳＦＥＴ及びその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】上記問題点は、Ｓｉ1-Xs
ＧｅXs（０．２５≦Ｘs≦０．３５）基板、または、Ｓ
ｉ基板上に形成したＳｉ1-XsＧｅXs層上に、Ｓｉ1-XＧ
ｅX（０．４５≦Ｘ≦０．５５）層及びＳｉ層をヘテロ
エピタキシャル成長させ、このＳｉ／Ｓｉ1-XＧｅXヘテ
ロ界面のＳｉ側をｎチャネルとした構造のＦＥＴにおい
て、Ｓｉ1-XＧｅX層の一部をｎ型層、Ｓｉ層の一部をｐ
型層とし、ポテンシャル分布を最適化することによって
解決できる。
ＧｅXs（０．２５≦Ｘs≦０．３５）基板、または、Ｓ
ｉ基板上に形成したＳｉ1-XsＧｅXs層上に、Ｓｉ1-XＧ
ｅX（０．４５≦Ｘ≦０．５５）層及びＳｉ層をヘテロ
エピタキシャル成長させ、このＳｉ／Ｓｉ1-XＧｅXヘテ
ロ界面のＳｉ側をｎチャネルとした構造のＦＥＴにおい
て、Ｓｉ1-XＧｅX層の一部をｎ型層、Ｓｉ層の一部をｐ
型層とし、ポテンシャル分布を最適化することによって
解決できる。
【０００８】
【作用】図１にＳｉ／Ｓｉ1-XＧｅX（０．４５≦Ｘ≦
０．５５）／Ｓｉ1-XsＧｅXs（０．２５≦Ｘs≦０．３
５）ヘテロ構造の模式図とそのバンドダイアグラムを示
した。ここに、Ｅｃ，Ｅｖはそれぞれ伝導帯、価電子帯
の端を示している。この例では、Ｘ＝０．５， Ｘs＝
０．３と選んである。この図において、１１はＳｉ0.7
Ｇｅ0.3層、１２はＳｉ0.5Ｇｅ0.5層、１３はＳｉ層で
ある。伝導帯においてエネルギーが低く、電子がたまっ
てチャネルを形成しやすいのはＳｉ／Ｓｉ0.5Ｇｅ0.5ヘ
テロ界面のＳｉ側である。ここで、Ｓｉ層１３はＳｉ
0.7Ｇｅ0.3層１１に面内格子定数を合わせて成長するた
め１％程度の引っ張り歪みを有している。これによっ
て、伝導帯のバンド不連続値ΔＥcを０．２ｅＶに大き
くできる。一方、価電子帯で正孔がたまりやすいのはＳ
ｉ／Ｓｉ0.5Ｇｅ0.5ヘテロ界面のＳｉ0.5Ｇｅ0.5層１２
側である。すなわち、上記のヘテロ構造を作成しておけ
ば、これをｎチャネルＦＥＴ及び、ｐチャネルＦＥＴの
両者に用いることがバンド構造上可能となる。
０．５５）／Ｓｉ1-XsＧｅXs（０．２５≦Ｘs≦０．３
５）ヘテロ構造の模式図とそのバンドダイアグラムを示
した。ここに、Ｅｃ，Ｅｖはそれぞれ伝導帯、価電子帯
の端を示している。この例では、Ｘ＝０．５， Ｘs＝
０．３と選んである。この図において、１１はＳｉ0.7
Ｇｅ0.3層、１２はＳｉ0.5Ｇｅ0.5層、１３はＳｉ層で
ある。伝導帯においてエネルギーが低く、電子がたまっ
てチャネルを形成しやすいのはＳｉ／Ｓｉ0.5Ｇｅ0.5ヘ
テロ界面のＳｉ側である。ここで、Ｓｉ層１３はＳｉ
0.7Ｇｅ0.3層１１に面内格子定数を合わせて成長するた
め１％程度の引っ張り歪みを有している。これによっ
て、伝導帯のバンド不連続値ΔＥcを０．２ｅＶに大き
くできる。一方、価電子帯で正孔がたまりやすいのはＳ
ｉ／Ｓｉ0.5Ｇｅ0.5ヘテロ界面のＳｉ0.5Ｇｅ0.5層１２
側である。すなわち、上記のヘテロ構造を作成しておけ
ば、これをｎチャネルＦＥＴ及び、ｐチャネルＦＥＴの
両者に用いることがバンド構造上可能となる。
【０００９】図２には、上記構造をｐチャネル、およ
び、ｎチャネルＭＯＳＦＥＴとして用いる場合、ゲート
電圧の印加によりバンドが曲がるようすを示してある。
ｐチャネルの場合には、確かにＳｉ／Ｓｉ0.5Ｇｅ0.5ヘ
テロ界面のＳｉ0.5Ｇｅ0.5層側が正孔に対するポテンシ
ャルが最も低くなり、ここにチャネルが形成される。一
方、ｎチャネルの場合には、ＳｉＯ2／Ｓｉ界面のＳｉ
側が電子に対するポテンシャルが低くなり、ここに表面
チャネルが形成される。Ｓｉ0.5Ｇｅ0.5層の一部をｎ型
にドーピングしておく、いわゆる変調ドーピングを用い
れば、ヘテロ界面付近のポテンシャルを下げる効果があ
る。しかし、ドーピング量はしきい値電圧Ｖthの設計値
から決まってしまうため、表面チャネル抑制に十分なほ
どにはドーピングできないという問題があった。そこ
で、Ｓｉ0.5Ｇｅ0.5層のｎ型ドーピング（３２）に加え
て、図３（ａ）に示すように、Ｓｉ層の一部をｐ型ドー
ピング（３１）すると、ポテンシャル分布が図３（ｂ）
の様に変化し、ＳｉＯ2／Ｓｉ界面付近のポテンシャル
が引き上げられ、Ｓｉ／Ｓｉ0.5Ｇｅ0.5ヘテロ界面のＳ
ｉ側にチャネルを形成することが可能となる。また、ｎ
型ドーピングとｐ型ドーピングの両方でしきい値電圧を
設定できる。すなわち、ポテンシャル分布としきい値電
圧をほぼ独立に制御できる。なお、ここで、一部にドー
ピングを行うのは、チャネルの電子がドーパントイオン
によるイオン化不純物散乱を受けないようにするためで
ある。
び、ｎチャネルＭＯＳＦＥＴとして用いる場合、ゲート
電圧の印加によりバンドが曲がるようすを示してある。
ｐチャネルの場合には、確かにＳｉ／Ｓｉ0.5Ｇｅ0.5ヘ
テロ界面のＳｉ0.5Ｇｅ0.5層側が正孔に対するポテンシ
ャルが最も低くなり、ここにチャネルが形成される。一
方、ｎチャネルの場合には、ＳｉＯ2／Ｓｉ界面のＳｉ
側が電子に対するポテンシャルが低くなり、ここに表面
チャネルが形成される。Ｓｉ0.5Ｇｅ0.5層の一部をｎ型
にドーピングしておく、いわゆる変調ドーピングを用い
れば、ヘテロ界面付近のポテンシャルを下げる効果があ
る。しかし、ドーピング量はしきい値電圧Ｖthの設計値
から決まってしまうため、表面チャネル抑制に十分なほ
どにはドーピングできないという問題があった。そこ
で、Ｓｉ0.5Ｇｅ0.5層のｎ型ドーピング（３２）に加え
て、図３（ａ）に示すように、Ｓｉ層の一部をｐ型ドー
ピング（３１）すると、ポテンシャル分布が図３（ｂ）
の様に変化し、ＳｉＯ2／Ｓｉ界面付近のポテンシャル
が引き上げられ、Ｓｉ／Ｓｉ0.5Ｇｅ0.5ヘテロ界面のＳ
ｉ側にチャネルを形成することが可能となる。また、ｎ
型ドーピングとｐ型ドーピングの両方でしきい値電圧を
設定できる。すなわち、ポテンシャル分布としきい値電
圧をほぼ独立に制御できる。なお、ここで、一部にドー
ピングを行うのは、チャネルの電子がドーパントイオン
によるイオン化不純物散乱を受けないようにするためで
ある。
【００１０】
【実施例】実施例１ 初めに、Ｓｉ／Ｓｉ0.5Ｇｅ0.5／Ｓｉ0.7Ｇｅ0.3ヘテロ
構造からなるｎチャネルＭＯＳＦＥＴを作製した例につ
いてのべる（図４）。
構造からなるｎチャネルＭＯＳＦＥＴを作製した例につ
いてのべる（図４）。
【００１１】まず、Ｓｉ基板４０上に厚さ１μｍのｎ型
Ｓｉ0.7Ｇｅ0.3層４１をＵＨＶ−ＣＶＤ超高真空化学気
相堆積）法により基板温度８００℃でエピタキシャル成
長した。続いて、厚さ２０ｎｍのＳｉ0.5Ｇｅ0.5層４
２、Ｓｉ層４３をＭＢＥ（分子線エピタキシー法）によ
り基板温度５００℃でヘテロエピタキシャル成長した。
Ｓｉ0.7Ｇｅ0.3層４１をＵＨＶ−ＣＶＤ超高真空化学気
相堆積）法により基板温度８００℃でエピタキシャル成
長した。続いて、厚さ２０ｎｍのＳｉ0.5Ｇｅ0.5層４
２、Ｓｉ層４３をＭＢＥ（分子線エピタキシー法）によ
り基板温度５００℃でヘテロエピタキシャル成長した。
【００１２】なおここで、しきい値電圧制御、及び、表
面ｎチャネル抑制のために、Ｓｉ／Ｓｉ0.5Ｇｅ0.5界面
より１５ｎｍの位置のＳｉ0.5Ｇｅ0.5側にＳｂ（４４）
を、Ｓｉ側にＢ（４５）を、δドーピングした。Ｓｂ及
びＢは、空乏化した状態でそれぞれ正、負イオンとなる
ため、この量を変化させれば、ｎチャネルＭＯＳＦＥＴ
のしきい値電圧を変化させることができる。
面ｎチャネル抑制のために、Ｓｉ／Ｓｉ0.5Ｇｅ0.5界面
より１５ｎｍの位置のＳｉ0.5Ｇｅ0.5側にＳｂ（４４）
を、Ｓｉ側にＢ（４５）を、δドーピングした。Ｓｂ及
びＢは、空乏化した状態でそれぞれ正、負イオンとなる
ため、この量を変化させれば、ｎチャネルＭＯＳＦＥＴ
のしきい値電圧を変化させることができる。
【００１３】次に、試料を大気中に出すことなく、ＭＢ
Ｅチェンバーから酸化チェンバーに搬送し、瞬間熱酸化
し、厚さ５ｎｍのゲート酸化膜４６を形成した。以上の
多層膜構造の作成に用いた装置の概要を図６に示した。
ＭＢＥチェンバー６１は搬送用チェンバー６２を介して
酸化チェンバー６４と結合されている。ここで、６５は
各チェンバーを分離するためのゲートバルブ、６３は試
料導入用のエントリーチェンバーである。
Ｅチェンバーから酸化チェンバーに搬送し、瞬間熱酸化
し、厚さ５ｎｍのゲート酸化膜４６を形成した。以上の
多層膜構造の作成に用いた装置の概要を図６に示した。
ＭＢＥチェンバー６１は搬送用チェンバー６２を介して
酸化チェンバー６４と結合されている。ここで、６５は
各チェンバーを分離するためのゲートバルブ、６３は試
料導入用のエントリーチェンバーである。
【００１４】続いて、トレンチアイソレーションによる
素子分離、ゲート長０．１５μｍのＷＳｉ2／ポリＳｉ
ゲート電極４７形成、イオン打ち込み法による自己整合
ソースドレイン形成を行い（図中では省略）、図４に示
したＭＯＳＦＥＴを形成した。なお、Ｓｉ0.7Ｇｅ0.3混
晶基板を用いれば、単結晶成長工程を一工程減らしプロ
セスの簡単化が可能である。
素子分離、ゲート長０．１５μｍのＷＳｉ2／ポリＳｉ
ゲート電極４７形成、イオン打ち込み法による自己整合
ソースドレイン形成を行い（図中では省略）、図４に示
したＭＯＳＦＥＴを形成した。なお、Ｓｉ0.7Ｇｅ0.3混
晶基板を用いれば、単結晶成長工程を一工程減らしプロ
セスの簡単化が可能である。
【００１５】実施例２ 次に、Ｓｉ／Ｓｉ0.5Ｇｅ0.5／Ｓｉ0.7Ｇｅ0.3ヘテロ構
造からなる相補型ＭＯＳＦＥＴを作製した例についての
べる（図５）。
造からなる相補型ＭＯＳＦＥＴを作製した例についての
べる（図５）。
【００１６】まず、Ｓｉ基板４０上に厚さ１μｍのＳｉ
0.7Ｇｅ0.3層４１をＵＨＶ−ＣＶＤ超高真空化学気相堆
積）法により基板温度８００℃でエピタキシャル成長し
た後、イオン打ち込み法によりｎチャネルＦＥＴ用Ｓｉ
0.7Ｇｅ0.3ウエル層５１、ｐチャネルＦＥＴ用Ｓｉ0.7
Ｇｅ0.3ウエル層５２を形成した。続いて、厚さ２０ｎ
ｍのＳｉ0.5Ｇｅ0.5層４２、Ｓｉ層４３をＭＢＥ（分子
線エピタキシー法）により基板温度５００℃でヘテロエ
ピタキシャル成長した。
0.7Ｇｅ0.3層４１をＵＨＶ−ＣＶＤ超高真空化学気相堆
積）法により基板温度８００℃でエピタキシャル成長し
た後、イオン打ち込み法によりｎチャネルＦＥＴ用Ｓｉ
0.7Ｇｅ0.3ウエル層５１、ｐチャネルＦＥＴ用Ｓｉ0.7
Ｇｅ0.3ウエル層５２を形成した。続いて、厚さ２０ｎ
ｍのＳｉ0.5Ｇｅ0.5層４２、Ｓｉ層４３をＭＢＥ（分子
線エピタキシー法）により基板温度５００℃でヘテロエ
ピタキシャル成長した。
【００１７】なおここで、しきい値電圧制御、及び、表
面ｎチャネル抑制のために、Ｓｉ／Ｓｉ0.5Ｇｅ0.5界面
より１５ｎｍの位置のＳｉ0.5Ｇｅ0.5側にＳｂ（４４）
を、Ｓｉ側にＢ（４５）を、δドーピングした。Ｓｂ及
びＢは、空乏化した状態でそれぞれ正、負イオンとなる
ため、この量を変化させれば、ｎ、ｐチャネルＭＯＳＦ
ＥＴのしきい値電圧を変化させることができる。
面ｎチャネル抑制のために、Ｓｉ／Ｓｉ0.5Ｇｅ0.5界面
より１５ｎｍの位置のＳｉ0.5Ｇｅ0.5側にＳｂ（４４）
を、Ｓｉ側にＢ（４５）を、δドーピングした。Ｓｂ及
びＢは、空乏化した状態でそれぞれ正、負イオンとなる
ため、この量を変化させれば、ｎ、ｐチャネルＭＯＳＦ
ＥＴのしきい値電圧を変化させることができる。
【００１８】次に、試料を大気中に出すことなく、ＭＢ
Ｅチェンバーから酸化チェンバーに搬送し、瞬間熱酸化
し、厚さ５ｎｍのゲート酸化膜４６を形成した。
Ｅチェンバーから酸化チェンバーに搬送し、瞬間熱酸化
し、厚さ５ｎｍのゲート酸化膜４６を形成した。
【００１９】続いて、トレンチアイソレーション（５
３）による素子分離、ゲート長０．１５μｍのＷＳｉ2
／ポリＳｉゲート電極４７形成、イオン打ち込み法によ
る自己整合ソースドレイン形成を行い（図中では省
略）、図５に示した相補型ＭＯＳＦＥＴを形成した。な
お、Ｓｉ0.7Ｇｅ0.3混晶基板を用いれば、単結晶成長工
程を一工程減らしプロセスの簡単化が可能である。ま
た、やや制御性は劣るもののしきい値電圧制御にイオン
打込み法を使うことも可能である。
３）による素子分離、ゲート長０．１５μｍのＷＳｉ2
／ポリＳｉゲート電極４７形成、イオン打ち込み法によ
る自己整合ソースドレイン形成を行い（図中では省
略）、図５に示した相補型ＭＯＳＦＥＴを形成した。な
お、Ｓｉ0.7Ｇｅ0.3混晶基板を用いれば、単結晶成長工
程を一工程減らしプロセスの簡単化が可能である。ま
た、やや制御性は劣るもののしきい値電圧制御にイオン
打込み法を使うことも可能である。
【００２０】本発明の相補型ＦＥＴは、ｎ，ｐチャネル
共にヘテロ界面にチャネルが形成されており（図中１
４、１５）、ＭＯＳ界面によるキャリヤの散乱をなくし
て、高いキャリヤ移動度が実現できた。その結果、従来
のＳｉＭＯＳＦＥＴに比べ１．５−２倍の電流駆動能力
が得られた。
共にヘテロ界面にチャネルが形成されており（図中１
４、１５）、ＭＯＳ界面によるキャリヤの散乱をなくし
て、高いキャリヤ移動度が実現できた。その結果、従来
のＳｉＭＯＳＦＥＴに比べ１．５−２倍の電流駆動能力
が得られた。
【００２１】図７は、論理回路の基本となるインバータ
の平面レイアウト図を示したものである。ｎウエル７１
に形成されたｐチャネルヘテロＭＯＳＦＥＴとｐウエル
７２に形成されたｎチャネルヘテロＭＯＳＦＥＴから構
成されている。入力用Ａｌ電極７６に入力が入るとゲー
ト電極７３によりＭＯＳＦＥＴがスイッチされる。
（ｐ，ｎどちらかがＯＮ）出力は入力と反対となり、出
力用電極７７の電位として取り出される。ここで、７４
は電源電圧用Ａｌ電極、７５はアース用Ａｌ電極であ
る。このインバータに負荷をつないで測定したところ、
ゲート遅延時間２０ｐｓを実現した。
の平面レイアウト図を示したものである。ｎウエル７１
に形成されたｐチャネルヘテロＭＯＳＦＥＴとｐウエル
７２に形成されたｎチャネルヘテロＭＯＳＦＥＴから構
成されている。入力用Ａｌ電極７６に入力が入るとゲー
ト電極７３によりＭＯＳＦＥＴがスイッチされる。
（ｐ，ｎどちらかがＯＮ）出力は入力と反対となり、出
力用電極７７の電位として取り出される。ここで、７４
は電源電圧用Ａｌ電極、７５はアース用Ａｌ電極であ
る。このインバータに負荷をつないで測定したところ、
ゲート遅延時間２０ｐｓを実現した。
【００２２】
【発明の効果】本発明によれば、寄生チャネルを抑制し
て、キャリヤが高移動度のＳｉ／ＳｉＧｅヘテロＭＯＳ
ＦＥＴが実現でき、高速、高集積、低消費電力のＬＳＩ
が実現できる。
て、キャリヤが高移動度のＳｉ／ＳｉＧｅヘテロＭＯＳ
ＦＥＴが実現でき、高速、高集積、低消費電力のＬＳＩ
が実現できる。
【図１】Ｓｉ／ＳｉＧｅヘテロ構造の断面図及びバンド
ダイヤグラム。
ダイヤグラム。
【図２】ｎ、ｐチャネルＭＯＳＦＥＴのバンドダイヤグ
ラム。
ラム。
【図３】ｎ、ｐドープ層で最適化されたｎチャネルＭＯ
Ｓ構造の断面図及びバンドダイヤグラム。
Ｓ構造の断面図及びバンドダイヤグラム。
【図４】Ｓｉ／ＳｉＧｅヘテロ構造ｎチャネルＭＯＳＦ
ＥＴの構造断面図。
ＥＴの構造断面図。
【図５】Ｓｉ／ＳｉＧｅヘテロ構造相補型ＭＯＳＦＥＴ
の構造断面図。
の構造断面図。
【図６】Ｓｉ／ＳｉＧｅヘテロ構造相補型ＭＯＳＦＥＴ
の製造装置の概念図。
の製造装置の概念図。
【図７】ヘテロ構造相補型ＭＯＳＦＥＴからなるインバ
ータの平面レイアウト図。
ータの平面レイアウト図。
１１−−Ｓｉ0.7Ｇｅ0.3層、 １２−−Ｓｉ0.5Ｇｅ0.5層、 １３−−Ｓｉ層、 １４−−ｎチャネル、 １５−−ｐチャネル、 ３１−−ｐ型層、 ３２−−ｎ型層、 ４０−−Ｓｉ基板、 ４１−−ｎ型Ｓｉ0.7Ｇｅ0.3層、 ４２−−Ｓｉ0.5Ｇｅ0.5層、 ４３−−Ｓｉ層、 ４４−−Ｓｂδドープ層、 ４５−−Ｂδドープ層、 ４６−−ゲート酸化膜、 ４７−−ＷＳｉ2／ポリＳｉゲート電極、 ５１−−ｎチャネルＦＥＴ用Ｓｉ0.7Ｇｅ0.3ウェル層、 ５２−−ｐチャネルＦＥＴ用Ｓｉ0.7Ｇｅ0.3ウェル層、 ５３−−トレンチアイソレーション、 ６１−−ＭＢＥチェンバー、 ６２−−搬送用チェンバー、 ６３−−エントリ−チェンバー、 ６４−−酸化チェンバー、 ６５−−ゲートバルブ、 ７１−−ｎウエル、 ７２−−ｐウエル、 ７３−−ゲート電、 ７４−−電源電圧用Ａｌ電極、 ７５−−アース用Ａｌ電極、 ７６−−入力用Ａｌ電極、 ７７−−出力用Ａｌ電極。
Claims (6)
- 【請求項１】Ｓｉ1-XsＧｅXs（０．２５≦Ｘs≦０．３
５）基板、または、Ｓｉ基板上に形成したＳｉ1-XsＧｅ
Xs層上に、Ｓｉ1-XＧｅX（０．４５≦Ｘ≦０．５５）層
及びＳｉ層を有し、このＳｉ／Ｓｉ1-XＧｅXヘテロ界面
のＳｉ側をｎチャネルとした構造の電界効果トランジス
タにおいて、Ｓｉ1-XＧｅX層の一部をｎ型層、Ｓｉ層の
一部をｐ型層とすることを特徴とする電界効果トランジ
スタ。 - 【請求項２】Ｓｉ基板上にＳｉ1-XsＧｅXs（０．２５≦
Ｘs≦０．３５）層、Ｓｉ1-XＧｅX（０．４５≦Ｘ≦
０．５５）層及びＳｉ層を引き続いてヘテロエピタキシ
ャル成長させることを特徴とする、請求項１記載の相補
型電界効果トランジスタの製造方法。 - 【請求項３】請求項１記載の電界効果トランジスタにお
いて、Ｓｉ層の上に、ＳｉＯ2膜などのゲート絶縁膜を
有するＭＯＳＦＥＴ。 - 【請求項４】請求項３記載のＭＯＳＦＥＴの製造方法に
おいて、Ｓｉ層を形成後、大気にさらすことなく、その
上にＳｉＯ2膜などのゲート絶縁膜を形成することを特
徴とするＭＯＳＦＥＴの製造方法。 - 【請求項５】請求項４記載のＭＯＳＦＥＴの製造に用い
る半導体製造装置において、Ｓｉ−Ｇｅ系のエピタキシ
ャル成長装置とＳｉＯ2膜などのゲート絶縁膜形成装置
とが合体していることを特徴とする半導体製造装置。 - 【請求項６】請求項１、または３記載の電界効果トラン
ジスタを用いた論理ＬＳＩなどの半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330193A JPH06177375A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330193A JPH06177375A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177375A true JPH06177375A (ja) | 1994-06-24 |
Family
ID=18229876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330193A Pending JPH06177375A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177375A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988007769A1 (fr) * | 1987-03-31 | 1988-10-06 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Capteur de couleurs |
| WO2000060671A1 (en) * | 1999-03-30 | 2000-10-12 | Hitachi, Ltd. | Semiconductor device and semiconductor substrate |
| JP2011519483A (ja) * | 2008-04-30 | 2011-07-07 | インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー | キャパシタレスメモリ素子 |
| JP2014045170A (ja) * | 2012-08-24 | 2014-03-13 | Imec | 量子井戸閉じ込めのための歪み層を有するデバイスおよびその製造方法 |
-
1992
- 1992-12-10 JP JP4330193A patent/JPH06177375A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988007769A1 (fr) * | 1987-03-31 | 1988-10-06 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Capteur de couleurs |
| WO2000060671A1 (en) * | 1999-03-30 | 2000-10-12 | Hitachi, Ltd. | Semiconductor device and semiconductor substrate |
| JP2000286418A (ja) * | 1999-03-30 | 2000-10-13 | Hitachi Ltd | 半導体装置および半導体基板 |
| KR100447492B1 (ko) * | 1999-03-30 | 2004-09-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 반도체기판 |
| US7579229B2 (en) | 1999-03-30 | 2009-08-25 | Renesas Technology Corp. | Semiconductor device and semiconductor substrate |
| US8304810B2 (en) | 1999-03-30 | 2012-11-06 | Renesas Electronics Corporation | Semiconductor device and semiconductor substrate having selectively etched portions filled with silicon germanium |
| JP2011519483A (ja) * | 2008-04-30 | 2011-07-07 | インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー | キャパシタレスメモリ素子 |
| JP2014045170A (ja) * | 2012-08-24 | 2014-03-13 | Imec | 量子井戸閉じ込めのための歪み層を有するデバイスおよびその製造方法 |
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