JP2000286418A - 半導体装置および半導体基板 - Google Patents

半導体装置および半導体基板

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Abstract

(57)【要約】 【課題】 Siおよびこれと同族元素であるGe,Cなどの組
合せを用いて、低消費電力で高速な電界効果トランジス
タを有する半導体装置を提供する。 【解決手段】 電界効果トランジスタのチャネルが形成
されるチャネル形成層１に歪印加半導体層２により歪を
印加せしめ、チャネル中のキャリアの移動度を無歪のチ
ャネル形成層の材料より大きくする。 【効果】高速かつ低消費電力の相補型電界効果トランジ
スタを実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に電界効果トランジスタを含む半
導体装置に関する。
【０００２】
【従来の技術】SiMOS型電界効果トランジスタ（Si-MOSF
ET）を用いた集積回路では、いわゆるスケーリング則に
のっとって、デバイス寸法の縮小や動作電圧の低減など
を行うことにより、消費電力の低減と、高速化を両立し
てきた。
【０００３】しかしながら、寸法縮小に伴い発生する短
チャンネル効果の問題や、低電圧化した場合に顕著にな
る、ドレイン電圧としきい値電圧の近接による動作マー
ジンの低下など、多くの問題点が生じてきている。
【０００４】また、高速化の指標となる移動度に目を向
けると、上記のさまざまな改良が、皮肉なことに実デバ
イスにおけるSiの移動度を100以下と、バルクの値をは
るかに下回らせる結果に陥れている。
【０００５】このように従来のSi-MOSFETではもはや性
能向上がきわめて困難になってきている。
【０００６】
【発明が解決しようとする課題】これ以上の性能向上に
は、半導体材料そのものの改良で高速化を図る必要性が
ある。本質的に高速である所謂化合物半導体を用いるこ
とは、ひとつの解答ではあるものの、Si集積回路の製造
技術との融合性の点ではなはだ困難であり、かつ製造コ
ストが膨大になるため、現実的な解決策ではない。
【０００７】本発明の目的は、Siおよびこれと同族元素
であるGe,Cなどの組合せを用いて、低消費電力で高速な
電界効果トランジスタを有する半導体装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的は、電界効果ト
ランジスタのチャネルが形成されるチャネル形成層に歪
印加半導体層により歪を印加せしめ、チャネル中のキャ
リアの移動度を無歪のチャネル形成層の材料より大きく
することにより達成できる。例えば、チャネル形成層の
材料がSiの場合は、歪印加によりSiチャネル形成層の面
内の格子定数を無歪のSiより大きくする。
【０００９】SiあるいはGeに歪を印加すると、歪を受け
ないSiあるいはGeに比べてキャリアの移動度が増大しう
ることが示唆されている（M.V.Fischetti and S.E.Lau
x:J.Appl.Phys.80(1996)2234）。これは、サファイア上
にSiを堆積すると、Siが面内歪を受けることにより移動
度が増加する現象と起源を同じくし、古くから知られて
いることである。本発明はこの現象を応用して電界効果
トランジスタおよびそれを用いた集積回路等の半導体装
置を作製するものである。
【００１０】また上記目的は、チャネル形成層とこのチ
ャネル形成層の両面に隣接する層との界面の価電子帯の
頂点のエネルギーを、ゲート絶縁膜側の方を他方より大
きくしたp型電界効果トランジスタを有する半導体装置
によっても達成できる。
【００１１】また上記目的は、チャネル形成層とこのチ
ャネル形成層の両面に隣接する層との界面の伝導帯の頂
点のエネルギーを、ゲート絶縁膜側の方を他方より小さ
くしたｎ型電界効果トランジスタを有する半導体装置に
よっても達成できる。
【００１２】また上記目的は、電界効果トランジスタの
チャネル中のキャリアに対するエネルギー障壁が、チャ
ネルに対しゲート絶縁膜とは反対側に存在する構造と
し、かつチャネルが形成されるチャネル形成層の格子を
歪ませて、チャネル中のキャリアの移動度を無歪のチャ
ネル形成層の材料より大きくすることによっても達成で
きる。
【００１３】
【発明の実施の形態】はじめに歪を受けたSiをチャネル
とする電界効果トランジスタのバンド構造と動作原理に
ついて説明する。Siに歪を与える歪印加層にはSi1-xGex
（０＜ｘ＜１）を用いることが適当である。図1にSiO2
ゲート絶縁膜３／歪Si層１／Si1-xGex歪印加層２という
積層構造のバンド図を示す。歪Si層１のバンドギャップ
６はSi1-xGex歪印加層２のバンドギャップ７よりも広
く、しかも価電子帯５、伝導帯４ともにエネルギーが下
がるタイプのバンド不連続を示す。
【００１４】さて、ｎ型の電界効果トランジスタの場
合、ゲートに正の電圧を印加してやると、図２のように
ゲート絶縁膜３と歪Si層１の界面付近でバンドが曲が
り、この部分に出来た歪Si層１中の伝導帯の三角井戸１
０に電子が蓄積され、トランジスタ動作を行うことが出
来る。これは通常のMOS型電界効果トランジスタと全く
同じである。
【００１５】また、P型の電界効果トランジスタの場
合、ゲートに負の電圧を印加してやると、図３のように
ゲート絶縁膜３と歪Si層１の界面付近でバンドが曲が
る。ところが、この部分に出来た歪Si層１中の価電子帯
の三角井戸１１よりも、歪Si層１とSi1-xGex歪印加層２
の界面に出来たSi1-xGex歪印加層２中の価電子帯の三角
井戸１２に多くの正孔が蓄積されてしまう。しかし、歪
Si層１に比べてSi1-xGex歪印加層２内の正孔の移動度は
著しく小さいため、通常のMOS型電界効果トランジスタ
と比較して速度の向上が図れないという問題がある。ま
た、相補型電界効果トランジスタを構成した場合に、pn
両チャネル間のバランスが取り難くなるという問題があ
る。
【００１６】このような問題を解決するためには、三角
井戸１２中の正孔の蓄積を減らせば良く、その方法とし
て以下に示すものがある。１番目の方法は、ソース・ド
レインの接合深さを歪Si層１の厚さよりも十分に浅くす
ることにより、Si1-xGex歪印加層２への正孔の流出を防
止する。具体的には、歪Si層１の厚みがたとえば70nmの
ときに接合深さを40nm程度にすれば良い。これは、チャ
ネル長0.1ミクロン以下の短チャネルデバイスで用いら
れる値と大差ない値であるので、充分実現可能な値であ
る。
【００１７】２番目の方法は、Si1-xGex歪印加層２の歪
Si層１との界面付近に好ましくは深さ0.1〜30nmの範囲
で、急峻にn型ドーピングを行なう方法である。この方
法により、図４に示すように、 Si1-xGex歪印加層２中
の価電子帯の三角井戸１２の頂点４３のエネルギーレベ
ルが低下する。例えば、歪Si層１中の価電子帯の三角井
戸１１の頂点４２のエネルギーレベルよりも低くなる。
その結果、三角井戸１２中の正孔の蓄積が減る。この方
法は、歪Si層１または歪Si層１とSi1-xGex歪印加層２の
両方にn型ドーピングすることによっても実現できる。
これらの場合も、ドーピング深さは0.1〜30nmの範囲が
好ましい。
【００１８】３番目の方法は、 Si1-xGex歪印加層２側
に正の電圧が印加されるように基板バイアス電圧を制御
する方法である。この方法により、図５に示すように、
Si1-xGex歪印加層２側が下がった右下がりのバンド構造
となり、歪Si層１中の価電子帯の三角井戸１１の頂点４
２のエネルギーレベルよりも、Si1-xGex歪印加層２中の
価電子帯の三角井戸１２の頂点４３のエネルギーレベル
の方が低くなる。その結果、三角井戸１２中の正孔の蓄
積が減る。
【００１９】以上述べたように、歪Siチャネルから歪印
加層への正孔の流出を防止することが、p型電界効果ト
ランジスタあるいは相補型電界効果トランジスタの実現
に不可欠な要因である。さらに、デバイスの高速化と低
電圧化を図るために、次に示すような構成をとることも
有効である。すなわち、 p型電界効果トランジスタの場
合はドレイン領域、n型電界効果トランジスタの場合は
ソース領域の材料をSi1-xGex歪印加層と同一の母材望ま
しくは同一組成比とする。このようにすると、歪SiとSi
Geとのバンド不連続によりソース・ドレイン間の電界の
分布が変化し、より効果的にキャリアを加速することが
可能となる。これにより、更なる高速化が図れると共
に、ピンチオフ電圧の低下によってより低電圧での動作
が可能となる。
【００２０】これまで、電子・正孔ともに歪Siをチャネ
ルとするトランジスタについて述べてきたが、正孔につ
いては歪Si1-yGey（0＜ｙ≦1）をチャネルとして用いる
と、さらに高移動度化、すなわち高速化が実現する。歪
印加層にSi1-xGexを用いた場合、その上に積層するSiに
は面内引張り歪が、 Si1-yGeyには面内圧縮歪が印加さ
れる。
【００２１】Si1-xGex歪印加層２の上に歪Si1-yGey層２
５、歪Si層１、ゲート絶縁膜３の順に積層した場合、図
６に示すようなバンド図になり、歪Si層１とゲート絶縁
膜３の界面付近の歪Si層１中の伝導帯の三角井戸１０に
電子が、歪Si層１と歪Si1-yGey層２５の界面付近の歪Si
1-yGey層２５中の価電子帯の三角井戸２０に正孔が蓄積
される。歪Si層１を正孔のチャネルに用いる場合と異な
り、正孔の歪印加層２への流出は起こりにくくなる。歪
Si層１と歪Si1-yGey層２５の積層順序はどちらを上にし
てもデバイスとして動作させることは可能である。但
し、歪Si1-yGey層２５内の正孔の移動度の方が歪Si層１
内の電子の移動度よりも高くなるため、相補型電界効果
トランジスタを構成したときの相互コンダクタンスの平
衡を考慮すると、歪Si1-yGey層２５がゲート電極より遠
い、つまり歪Si層１の下にある構成のほうが望ましい。
【００２２】また、歪Si層１あるいは歪Si1-yGey層２５
とゲート絶縁膜３の間にもう一層SiGe層をはさんでも良
い。この場合、電子あるいは正孔はこのSiGe層との界面
付近の歪Si層１あるいは歪Si1-yGey層２５に蓄積される
ので、ゲート絶縁膜３の界面準位や散乱の影響を受けな
いですむ。
【００２３】また、歪Si層と歪Si1-yGey層は積層せず
に、選択成長法などを用いて、pチャネルの領域では歪S
i1-yGey層を、nチャネルの領域では歪Si層を成長するよ
うにしてもよい。
【００２４】歪印加層には、Si1-xGexを用いることが望
ましい。SiとGeではGeの格子定数がおよそ４％ほど大き
い。Si1-xGexはGe組成比ｘに応じて格子定数が内挿値を
とる。したがって、適当なｘを選べば、その上に積層す
るSiあるいはGeに所望の歪を印加することが出来る。例
えば、ｘを0.5とすればSi、Geそれぞれ２％の面内引張
歪と面内圧縮歪を印加できる。ｘの選び方によって、Si
とSi1-yGeyの歪の大きさを適当に制御することができ
る。すなわち、歪Si層の面内の格子定数を無歪のSiに対
して４%未満の範囲で大きくでき、歪Si1-yGey 層の面内
の格子定数を無歪のGe に対して４%未満の範囲で小さく
できる。これによって電子と正孔の移動度のバランスを
制御できるので、相補型電界効果トランジスタの相互コ
ンダクタンスのバランスをとることが出来る。従来の相
補型電界効果トランジスタでは素子の寸法を変えること
のみにより調整していたが、本法ではさらに設計の自由
度が増し、高集積化にも有利になる。
【００２５】歪の制御はSi1-xGexのGe組成比ｘを変化す
る以外にも、Cを加えて(Si1-xGex)1-yCyの組成比ｙを変
化させても良い。Cを加える方法としては、歪印加層の
成長時にCを添加させても良いし、歪印加層を成長した
後にイオン注入などの方法によって加えてもよい。
【００２６】歪印加層は一定組成のSi1-xGexを成長する
方法、Si基板から成長方向に向かって徐々に組成比ｘを
増加させていく方法、いわゆるグレーデッドバッファ層
としても良い。また、Si基板上に低温で欠陥密度の高い
Si層を成長したり、水素、SiあるいはGeなどのイオン打
込みなどの方法で欠陥層を形成し、しかる後にSi1-xGex
を成長すると、Si基板上に直接Si1-xGexを成長した時に
比べて貫通転移密度を減らすことができ、さらに表面の
平坦性を良好になるため、好ましい。
【００２７】また、基板および歪印加層の部分をいわゆ
るSOI（Silicon on insulator）構造にすると、浮遊容
量の低減により一層の高速化が図れるようになる。SOI
には貼り合せ式SOI基板やSIMOX（Separation by Implan
ted Oxigen）基板などが市販されており、この基板上に
Si1-xGex歪印加層を成長することによりSOIの特長を生
かした歪Si（ Si1-yGey（0＜ｙ≦1））電界効果トラン
ジスタを製造できる。
【００２８】また、Si基板上にまずSi1-xGex歪印加層を
成長し、しかる後に酸素イオンを打ち込み、熱処理を行
うことにより、Si1-xGex歪印加層ないしはその直下のSi
中にSiO2絶縁層を埋め込み、しかる後に歪Si層を成長す
る方法、あるいは、Si基板上にまずSi1-xGex歪印加層お
よび歪Si層を成長し、しかる後に酸素イオンを打ち込み
熱処理を行うことにより、歪Si層内部にSiO2絶縁層を埋
め込む方法を用いることも可能である。これらの方法を
用いると、SOI活性層の厚みを薄く出来て素子分離に優
れ、pMOS、nMOS用のウェル層が不要になる。また、後者
の場合、歪Si層の直下にSiO2絶縁層があるため、前記し
たようなpMOSにおける正孔の歪印加層への流出の問題が
生じない。
【００２９】あるいはまた、Si基板上にSi1-xGex歪印加
層を成長し、さらにSi層を成長した後、このSi層の一部
ないしは全部を熱酸化した基板を用意する。あるいはSi
層の熱酸化の代わりにSi1-xGex歪印加層の上にSiO2層を
気相成長法などで成長しても良い。そして、これと別に
用意した支持基板とSiO2を向かい合わせて貼り合せ、さ
らにSi1-xGex歪印加層を成長した側のSi基板を研磨す
る、あるいは水素イオンの打ち込みや途中に多孔質Si層
を挿入しておくなどの手法により切断を行って、Si1-xG
ex歪印加層を露出させると、Si1-xGex歪印加層付きの貼
り合せSOI基板が製造できる。この方法によれば、Si1-x
Gex歪印加層のうちSi基板に近い、欠陥密度の高い部分
を除去することが出来るため欠陥密度の低減が図れ、さ
らに研磨やエッチングなどを行えば表面平坦性の確保も
容易になる。また、この方法により、SOI活性層の厚み
を薄く出来て素子分離に優れ、pMOS、nMOS用のウェル層
が不要になる。
【００３０】上記貼り合せSOI基板の切断に際しては、S
i1-xGex歪印加層を残しておく必要は必ずしもない。す
なわち、Si基板上にSi1-xGex歪印加層を成長し、さらに
歪Si層を成長し、その一部を熱酸化した基板を別に用意
した支持基板とSiO2を向かい合わせて貼り合せ、歪Si層
の部分を残して切断あるいは研磨を行い、SiO2層の上に
歪Si層が載った基板を製造することが出来る。この基板
は、見かけは従来の貼り合せSOI基板とまったく変わら
ず、ただSOI層に歪がかかっているだけである。したが
って、従来のSOI基板とまったく同様に扱うことが出来
て、素子分離に優れ、pMOS、nMOS用のウェル層が不要に
なり、かつ、歪の効果によりSOI活性層の有効質量が軽
く、電子・正孔移動度が高いという歪Siの特徴を備える
ことになる。また、歪Si層の直下にSiO2絶縁層があるた
め、前記したようなpMOSにおける正孔の歪印加層への流
出の問題が生じない。
【００３１】歪Si層の厚みには一定の制限がある。なぜ
なら、歪の大きさによって無転移で成長できる歪Si層の
膜厚の上限が存在するからである。これを臨界膜厚と呼
んでおり、Si1-xGex歪印加層に歪Si層を成長させた場合
でいえば、例えばx=0.2のとき歪の大きさは約0.8%で臨
界膜厚は100nm前後、x=0.5のとき歪の大きさは約2%で臨
界膜厚は10nm前後になる。ただし、この臨界膜厚の大き
さは歪Si層の成長条件に依存しており一義的に決定でき
るものではない。また、SOI基板と歪Si層を組み合わせ
た場合のように間に酸化膜層が挿入されている構造の場
合も上記の制限とは異なってくる。しかしながら、実用
上有意な歪の大きさを実現させる組成であるｘが0.2か
ら0.8程度の範囲、歪にして0.8から3.2%程度の範囲で、
歪Si層の膜厚が1nmから200nmの範囲にあることが望まし
い。1nm未満では電界効果トランジスタでチャネルを形
成する活性層の厚みとして不充分であるし、200nmより
厚いと転移の発生が始まり、電気特性への悪影響が出始
めるからである。
【００３２】用いる基板結晶の面方位の選択と、チャネ
ルでのキャリア走行方向の関係の選択は、より高速な動
作をさせる場合に必要な要件である。
【００３３】基板面方位として{100}面を用いること
は、従来の多くのSi半導体素子がこの面方位を用いてい
ることから、従来素子との結合、同一プロセスの利用と
いった点で有利であるとともに、歪を印加させたときの
移動度も大きく増大し、望ましい結晶方位である。この
場合チャネルの面内方向は<110>あるいは<001>方向とす
ることが、エピ成長やエッチングなどのプロセスの制御
性を高める上で有利である。
【００３４】基板面方位として{110}面を用いることも
可能である。この場合、チャネルの方向としては<110>
あるいは<001>方向とすることが歪を印加することによ
る移動度の増大の点で有利である。また、電子のチャネ
ルとしては<110>方向を用いるとさらに望ましい。ただ
し、nMOSFETとpMOSFETのバランスを考慮した場合に、必
ずしもこの配置である必要はない。
【００３５】以上に記述したように、チャネルを形成す
る活性層に歪を加えた電界効果トランジスタないしは相
補型電界効果トランジスタおよびこれを用いた半導体装
置は、従来に比べて、チャネルを流れるキャリアの有効
質量が軽く、従って移動度が高く、高速化が図れ、さら
に素子の高集積化、高性能化が図れるために、その工業
的価値は極めて高い。
【００３６】以下、実施例により本発明を詳細に説明す
る。
【００３７】実施例１ 図７は、本実施例に係るCMOSFETの断面図である。Si基
板１３を洗浄した後、ただちに化学気相成長装置に導入
し、Si0.7Ge0.3歪印加層２を成長する。Si基板１３の面
方位は{100}とする。膜厚は500nmとする。原料にはSi2H
6およびGeH4を用い、成長温度700℃で成長する。ここ
で、導電型決定のためのドーピングは行わない。Si1-xG
ex歪印加層２のGe組成比xはいかようにも制御可能であ
るが、歪Si層１へ印加する歪の適正化のためには、 x
で0.2-0.4にすると良い結果が得られる。
【００３８】次に、Si1-xGex歪印加層２上に化学気相成
長法により歪Si層１を形成する。ここで、導電型決定の
ためのドーピングは行わない。膜厚は60nmとした。この
層はSi1-xGex歪印加層２の格子定数がSiより大きいこと
から面内引っ張り歪を受けている。これにより、この中
のキャリア（電子および正孔）移動度は、無歪Si中より
も大きくなる。なお、Si層およびSiGe層の成長は化学気
相成長法に限らない。
【００３９】次に、トレンチ分離法により素子分離絶縁
領域１９を形成し、歪Si層１の下部およびSi1-xGex歪印
加層２にわたってウェル形成用イオン打込みを行う。 P
MOS領域の下部にはP等のＶ族元素を注入してn型とし、
NMOS領域の下部にはＢ等のIII族元素を注入してp型とす
る。さらに、歪Si層１の上部に、PMOS領域にはIII族元
素、 NMOS領域にはＶ族元素を注入してしきい値を調整
する。
【００４０】次に、歪Si層１の表面を熱酸化し、SiO2ゲ
ート絶縁膜３を形成する。さらに、その上にポリシリコ
ンゲート電極１６を形成した後、ゲート領域以外をエッ
チングにより除去する。さらに、セルフアラインにより
ソースドレイン領域をイオン注入法により形成する。こ
のとき、 Ｂ等のIII族元素を注入すればp型ソースドレ
イン領域１７が形成でき、P等のＶ族元素を注入すればn
型ソースドレイン領域１８が形成できるのでPMOS、NMOS
ともに同一ウェハ上に作製できる。このとき、Si1-xGex
歪印加層２への漏れ電流を減らすために、イオン注入深
さは歪Si層１の厚みの半分以下の30nmとした。最後に、
層間絶縁膜（図示せず）を形成し、コンタクトホールを
あけ、Al等の金属膜を蒸着し、パターニングし、金属配
線を形成して、電界効果トランジスタが完成する。この
トランジスタは、同一寸法でSi基板上に直接作製した無
歪Siの電界効果トランジスタに比べて、相互コンダクタ
ンスがおよそ３倍、遮断周波数も2.4倍になった。
【００４１】実施例２ 図８は、本実施例に係るCMOSFETの断面図である。本実
施例は、実施例１におけるソースドレイン領域１７、１
８の深さ30nmを通常の場合の50 nmと深くする代わり
に、Si1-xGex歪印加層２の形成において、その上部30nm
の範囲で、Ｐドーピングガスを混合して、1018毎立法セ
ンチメートルの高濃度で、急峻にn型ドーピングを行っ
たものである。その際、pMOS領域のみにドーピングを行
うために、nMOS領域を酸化膜で被覆しておきドーピング
後にこれを除去する。
【００４２】ただし、急峻ドーピングを行ったpMOS領域
にはウェル形成用イオン打込みは行わない。
【００４３】本実施例においても、相互コンダクタンス
および遮断周波数について実施例１と同等の効果が得ら
れた。
【００４４】実施例３ 図９は、本実施例に係るCMOSFETの断面図である。本実
施例は、実施例２における急峻ドーピングの代わりに、
pMOSのウェル領域に正のバイアスを印加したものであ
る。
【００４５】具体的には、素子領域外で、pMOSのSi1-xG
ex歪印加層２までコンタクトホールを開け、そこにオー
ミック電極を形成し、バイアス印加電極２２とする。
【００４６】バイアス印加電極２２に+1Vの電圧を印加
することにより、バイアス印加なしの場合と比較して、
パンチスルー電流を5％以下に低減させることが出来
た。
【００４７】なお、実施例１乃至３の方法は、同時に適
用できる方法であり、２種あるいは３種を組み合わせる
ことができる。
【００４８】実施例４ 図１０は、本実施例に係るCMOSFETの断面図である。本
実施例は、実施例１における歪Si層１のｐ型MOSFETのド
レイン領域１５、ｎ型MOSFETのソース領域１４を選択的
にエッチングし、その部分をSi1-xGex層２３を選択成長
して埋め戻すものである。なお、この部分の表面層5nm
はSiとし、以後のプロセスによるSi1-xGex層２３の損傷
を防止する。
【００４９】本実施例のトランジスタは、従来型MOSFET
でよく用いられる動作電圧3Vに比べ、これを低減でき
る。
【００５０】実施例５ 図１１は、本実施例に係るCMOSFETの断面図である。本
実施例の特徴は、歪Gey層をPMOSのチャネルとして用い
たことにある。
【００５１】Si基板１３にあらかじめ水素イオン打込み
により表面から100nmの領域にわたって高欠陥密度層を
形成する。この基板を洗浄した後、ただちに化学気相成
長装置に導入し、xを0.3から成長方向に向って0.5まで
変化させたSi1-xGexからなる歪印加層の下層２を成長す
る。膜厚は300nmとする。原料にはSi2H6およびGeH4を用
い、成長温度700℃で成長する。
【００５２】さらにSi0.5Ge0.5からなる歪印加層の上層
２４を膜厚30nm、歪Ge層２５を膜厚10nm、歪Si層１を膜
厚13nmで順に同様に積層形成する。なお、Si、Geおよび
SiGe層の成長は化学気相成長法に限らず、上記組成の結
晶成長が可能な方法であれば良い。歪Ge層２５は面内圧
縮応力を受け、歪Si層１は面内引っ張り応力を受ける。
これにより、歪Ge層２５の正孔、歪Si層１の電子ともに
通常のSiに比べて有効質量が低減され、移動度が上昇す
る。
【００５３】次に、実施例１と同様の方法で、素子分離
絶縁領域１９形成、歪印加層の上層であるSi0.5Ge0.5層
２４および下層であるSi1-xGex層２にわたってのウェル
形成用イオン打込み、ならびに歪Si層１の上部および歪
Ge層２５の上部にしきい値調整用低濃度イオン打込みを
行う。続いて、SiO2ゲート酸化膜３の形成、ゲート電極
１６の形成、ソースドレイン領域１７、１８の形成を行
う。ソースドレイン領域１７、１８のイオン注入深さは
nMOSに対しては歪Si層１の厚みと同程度の10nmとし、pM
OSに対しては歪Ge層２５に達する20nmとした。最後に、
層間絶縁膜の形成、コンタクトホールあけ、金属配線の
形成を行いCMOSFETが完成する。
【００５４】本実施例ではx=0.5のSi0.5Ge0.5層２４を
歪印加層の上層として成長しているので、歪Si層１およ
び歪Ge層２５へ与える歪印加量が大きい。
【００５５】本実施例では、チャネルに歪Gey層を用い
たが、Siを混ぜた歪Si1-yGey層（0＜ｙ＜1）を用いるこ
ともできる。この場合、組成比ｙはSi1-xGex歪印加層の
組成比ｘより大きくする。
【００５６】実施例６ 図１２は、本実施例に係るCMOSFETの断面図である。本
実施例、実施例５における歪Si層１上にSi0.5Ge0.5障壁
層３０を2nm形成したものである。
【００５７】このように、 Si0.5Ge0.5障壁層３０を歪S
i層１とゲート絶縁膜３の間に設けているので、電子は
歪Si層１とゲート絶縁膜３界面の散乱を受けず、 Si0.5
Ge0.5障壁層３０と歪Si層１の界面付近の歪Si層１中に
蓄積される。
【００５８】また、本実施例では歪Ge層２５の上部に歪
Si層１を積層したが、この順序は逆にしても構わない。
ソースドレイン領域１７１８のイオン注入深さはnMOSに
対しては歪Si層１の厚さと同程度の12nmとし、pMOSに対
しては歪Ge層２５に達する22nmとする。
【００５９】実施例７ 図１３は、本実施例に係るCMOSFETの断面図である。本
実施例は、実施例５における歪Si層１と歪Ge層２５を積
層せず並列配置したものである。
【００６０】具体的には、Si0.5Ge0.5歪印加層２４上に
pMOS領域には歪Ge層２５を10nm、nMOS領域には歪Si層１
を12nm選択成長させる。歪Ge層２５は面内圧縮応力を受
け、歪Si層１は面内引っ張り応力を受けている。これに
より、歪Ge層２５の正孔、歪Si層１の電子ともに通常の
Siに比べて有効質量が低減され、移動度が上昇する。
【００６１】実施例８ 図１４は、本実施例に係るSOI基板の断面図である。表
面に100nm厚みの高欠陥密度エピ層を形成したSi基板１
３を洗浄した後、ただちに化学気相成長装置に導入し、
Si1-xGex歪印加層２を成長する。膜厚は150nmとする。
原料にはSi2H6およびGeH4を用い、成長温度700℃で成長
する。Si1-xGex歪印加層２のGe組成比xはいかようにも
制御可能であるが、後で形成する歪Si層１へ印加する歪
みの適正化のためには、xを0.2-0.4とすると良い結果が
得られる。本実施例では0.3とする。なお、SiおよびSiG
e層の成長は化学気相成長法に限らず、上記組成の結晶
成長が可能な方法であれば良い。
【００６２】次に酸素イオンを加速電圧180KeV、ドーズ
量4×1017/cm2の条件でSi1-xGex歪印加層２の上から注
入し、1350℃で8時間アニールを行う。これにより、Si
1-xGex歪印加層２の直下にSiO2絶縁層２６が形成され
る。SiO2絶縁層２６の厚みは凡そ100nmであり、絶縁耐
圧50V以上が確保される。アニール処理により、Si1-xGe
x歪印加層２は欠陥密度が極めて低く、平坦でかつ歪み
緩和が十分になされる。さらに、この上部に厚さ60nmの
歪Si層１を化学気相成長法で形成する。
【００６３】以後、発明の実施例１等と同様のプロセス
を用いて、CMOSFETを製造することができる。なお、本
基板を用いることによりウェル層のイオン注入が不要に
なる。
【００６４】また、浮遊容量が大幅に低減されるため、
実装レベルでの動作速度を通常のSi基板使用時に比べ40
％ほど高めることが出来た。
【００６５】実施例９ 図１５はSOI基板の他の実施例の断面図である。実施例
８と同様の方法でSi1-xGex歪印加層２まで形成した後、
Si1-xGex歪印加層２の上に厚さ120nmの歪Si層１を化学
気相成長法で形成する。次に、酸素イオンを加速電圧50
KeV、ドーズ量2×1017/cm2の条件で歪Si層１の上から注
入し、1300℃で8時間アニールを行う。これにより、歪S
i層１の内部にSiO2絶縁層２６が形成される。SiO2絶縁
層２６の厚みは凡そ３0nmとなる。
【００６６】本実施例では、ウェル層のイオン注入が不
要になる他、pMOSでの正孔のSiGe歪印加層への流出が起
こり難いため、ドーピングやバイアス印加等による正孔
の流出防止策を特に用いる必要はない。
【００６７】実施例１０ 図１６は、本実施例に係るSOI基板の製造工程断面図で
ある。まず、図１６（a）に示すように、表面に100nm厚
みの高欠陥密度エピ層を形成したSi基板１３を洗浄した
後、ただちに化学気相成長装置に導入し、Si1-xGex歪印
加層２を成長する。膜厚は300nmとする。原料にはSi2H6
およびGeH4を用い、成長温度700℃で成長する。Si1-xGe
x歪印加層２のGe組成比xはいかようにも制御可能である
が、歪Si層１へ印加する歪みの適正化のためには、xを
0.2-0.4とすると良い結果が得られる。本実施例では0.3
とする。なお、SiおよびSiGe層の成長は化学気相成長法
に限らず、上記組成の結晶成長が可能な方法であれば良
い。またＳｉ基板１３の代わりにGe基板あるいはSiGe混
晶基板を用いても良い。Geの混晶比xが大きい場合、Ge
基板やGe混晶比の大きいSiGe基板を用いるほうが、Si
1-xGex歪印加層２の成長が容易、あるいは不要になる。
【００６８】次に歪Si層１を成長し、表面を熱酸化し、
次いで切断位置２８の深さに水素イオンを注入し、この
位置に損傷層を形成する。こうして図１６（a）に示す
状態になる。切断位置２８はSi1-xGex歪印加層２の内部
としても良いし、歪Si層１の内部としても良い。
【００６９】さらに表面の酸化膜と別に用意した支持基
板２９を接合位置２７で接合し、図１６（b）のような
状態になる。次いで500℃でアニールすると切断位置２
８で切断され、切断位置２８がSi1-xGex歪印加層２の内
部の場合は図１６（c）のような状態になり、歪Si層１
の内部の場合は図１６（ d ）のような状態になる。図
１６（c）に示す場合は、さらに表面に60nmの歪Si層１
をエピタキシャル成長させる。
【００７０】以後、発明の実施例１等と同様のプロセス
を用いて、CMOSFETを製造することができる。なお、本
基板を用いることによりウェル層のイオン注入が不要に
なる。さらに、図１６（ d ）の構造の場合にはpMOSで
の正孔のSiGe歪印加層への流出が起こらないため、ドー
ピングやバイアス印加等による正孔の流出防止策が不要
になる。
【００７１】また、浮遊容量が大幅に低減されるため、
実装レベルでの動作速度を通常のSi基板使用時に比べ40
％ほど高めることが出来た。
【００７２】実施例１１ 実施例１で示した方法で、{100}面のSi基板１３を用い
て相補型電界効果トランジスタをSi1-xGex歪印加層２の
Ge組成比xを種々に変えて作製し、素子の相互コンダク
タンスから歪Siチャネル中の<001>方向の電子および正
孔の移動度を見積ると、表１に示すように混晶比が0.2
程度でも移動度の増加がかなり大きい。単位は、歪が％
（正の値が引張歪）、移動度がcm2/Vsである。
【００７３】 表１ Ge組成比x 歪 電子移動度 正孔移動度 0 0 1300 400 0.1 0.4 2600 850 0.2 0.8 3300 2000 0.3 1.2 3550 3100 0.4 1.6 3500 4500 0.5 2.0 3450 5200 0.6 2.4 3400 6100 実施例７で示した方法で、{100}面のSi基板１３を用い
てpMOSFETをSi1-xGex歪印加層２のGe組成比xを種々に変
えて作製し、素子の相互コンダクタンスから歪Geチャネ
ル中の<001>方向の正孔の移動度を見積ると、表２に示
すように面内圧縮歪を受けるに従い移動度が飛躍的に大
きくなる。単位は、歪が％（正の値が引張歪）、移動度
がcm2/Vsである。
【００７４】表２ Ge組成比x 歪 正孔移動度 1.0 0 1900 0.9 -0.4 2800 0.8 -0.8 4100 0.7 -1.2 7000 0.6 -1.6 9000 0.5 -2.0 12000 0.4 -2.4 13500 実施例１で示した方法で、{110}面のSi基板１３を用い
て相補型電界効果トランジスタを作製し、素子の相互コ
ンダクタンスから歪Siチャネル中の<001>方向、<110>方
向の電子および正孔の移動度を見積ると、表３に示すよ
うに電子移動度は<110>方向の方が大きくなる。単位
は、歪が％（正の値が引張歪）、移動度がcm2/Vsであ
る。
【００７５】 表３ Ge組成比x 歪 方位 電子移動度 正孔移動度 0.2 0.8 <001> 900 1800 0.2 0.8 <110> 3100 1800 0.3 1.2 <001> 900 2700 0.3 1.2 <110> 3300 2700
【００７６】
【発明の効果】本発明によれば高速かつ低消費電力の相
補型電界効果トランジスタおよびこれを内蔵する半導体
装置を実現できる。
【図面の簡単な説明】
【図１】本発明の具体例であるSiO2ゲート絶縁膜／歪Si
層／Si1-xGex歪印加層という積層構造のバンド図であ
る。
【図２】図１に示す構造のゲートに正のバイアスを印加
した状態のバンド図である。
【図３】図１に示す構造のゲートに負のバイアスを印加
した状態のバンド図である。
【図４】図１に示す構造のSi1-xGex歪印加層の最上部に
急峻n型ドーピングを施した状態のバンド図である。
【図５】図１に示す構造に基板バイアス電圧を印加した
状態のバンド図である。
【図６】本発明の具体例であるSiO2ゲート絶縁膜／歪Si
層／歪Si1-yGey層／Si1-xGex歪印加層という積層構造の
バンド図である。
【図７】本発明の実施例１の相補型電界効果トランジス
タの断面構造図である。
【図８】本発明の実施例２の相補型電界効果トランジス
タの断面構造図である。
【図９】本発明の実施例３の相補型電界効果トランジス
タの断面構造図である。
【図１０】本発明の実施例４の相補型電界効果トランジ
スタの断面構造図である。
【図１１】本発明の実施例５の相補型電界効果トランジ
スタの断面構造図である。
【図１２】本発明の実施例６の相補型電界効果トランジ
スタの断面構造図である。
【図１３】本発明の実施例７の相補型電界効果トランジ
スタの断面構造図である。
【図１４】本発明の実施例８のSOI基板の断面図であ
る。
【図１５】本発明の実施例９のSOI基板の断面図であ
る。
【図１６】本発明の実施例１０のSOI基板の製造工程断
面図である。
【符号の説明】
1…歪Si層、２…Si1-xGex歪印加層、3…SiO2ゲート絶縁
層、４…伝導帯、５…価電子帯、６…歪Siのバンドギャ
ップ、７…Si1-xGexのバンドギャップ、８…伝導帯不連
続、９…価電子帯…不連続、１０…ゲート絶縁膜／歪Si
層界面付近の歪Si層中の伝導帯の三角井戸、１１…ゲー
ト絶縁膜／歪Si層界面付近の歪Si層中の価電子帯の三角
井戸、１２…歪Si層／ Si1-xGex歪印加層界面付近のSi
1-xGex歪印加層２中の価電子帯の三角井戸、１３…Si基
板、１４…ソース電極、１５…ドレイン電極、１６…ゲ
ート、１７…p型ソースドレイン領域、１８…n型ソース
ドレイン領域、１９…素子分離絶縁領域、２０…歪Si層
／歪Si1-yGey層界面付近の歪Si1-yGey層中の価電子帯の
三角井戸、２１…急峻n型ドーピング層、２２…バイア
ス印加電極、２３…Si1-xGexドレイン層、２４…Si0.5G
e0.5層、２５…歪Si1-yGey層（0＜ｙ≦1）、２６…SiO2
絶縁層、２７…接合位置、２８…切断位置、２９…支持
基板、３０…Si0.5Ge0.5障壁層、４０、４１…伝導帯の
三角井戸の頂点、４２、４３…価電子帯の三角井戸の頂
点。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸也 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA00 DA01 DA02 DA05 DB03 DC01 DC10 EB12 EC07 EE06 EF09 EH02 EH05 EJ03 EK05 FC06 5F048 AA08 AC03 BA03 BA09 BA10 BA12 BA14 BB06 BB07 BC15 BC18 BD09 BE03 BF02 BG14

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】電界効果トランジスタのチャネルが形成さ
    れるチャネル形成層と、該チャネル形成層の格子に歪を
    印加せしめる歪印加半導体層を有し、前記チャネル中の
    キャリアの移動度は無歪の前記チャネル形成層の材料よ
    り大きいことを特徴とする半導体装置。
  2. 【請求項２】前記チャネル形成層はSiからなり、該Siチ
    ャネル形成層の面内の格子定数は無歪のSiより大きいこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記電界効果トランジスタのソースドレイ
    ン領域は前記チャネル形成層に形成されていることを特
    徴とする請求項１又は２に記載の半導体装置。
  4. 【請求項４】前記電界効果トランジスタのソースドレイ
    ン領域の一方は前記Si半導体層と接したSiGe層に形成さ
    れていることを特徴とする請求項２記載の半導体装置。
  5. 【請求項５】前記電界効果トランジスタのソースドレイ
    ン領域の接合深さは、前記Siチャネル形成層の厚みより
    も小さいことを特徴とする請求項３又は４に記載の半導
    体装置。
  6. 【請求項６】前記電界効果トランジスタはp型であり、
    前記歪印加半導体層と前記チャネル形成層との界面付近
    の前記歪印加半導体層および前記チャネル形成層の少な
    くも一方には前記歪印加半導体層および前記チャネル形
    成層に対してｎ型を呈する不純物が導入されていること
    を特徴とする請求項１乃至５のいずれか一項に記載の半
    導体装置。
  7. 【請求項７】前記不純物の導入は前記歪印加半導体層お
    よび前記チャネル形成層の厚さ方向に0.1nmから30nmの
    範囲でなされていることを特徴とする請求項６記載の半
    導体装置。
  8. 【請求項８】前記電界効果トランジスタはp型であり、
    前記歪印加半導体層はバイアス印加電極を有しているこ
    とを特徴とする請求項１乃至７のいずれか一項に記載の
    半導体装置。
  9. 【請求項９】チャネル形成層と該チャネル形成層の両面
    に隣接する層との界面の価電子帯の頂点のエネルギーは
    ゲート絶縁膜側の方が大きいp型電界効果トランジスタ
    を有していることを特徴とする半導体装置。
  10. 【請求項１０】チャネル形成層と該チャネル形成層の両
    面に隣接する層との界面の伝導帯の頂点のエネルギーは
    ゲート絶縁膜側の方が小さいｎ型電界効果トランジスタ
    を有していることを特徴とする半導体装置。
  11. 【請求項１１】電界効果トランジスタのチャネル中のキ
    ャリアに対するエネルギー障壁が、該チャネルに対しゲ
    ート絶縁膜とは反対側に存在しており、前記チャネルが
    形成されるチャネル形成層の格子は歪んでおり、前記チ
    ャネル中のキャリアの移動度は無歪の前記チャネル形成
    層の材料より大きいことを特徴とする半導体装置。
  12. 【請求項１２】前記電界効果トランジスタはp型であ
    り、前記チャネル形成層はSiまたはGeからなり、前記Si
    チャネル形成層の面内の格子定数は無歪のSiより大き
    く、前記Geチャネル形成層の面内の格子定数は無歪のGe
    より小さいことを特徴とする請求項１１記載の半導体装
    置。
  13. 【請求項１３】前記電界効果トランジスタはｎ型であ
    り、前記チャネル形成層はSiからなり、該Siチャネル形
    成層の面内の格子定数は無歪のSiより大きいことを特徴
    とする請求項１１記載の半導体装置。
  14. 【請求項１４】前記電界効果トランジスタは前記チャネ
    ル形成層に歪を印加せしめる歪印加半導体層を有してい
    ることを特徴とする請求項９乃至１３のいずれか一項に
    記載の半導体装置。
  15. 【請求項１５】前記歪印加半導体層はSi1-xGex（0＜ｘ
    ＜1）からなることを特徴とする請求項２乃至８および
    １４のいずれか一項に記載の半導体装置。
  16. 【請求項１６】p型電界効果トランジスタのチャネルが
    形成されるSi1-yGey（0＜ｙ≦1）からなるチャネル形成
    層と、該チャネル形成層に歪を印加せしめるSi1-xGe
    x（0＜ｘ＜1）からなる歪印加半導体層を有しており、
    前記組成比ｙは前記組成比ｘより大きく、前記歪印加半
    導体層は前記チャネル形成層に対してゲート絶縁膜とは
    反対側に形成されており、かつ前記チャネル中のキャリ
    アである正孔に対してエネルギー障壁を構成しているこ
    とを特徴とする半導体装置。
  17. 【請求項１７】前記Siチャネル形成層および前記Si1-yG
    eyチャネル形成層の厚さはそれぞれ1nm以上200nm以下の
    範囲にあることを特徴とする請求項１５又は１６に記載
    の半導体装置。
  18. 【請求項１８】前記半導体装置は相補型電界効果トラン
    ジスタを有しており、前記電界効果トランジスタは該相
    補型電界効果トランジスタの構成要素であることを特徴
    とする請求項１乃至１７のいずれか一項に記載の半導体
    装置。
  19. 【請求項１９】前記半導体装置は相補型電界効果トラン
    ジスタを有しており、前記電界効果トランジスタは該相
    補型電界効果トランジスタの構成要素であり、前記相補
    型電界効果トランジスタを構成するp型およびｎ型の前
    記電界効果トランジスタの前記チャネル形成層は前記歪
    印加半導体層の別の領域上に形成されていることを特徴
    とする請求項１乃至８及び１４乃至１７のいずれか一項
    に記載の半導体装置。
  20. 【請求項２０】前記半導体装置は相補型電界効果トラン
    ジスタを有しており、前記電界効果トランジスタは該相
    補型電界効果トランジスタの構成要素であり、前記相補
    型電界効果トランジスタを構成するp型およびｎ型の前
    記電界効果トランジスタの前記チャネル形成層は前記歪
    印加半導体層上に積層されていることを特徴とする請求
    項１乃至８及び１４乃至１７のいずれか一項に記載の半
    導体装置。
  21. 【請求項２１】前記歪印加半導体層および前記チャネル
    形成層の面方位は{100}であることを特徴とする請求項
    １乃至８、１４乃至１７及び１９乃至２０のいずれか一
    項に記載の半導体装置。
  22. 【請求項２２】前記歪印加半導体層および前記チャネル
    形成層の面方位は{110}であり、該{110}と直交する面内
    の<110>方向または<001>方向に前記チャネルが形成され
    ていることを特徴とする請求項１乃至８、１４乃至１７
    及び１９乃至２０のいずれか一項に記載の半導体装置。
  23. 【請求項２３】前記チャネルの方向は、ｎ型の電界効果
    トランジスタの場合前記 <110>方向であり、ｐ型の電界
    効果トランジスタの場合前記<110>方向または前記<001>
    方向であることを特徴とする請求項２２記載の半導体装
    置。
  24. 【請求項２４】Si単結晶上にSi1-xGex層（0＜ｘ＜1）、
    厚さが1nm以上100nm以下の第１のSi層、SiO2絶縁層およ
    び厚さが1nm以上100nm以下の第２のSi層がこの順序で積
    層されていることを特徴とする半導体基板。
  25. 【請求項２５】支持基板上に絶縁層、Si層およびSi1-xG
    ex層（0＜ｘ＜1） がこの順序で積層されていることを
    特徴とする半導体基板。
  26. 【請求項２６】支持基板上に絶縁層およびSi層がこの順
    序で積層されており、かつ前記Si層の面内の格子定数は
    無歪のSiに比べて４%未満大きいことを特徴とする半導
    体基板。
  27. 【請求項２７】前記Si1-xGex層および前記Si層の面方位
    は{100}であることを特徴とする請求項２４乃至２６の
    いずれか一項に記載の半導体基板。
  28. 【請求項２８】前記Si1-xGex層および前記Si層の面方位
    は{110}であることを特徴とする請求項２４乃至２６の
    いずれか一項に記載の半導体基板。
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US12/010,123 US7579229B2 (en) 1999-03-30 2008-01-22 Semiconductor device and semiconductor substrate
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Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032399A1 (en) * 2001-10-03 2003-04-17 Tokyo Electron Limited Semiconductor device fabricated on surface of silicon having <110> direction of crystal plane and its production method
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
JP2004538639A (ja) * 2001-08-09 2004-12-24 アンバーウェーブ システムズ コーポレイション ２重層ｃｏｍｓデバイス及びその製造方法
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
JP2005516389A (ja) * 2002-01-23 2005-06-02 スピネカ セミコンダクター， インコーポレイテッド 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび／またはドレインを有する電界効果トランジスタ
WO2005067058A1 (ja) * 2004-01-08 2005-07-21 Nec Corporation Ｍｉｓ型電界効果トランジスタ
JP2006041516A (ja) * 2004-07-23 2006-02-09 Internatl Business Mach Corp <Ibm> パターン形成した歪み半導体基板およびデバイス
DE102004036971A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen
JP2006108468A (ja) * 2004-10-07 2006-04-20 Sony Corp 半導体装置および半導体装置の製造方法
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US7164183B2 (en) 2003-06-09 2007-01-16 Canon Kabushiki Kaisha Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP2007511113A (ja) * 2003-09-30 2007-04-26 インテル・コーポレーション ストレインド・シリコン電圧制御発振器（ｖｃｏ）
JP2007515808A (ja) * 2003-12-23 2007-06-14 インテル・コーポレーション Ｃｍｏｓ用歪トランジスタの集積化
JP2007527113A (ja) * 2004-01-07 2007-09-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 二軸圧縮歪みの状態の＜１１０＞Ｓｉ中の電子および正孔移動度の増加（シリコン含有半導体材料および形成方法）
JP2008504677A (ja) * 2004-06-24 2008-02-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 改良した歪みシリコンｃｍｏｓデバイスおよび方法
US7411274B2 (en) 2003-02-07 2008-08-12 Shin-Etsu Handotai Co., Ltd. Silicon semiconductor substrate and its manufacturing method
JP2009099956A (ja) * 2007-10-16 2009-05-07 Samsung Electronics Co Ltd Ｃｍｏｓ素子及びその製造方法
US7579636B2 (en) 2004-01-08 2009-08-25 Nec Corporation MIS-type field-effect transistor
US7842982B2 (en) 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2011254085A (ja) * 2011-07-04 2011-12-15 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012253381A (ja) * 2012-08-22 2012-12-20 Renesas Electronics Corp 半導体装置
US9362273B2 (en) 2001-04-27 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2019521510A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
JP2019521509A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69827824T3 (de) 1997-06-24 2009-09-03 Massachusetts Institute Of Technology, Cambridge Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6528033B1 (en) * 2000-01-18 2003-03-04 Valence Technology, Inc. Method of making lithium-containing materials
JP2003520444A (ja) 2000-01-20 2003-07-02 アンバーウェーブ システムズ コーポレイション 高温成長を不要とする低貫通転位密度格子不整合エピ層
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6555839B2 (en) 2000-05-26 2003-04-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
EP1309989B1 (en) 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002082514A1 (en) 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
WO2002103760A2 (en) 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US7301180B2 (en) 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
US6916727B2 (en) 2001-06-21 2005-07-12 Massachusetts Institute Of Technology Enhancement of P-type metal-oxide-semiconductor field effect transistors
US6730551B2 (en) 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
AU2002319801A1 (en) 2001-08-09 2003-02-24 Amberwave Systems Corporation Optimized buried-channel fets based on sige heterostructures
US6974735B2 (en) 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
AU2003222003A1 (en) 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
DE10218381A1 (de) * 2002-04-24 2004-02-26 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
WO2003105204A2 (en) 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6946371B2 (en) 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
AU2003274922A1 (en) 2002-08-23 2004-03-11 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US7332417B2 (en) 2003-01-27 2008-02-19 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
US6960781B2 (en) 2003-03-07 2005-11-01 Amberwave Systems Corporation Shallow trench isolation process
US6887798B2 (en) 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7037794B2 (en) 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7217949B2 (en) 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7173312B2 (en) 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US7432553B2 (en) 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7220626B2 (en) 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7224033B2 (en) 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7470972B2 (en) 2005-03-11 2008-12-30 Intel Corporation Complementary metal oxide semiconductor integrated circuit using uniaxial compressive stress and biaxial compressive stress
US7291539B2 (en) 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US7202513B1 (en) 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7863197B2 (en) 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
JP2007335573A (ja) * 2006-06-14 2007-12-27 Hitachi Ltd 半導体装置およびその製造方法
DE102008062685A1 (de) * 2008-12-17 2010-06-24 Siltronic Ag Halbleiterscheibe mit einer SiGe-Schicht und Verfahren zur Herstellung der SiGe-Schicht
WO2010085754A1 (en) * 2009-01-23 2010-07-29 Lumenz Inc. Semiconductor devices having dopant diffusion barriers
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
GB201112327D0 (en) 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers
CN103377941B (zh) * 2012-04-28 2016-08-10 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及形成方法
US20130334571A1 (en) * 2012-06-19 2013-12-19 International Business Machines Corporation Epitaxial growth of smooth and highly strained germanium
CN102967814B (zh) * 2012-10-19 2015-05-20 西安电子科技大学 晶体管晶格形变导致性能退化的测试装置及方法
US10032870B2 (en) 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
CN108766967B (zh) * 2018-05-23 2021-05-28 燕山大学 一种平面复合应变Si/SiGe CMOS器件及制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5376769A (en) * 1976-12-20 1978-07-07 Toshiba Corp Simiconductor device
JPH03187269A (ja) * 1989-12-18 1991-08-15 Hitachi Ltd 半導体装置
JPH06177375A (ja) * 1992-12-10 1994-06-24 Hitachi Ltd 半導体装置及びその製造方法
JPH0982944A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 歪シリコン電界効果トランジスタ及びその製造方法
JPH09321307A (ja) * 1996-05-29 1997-12-12 Toshiba Corp 半導体装置
JPH10214906A (ja) * 1996-09-17 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
JP2000277715A (ja) * 1999-03-25 2000-10-06 Matsushita Electric Ind Co Ltd 半導体基板，その製造方法及び半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
JPH03280437A (ja) * 1990-03-29 1991-12-11 Toshiba Corp 半導体装置およびその製造方法
US5240876A (en) * 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP3187269B2 (ja) 1994-12-12 2001-07-11 株式会社ホンダロック ロック装置
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6689211B1 (en) * 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
EP1252659A1 (en) * 2000-01-20 2002-10-30 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5376769A (en) * 1976-12-20 1978-07-07 Toshiba Corp Simiconductor device
JPH03187269A (ja) * 1989-12-18 1991-08-15 Hitachi Ltd 半導体装置
JPH06177375A (ja) * 1992-12-10 1994-06-24 Hitachi Ltd 半導体装置及びその製造方法
JPH0982944A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 歪シリコン電界効果トランジスタ及びその製造方法
JPH09321307A (ja) * 1996-05-29 1997-12-12 Toshiba Corp 半導体装置
JPH10214906A (ja) * 1996-09-17 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
JP2000277715A (ja) * 1999-03-25 2000-10-06 Matsushita Electric Ind Co Ltd 半導体基板，その製造方法及び半導体装置

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US7244972B2 (en) 2000-12-26 2007-07-17 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US9997543B2 (en) 2001-04-27 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9362273B2 (en) 2001-04-27 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004538639A (ja) * 2001-08-09 2004-12-24 アンバーウェーブ システムズ コーポレイション ２重層ｃｏｍｓデバイス及びその製造方法
JP2003115587A (ja) * 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
WO2003032399A1 (en) * 2001-10-03 2003-04-17 Tokyo Electron Limited Semiconductor device fabricated on surface of silicon having <110> direction of crystal plane and its production method
US6903393B2 (en) 2001-10-03 2005-06-07 Tadahiro Ohmi Semiconductor device fabricated on surface of silicon having <110> direction of crystal plane and its production method
JP2005516389A (ja) * 2002-01-23 2005-06-02 スピネカ セミコンダクター， インコーポレイテッド 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび／またはドレインを有する電界効果トランジスタ
US6936875B2 (en) 2002-10-02 2005-08-30 Renesas Technology Corp. Insulated-gate field-effect transistor, method of fabricating same, and semiconductor device employing same
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
US7411274B2 (en) 2003-02-07 2008-08-12 Shin-Etsu Handotai Co., Ltd. Silicon semiconductor substrate and its manufacturing method
US7164183B2 (en) 2003-06-09 2007-01-16 Canon Kabushiki Kaisha Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP4939942B2 (ja) * 2003-09-30 2012-05-30 インテル・コーポレーション ストレインド・シリコン電圧制御発振器（ｖｃｏ）
JP2007511113A (ja) * 2003-09-30 2007-04-26 インテル・コーポレーション ストレインド・シリコン電圧制御発振器（ｖｃｏ）
JP2007515808A (ja) * 2003-12-23 2007-06-14 インテル・コーポレーション Ｃｍｏｓ用歪トランジスタの集積化
JP2011142325A (ja) * 2003-12-23 2011-07-21 Intel Corp Ｃｍｏｓ用歪トランジスタの集積化
JP2007527113A (ja) * 2004-01-07 2007-09-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 二軸圧縮歪みの状態の＜１１０＞Ｓｉ中の電子および正孔移動度の増加（シリコン含有半導体材料および形成方法）
WO2005067058A1 (ja) * 2004-01-08 2005-07-21 Nec Corporation Ｍｉｓ型電界効果トランジスタ
JP4892976B2 (ja) * 2004-01-08 2012-03-07 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ
US7579636B2 (en) 2004-01-08 2009-08-25 Nec Corporation MIS-type field-effect transistor
JP2008504677A (ja) * 2004-06-24 2008-02-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 改良した歪みシリコンｃｍｏｓデバイスおよび方法
US9515140B2 (en) 2004-07-23 2016-12-06 Globalfoundries Inc. Patterned strained semiconductor substrate and device
JP2006041516A (ja) * 2004-07-23 2006-02-09 Internatl Business Mach Corp <Ibm> パターン形成した歪み半導体基板およびデバイス
US9053970B2 (en) 2004-07-23 2015-06-09 International Business Machines Corporation Patterned strained semiconductor substrate and device
DE102004036971B4 (de) * 2004-07-30 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen
DE102004036971A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US7871878B2 (en) 2004-10-07 2011-01-18 Sony Corporation Method of fabricating PMOS and NMOS transistor on the same substrate
JP2006108468A (ja) * 2004-10-07 2006-04-20 Sony Corp 半導体装置および半導体装置の製造方法
JP2009099956A (ja) * 2007-10-16 2009-05-07 Samsung Electronics Co Ltd Ｃｍｏｓ素子及びその製造方法
US7842982B2 (en) 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2011254085A (ja) * 2011-07-04 2011-12-15 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012253381A (ja) * 2012-08-22 2012-12-20 Renesas Electronics Corp 半導体装置
JP2019521510A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
JP2019521509A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
US11728207B2 (en) 2016-05-17 2023-08-15 Soitec Method for fabricating a strained semiconductor-on-insulator substrate
US12261079B2 (en) 2016-05-17 2025-03-25 Soitec Method for fabricating a strained semiconductor-on-insulator substrate

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