JPH06178149A - 映像復号化装置 - Google Patents
映像復号化装置Info
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- JPH06178149A JPH06178149A JP4329095A JP32909592A JPH06178149A JP H06178149 A JPH06178149 A JP H06178149A JP 4329095 A JP4329095 A JP 4329095A JP 32909592 A JP32909592 A JP 32909592A JP H06178149 A JPH06178149 A JP H06178149A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- sync
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 バッファメモリの容量を大幅に減らすととも
に、外部より同期信号を入力することで他の映像機器と
同期をとることを可能にする映像復号化装置を提供する
ことを目的とする。 【構成】 符号化映像データ１は書き込み制御回路７出
力の書き込みクロックでバッファメモリ２に書き込ま
れ、読みだし制御回路８出力の読み出しクロックで読み
出され復号化回路３に入力する。書き込み制御回路７は
装置に入力する符号化映像データ１に同期したクロック
を制御し、バッファメモリ２の書き込みクロックを出力
する。読みだし制御回路８はクロック発生回路10より出
力される外部同期信号13に同期したクロックを制御しバ
ッファメモリ２の読みだしクロックを出力する。
に、外部より同期信号を入力することで他の映像機器と
同期をとることを可能にする映像復号化装置を提供する
ことを目的とする。 【構成】 符号化映像データ１は書き込み制御回路７出
力の書き込みクロックでバッファメモリ２に書き込ま
れ、読みだし制御回路８出力の読み出しクロックで読み
出され復号化回路３に入力する。書き込み制御回路７は
装置に入力する符号化映像データ１に同期したクロック
を制御し、バッファメモリ２の書き込みクロックを出力
する。読みだし制御回路８はクロック発生回路10より出
力される外部同期信号13に同期したクロックを制御しバ
ッファメモリ２の読みだしクロックを出力する。
Description
【０００１】
【産業上の利用分野】本発明は映像記憶装置や映像符号
化装置などより伝送される符号化映像データを復号化
し、ディジタルの映像データまたはアナログの映像信号
に変換する映像復号化装置に関する。
化装置などより伝送される符号化映像データを復号化
し、ディジタルの映像データまたはアナログの映像信号
に変換する映像復号化装置に関する。
【０００２】
【従来の技術】近年、ＤＣＴ（Discrete Cosine Transf
ormation : 離散コサイン変換）や、非線形量子化など
の符号圧縮技術を複合して用いたＪＰＥＧ（Joine Phot
ographic Cding Experts Group）やＭＰＥＧ（Moving P
icture Experts Group）のようなマルチメディア符号化
方式の世界的な標準化が進み、この規格に基づいた映像
伝送装置の開発が盛んに行われている。
ormation : 離散コサイン変換）や、非線形量子化など
の符号圧縮技術を複合して用いたＪＰＥＧ（Joine Phot
ographic Cding Experts Group）やＭＰＥＧ（Moving P
icture Experts Group）のようなマルチメディア符号化
方式の世界的な標準化が進み、この規格に基づいた映像
伝送装置の開発が盛んに行われている。
【０００３】図９は従来技術による映像信号復号化装置
の一構成例を示す図である。図９において、伝送路より
入力した符号化映像データ１は復号化回路３で復号化さ
れ、書き込み制御回路７より発生する書き込みクロック
でバッファメモリ２に書き込まれ、マスタクロック発生
回路15より出力されるクロックを読みだし制御回路８で
制御した読みだしクロックで読み出される。バッファメ
モリ２を出力した映像データは、マスタクロック発生回
路15より出力されるクロックでディジタル−アナログ変
換を行うＤ／Ａ変換回路４によりアナログの映像信号５
に変換され出力される。
の一構成例を示す図である。図９において、伝送路より
入力した符号化映像データ１は復号化回路３で復号化さ
れ、書き込み制御回路７より発生する書き込みクロック
でバッファメモリ２に書き込まれ、マスタクロック発生
回路15より出力されるクロックを読みだし制御回路８で
制御した読みだしクロックで読み出される。バッファメ
モリ２を出力した映像データは、マスタクロック発生回
路15より出力されるクロックでディジタル−アナログ変
換を行うＤ／Ａ変換回路４によりアナログの映像信号５
に変換され出力される。
【０００４】位相比較器12は復号化回路３の出力より同
期分離回路８で分離した同期パルスとクロック発生回路
10の発生するクロックの分周回路14による分周パルスの
位相を比較し、位相差に応じた電圧を発生する。位相比
較器12出力の電圧は低域通過フィルタ（以後ＬＰＦとす
る）11で高周波成分を取り除いた後、クロック発生回路
10に入力する。クロック発生回路10はクロックの周波数
が電圧で制御されるので、ＬＰＦ11出力の電圧に応じた
クロックを発生し書き込み制御回路７を介してバッファ
メモリ２の書き込みクロックとなる。
期分離回路８で分離した同期パルスとクロック発生回路
10の発生するクロックの分周回路14による分周パルスの
位相を比較し、位相差に応じた電圧を発生する。位相比
較器12出力の電圧は低域通過フィルタ（以後ＬＰＦとす
る）11で高周波成分を取り除いた後、クロック発生回路
10に入力する。クロック発生回路10はクロックの周波数
が電圧で制御されるので、ＬＰＦ11出力の電圧に応じた
クロックを発生し書き込み制御回路７を介してバッファ
メモリ２の書き込みクロックとなる。
【０００５】以上説明したように、一般に映像復号化装
置は装置に入力する符号化映像データを装置内で発生し
たクロックで復号化処理およびディジタル−アナログ変
換処理しアナログの映像信号として出力する構成になっ
ている（特公昭６３−３４７７０号公報）。
置は装置に入力する符号化映像データを装置内で発生し
たクロックで復号化処理およびディジタル−アナログ変
換処理しアナログの映像信号として出力する構成になっ
ている（特公昭６３−３４７７０号公報）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の映像復号化装置はバッファメモリの読みだしクロッ
クが装置内で発生したクロックであるため、他の映像機
器と同期をとることができなかった。この課題を解決す
るために、従来は映像復号化装置より出力されるアナロ
グの映像信号をフレームシンクロナイザなどの同期用装
置に取り込み、パターンジェネレータなどより出力した
同期信号を同期用装置に入力することにより、映像信号
のジッタやワンダを吸収するとともに他の映像機器と同
期をとっていた。ところが、フレームシンクロナイザな
どの同期用装置はフレーム全体の映像データを記憶する
ため、大容量のバッファメモリが必要であった。
来の映像復号化装置はバッファメモリの読みだしクロッ
クが装置内で発生したクロックであるため、他の映像機
器と同期をとることができなかった。この課題を解決す
るために、従来は映像復号化装置より出力されるアナロ
グの映像信号をフレームシンクロナイザなどの同期用装
置に取り込み、パターンジェネレータなどより出力した
同期信号を同期用装置に入力することにより、映像信号
のジッタやワンダを吸収するとともに他の映像機器と同
期をとっていた。ところが、フレームシンクロナイザな
どの同期用装置はフレーム全体の映像データを記憶する
ため、大容量のバッファメモリが必要であった。
【０００７】本発明は上記従来の問題点を解決するもの
で、映像復号化装置に入力する符号化映像データをバッ
ファメモリを介して外部より入力する同期信号と位相が
常に一致するようなクロックで読み出すことにより、バ
ッファメモリの容量を大幅に減らすとともに、外部より
同期信号を入力することで他の映像機器と同期をとるこ
とを可能にする映像復号化装置を提供することを目的と
する。
で、映像復号化装置に入力する符号化映像データをバッ
ファメモリを介して外部より入力する同期信号と位相が
常に一致するようなクロックで読み出すことにより、バ
ッファメモリの容量を大幅に減らすとともに、外部より
同期信号を入力することで他の映像機器と同期をとるこ
とを可能にする映像復号化装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】この目的を達成するため
本発明の映像復号化装置は、伝送路より入力する符号化
映像データを書き込みクロックで書き込み、読みだしク
ロックで読み出すバッファメモリと、前記伝送路より入
力するクロックを制御して前記書き込みクロックを出力
する書き込み制御回路と、外部より入力する外部同期信
号に同期したクロックを発生するクロック発生回路より
出力されるクロックを制御して前記読みだしクロックを
出力する読みだし制御回路と、前記バッファメモリより
読み出される前記符号化映像データを復号化する復号化
回路と、前記復号化回路出力をディジタル−アナログ変
換し、映像信号を出力するＤ／Ａ変換回路と、前記入力
する符号化映像データに基づいて同期パルスを発生する
第１の同期分離回路と、前記外部同期信号より同期パル
スを発生する第２の同期分離回路と、前記第１の同期分
離回路と前記第２の同期分離回路より出力される同期パ
ルスの位相を比較する位相比較器と、前記位相比較器の
出力より高周波成分を取り除いた信号に基づいて前記ク
ロック発生回路のクロックの周波数を制御する低域通過
フィルタとを備えた構成を有している。
本発明の映像復号化装置は、伝送路より入力する符号化
映像データを書き込みクロックで書き込み、読みだしク
ロックで読み出すバッファメモリと、前記伝送路より入
力するクロックを制御して前記書き込みクロックを出力
する書き込み制御回路と、外部より入力する外部同期信
号に同期したクロックを発生するクロック発生回路より
出力されるクロックを制御して前記読みだしクロックを
出力する読みだし制御回路と、前記バッファメモリより
読み出される前記符号化映像データを復号化する復号化
回路と、前記復号化回路出力をディジタル−アナログ変
換し、映像信号を出力するＤ／Ａ変換回路と、前記入力
する符号化映像データに基づいて同期パルスを発生する
第１の同期分離回路と、前記外部同期信号より同期パル
スを発生する第２の同期分離回路と、前記第１の同期分
離回路と前記第２の同期分離回路より出力される同期パ
ルスの位相を比較する位相比較器と、前記位相比較器の
出力より高周波成分を取り除いた信号に基づいて前記ク
ロック発生回路のクロックの周波数を制御する低域通過
フィルタとを備えた構成を有している。
【０００９】
【作用】この構成によって、本発明は符号化映像データ
をバッファメモリを外部同期信号に同期したクロックで
読み出すことによりフレームシンクロナイザなどの同期
用装置を用いることなく小容量のバッファメモリで他の
映像機器と同期した映像信号を出力するので、他の映像
機器と同期のとれた編集作業を行うことができる。
をバッファメモリを外部同期信号に同期したクロックで
読み出すことによりフレームシンクロナイザなどの同期
用装置を用いることなく小容量のバッファメモリで他の
映像機器と同期した映像信号を出力するので、他の映像
機器と同期のとれた編集作業を行うことができる。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例の映像復号
化装置の構成を示すものである。本実施例において、装
置に入力する帯域圧縮された符号化映像データ１はＩＳ
Ｏで標準化されたＭＰＥＧ１符号化方式に基づいてい
る。
しながら説明する。図１は本発明の一実施例の映像復号
化装置の構成を示すものである。本実施例において、装
置に入力する帯域圧縮された符号化映像データ１はＩＳ
Ｏで標準化されたＭＰＥＧ１符号化方式に基づいてい
る。
【００１１】図１において、符号化映像データ１は書き
込み制御回路７出力の書き込みクロックでバッファメモ
リ２に書き込まれ、読みだし制御回路８出力の読みだし
クロックで読み出され復号化回路３に入力する。書き込
み制御回路７は装置に入力する符号化映像データ１に同
期したクロック６を制御し、バッファメモリ２の書き込
みクロックを出力する。読みだし制御回路８はクロック
発生回路10より出力されるクロックを制御しバッファメ
モリ２の読みだしクロックを出力する。
込み制御回路７出力の書き込みクロックでバッファメモ
リ２に書き込まれ、読みだし制御回路８出力の読みだし
クロックで読み出され復号化回路３に入力する。書き込
み制御回路７は装置に入力する符号化映像データ１に同
期したクロック６を制御し、バッファメモリ２の書き込
みクロックを出力する。読みだし制御回路８はクロック
発生回路10より出力されるクロックを制御しバッファメ
モリ２の読みだしクロックを出力する。
【００１２】復号化回路３の構成を図３に示す。図３に
おいて、入力した符号化映像データは逆ＶＬＣ（Valuab
le Length Code : 可変長符号）回路16で可変長符号の
ＤＣＴのＤＣ（Direct Current : 直流）係数、ＡＣ（A
lternate Current : 交流）係数、動きベクトルを変換
表に基づいて固定長符号に戻すとともに、動きベクトル
を予測回路21に出力するとともに、量子化マトリクスを
もとに係数の量子化幅を決定し逆量子化回路17に出力す
る。
おいて、入力した符号化映像データは逆ＶＬＣ（Valuab
le Length Code : 可変長符号）回路16で可変長符号の
ＤＣＴのＤＣ（Direct Current : 直流）係数、ＡＣ（A
lternate Current : 交流）係数、動きベクトルを変換
表に基づいて固定長符号に戻すとともに、動きベクトル
を予測回路21に出力するとともに、量子化マトリクスを
もとに係数の量子化幅を決定し逆量子化回路17に出力す
る。
【００１３】逆量子化回路17は逆ＶＬＣ回路16より入力
したＤＣ係数およびＡＣ係数を量子化幅をもとに演算し
てもとの係数値に戻す。逆量子化回路17を出力したＤＣ
係数およびＡＣ係数は逆ＤＣＴ回路18により時系列の映
像データ20に変換され出力する。この時、予測回路21で
逆ＤＣＴ回路18で処理しているＤＣ係数およびＡＣ係数
のマクロブロックに応じて逆ＶＬＣ回路16より入力する
前方動きベクトルまたは後方動きベクトルを用いて動き
ベクトル値を求め、加算回路19で逆ＤＣＴ回路18出力の
映像データに加算する。
したＤＣ係数およびＡＣ係数を量子化幅をもとに演算し
てもとの係数値に戻す。逆量子化回路17を出力したＤＣ
係数およびＡＣ係数は逆ＤＣＴ回路18により時系列の映
像データ20に変換され出力する。この時、予測回路21で
逆ＤＣＴ回路18で処理しているＤＣ係数およびＡＣ係数
のマクロブロックに応じて逆ＶＬＣ回路16より入力する
前方動きベクトルまたは後方動きベクトルを用いて動き
ベクトル値を求め、加算回路19で逆ＤＣＴ回路18出力の
映像データに加算する。
【００１４】復号化回路３を出力した映像データはＤ／
Ａ変換回路４に入力する。Ｄ／Ａ変換回路４ではディジ
タル−アナログ変換により映像データをアナログの映像
信号５に変換し映像復号化装置から出力する。位相比較
器12は映像信号５を同期分離回路９に入力することによ
り発生する同期パルスと外部同期信号13を同期分離回路
９に入力することにより発生する同期パルスとを位相比
較し、位相差に応じた電圧をＬＰＦ11に出力する。ＬＰ
Ｆ11は前記位相差に応じた電圧から高周波成分を取り除
き、クロック発生回路10に入力する。クロック発生回路
10はＬＰＦ11からの出力電圧でクロックの周波数を制御
するので、外部より入力する外部同期信号13に同期した
クロックを読みだし制御回路８に出力する。
Ａ変換回路４に入力する。Ｄ／Ａ変換回路４ではディジ
タル−アナログ変換により映像データをアナログの映像
信号５に変換し映像復号化装置から出力する。位相比較
器12は映像信号５を同期分離回路９に入力することによ
り発生する同期パルスと外部同期信号13を同期分離回路
９に入力することにより発生する同期パルスとを位相比
較し、位相差に応じた電圧をＬＰＦ11に出力する。ＬＰ
Ｆ11は前記位相差に応じた電圧から高周波成分を取り除
き、クロック発生回路10に入力する。クロック発生回路
10はＬＰＦ11からの出力電圧でクロックの周波数を制御
するので、外部より入力する外部同期信号13に同期した
クロックを読みだし制御回路８に出力する。
【００１５】同期分離回路９の構成を図４に示す。同期
分離回路９に入力する映像信号５は図７（ａ）に示すよ
うにアナログのＮＴＳＣの規格に基づいている。増幅回
路22では直流分再生や周波数特性の補償を行う。このと
きの信号波形を示したものが図７（ｂ）である。増幅回
路22を出力した映像信号５は雑音抑圧回路23に入力し、
同期パルスの発生に影響の大きいパルス性の雑音を影響
のない程度に抑圧する。このときの信号波形を示したも
のが図７（ｃ）である。雑音抑圧回路23を出力した映像
信号５は、振幅分離回路24で図７（ｃ）に示すスライス
レベル35以下の電圧の波形を取り出すことにより、同期
信号成分および等価パルスを含むパルス列を出力する。
分離回路９に入力する映像信号５は図７（ａ）に示すよ
うにアナログのＮＴＳＣの規格に基づいている。増幅回
路22では直流分再生や周波数特性の補償を行う。このと
きの信号波形を示したものが図７（ｂ）である。増幅回
路22を出力した映像信号５は雑音抑圧回路23に入力し、
同期パルスの発生に影響の大きいパルス性の雑音を影響
のない程度に抑圧する。このときの信号波形を示したも
のが図７（ｃ）である。雑音抑圧回路23を出力した映像
信号５は、振幅分離回路24で図７（ｃ）に示すスライス
レベル35以下の電圧の波形を取り出すことにより、同期
信号成分および等価パルスを含むパルス列を出力する。
【００１６】このときの信号波形を示したものが図７
（ｄ）である。振幅分離回路24を出力したパルス列は水
平同期成分および垂直同期成分と等価パルスを含んでい
るため周波数分離回路25で水平同期成分の同期パルスの
みを取り出す。周波数分離回路25を出力した水平同期成
分の同期パルスは増幅回路22で直流分再生を行い水平同
期パルス26として出力する。このときの信号波形を示し
たものが図７（ｅ）である。同期分離回路９の構成は入
力信号が同期信号の場合でも同じである。
（ｄ）である。振幅分離回路24を出力したパルス列は水
平同期成分および垂直同期成分と等価パルスを含んでい
るため周波数分離回路25で水平同期成分の同期パルスの
みを取り出す。周波数分離回路25を出力した水平同期成
分の同期パルスは増幅回路22で直流分再生を行い水平同
期パルス26として出力する。このときの信号波形を示し
たものが図７（ｅ）である。同期分離回路９の構成は入
力信号が同期信号の場合でも同じである。
【００１７】次に、本発明の第２の実施例について、図
面を参照しながら説明する。第２の実施例の構成は図２
に示すように一部の接続を除いて第１の実施例とほぼ同
じである。符号化映像データ１はＣＣＩＲのＲｅｃ．６
０１に基づいたディジタル信号で、アナログのＮＴＳＣ
信号との関係を図８に示す。ディジタルアクティブライ
ン39は多重化されたディジタル映像データを収容し、４
バイトのＳＡＶ36およびＥＡＶ37で挟まれている。ま
た、ディジタル水平帰線期間38はＥＡＶ37からＳＡＶ36
で挟まれた区間になる。なお、ＳＡＶ36およびＥＡＶ37
は（表１）に示すフォーマットになっている。
面を参照しながら説明する。第２の実施例の構成は図２
に示すように一部の接続を除いて第１の実施例とほぼ同
じである。符号化映像データ１はＣＣＩＲのＲｅｃ．６
０１に基づいたディジタル信号で、アナログのＮＴＳＣ
信号との関係を図８に示す。ディジタルアクティブライ
ン39は多重化されたディジタル映像データを収容し、４
バイトのＳＡＶ36およびＥＡＶ37で挟まれている。ま
た、ディジタル水平帰線期間38はＥＡＶ37からＳＡＶ36
で挟まれた区間になる。なお、ＳＡＶ36およびＥＡＶ37
は（表１）に示すフォーマットになっている。
【００１８】
【表１】
【００１９】図２において、符号化映像データ１は、書
き込み制御回路７より出力する書き込みクロックでバッ
ファメモリ２に書き込まれ、読みだし制御回路８より出
力する読みだしクロックで読み出される。書き込み制御
回路７は、外部より入力する符号化映像データ１に同期
したクロック６を制御してバッファメモリ２の書き込み
クロックを出力する。読みだし制御回路８はクロック発
生回路10より発生するクロックを制御してバッファメモ
リ２の読みだしクロックを出力する。バッファメモリ２
より読み出された符号化映像データは復号化回路103お
よび同期分離回路109に入力する。
き込み制御回路７より出力する書き込みクロックでバッ
ファメモリ２に書き込まれ、読みだし制御回路８より出
力する読みだしクロックで読み出される。書き込み制御
回路７は、外部より入力する符号化映像データ１に同期
したクロック６を制御してバッファメモリ２の書き込み
クロックを出力する。読みだし制御回路８はクロック発
生回路10より発生するクロックを制御してバッファメモ
リ２の読みだしクロックを出力する。バッファメモリ２
より読み出された符号化映像データは復号化回路103お
よび同期分離回路109に入力する。
【００２０】同期分離回路109では水平同期パルスおよ
び垂直同期パルスを分離した後、水平同期パルスは位相
比較器12および復号化回路103、垂直同期パルスは復号
化回路103に入力する。同期分離回路109は第１の実施例
で述べたとおりバッファメモリの出力以後の映像信号を
取り出せるので、第２の実施例では図２に示すようにＤ
／Ａ変換回路の後ではなくバッファメモリ直後の信号線
と接続している。
び垂直同期パルスを分離した後、水平同期パルスは位相
比較器12および復号化回路103、垂直同期パルスは復号
化回路103に入力する。同期分離回路109は第１の実施例
で述べたとおりバッファメモリの出力以後の映像信号を
取り出せるので、第２の実施例では図２に示すようにＤ
／Ａ変換回路の後ではなくバッファメモリ直後の信号線
と接続している。
【００２１】ここで、同期分離回路109の構成を図５に
示す。同期分離回路109は（表１）に示されるようにＳ
ＡＶ36およびＥＡＶ37の第４ワードの第４、５ビットが
水平同期帰線期間、垂直帰線期間を示すビットであるこ
とを利用している。８ビット並列で入力した符号化映像
データ１は誤り訂正回路27で（表１）に示す誤り保護ビ
ットとともに誤り訂正計算を行い、誤っていればビット
を反転する。
示す。同期分離回路109は（表１）に示されるようにＳ
ＡＶ36およびＥＡＶ37の第４ワードの第４、５ビットが
水平同期帰線期間、垂直帰線期間を示すビットであるこ
とを利用している。８ビット並列で入力した符号化映像
データ１は誤り訂正回路27で（表１）に示す誤り保護ビ
ットとともに誤り訂正計算を行い、誤っていればビット
を反転する。
【００２２】ブランク判定回路28は入力する符号化映像
データ１の第４ビットまたは５ビットが１になると水平
同期タイミングまたは垂直同期タイミングを１にする。
これと平行して、検出回路31は（表１）に示すようにＳ
ＡＶ36およびＥＡＶ37の第１から第３ワードの（Ｆ
Ｆ）、（００）、（００）を検出すると、第４ワード目
でタイミングパルスを１にする。
データ１の第４ビットまたは５ビットが１になると水平
同期タイミングまたは垂直同期タイミングを１にする。
これと平行して、検出回路31は（表１）に示すようにＳ
ＡＶ36およびＥＡＶ37の第１から第３ワードの（Ｆ
Ｆ）、（００）、（００）を検出すると、第４ワード目
でタイミングパルスを１にする。
【００２３】同期パルス発生回路29はタイミングパルス
が１のとき水平同期タイミングおよび垂直同期タイミン
グが１であれば水平同期パルスおよび垂直同期パルスを
１にし、水平同期タイミングおよび垂直同期タイミング
が０であれば水平同期パルスおよび垂直同期パルスを０
にする。この時、水平同期パルスおよび垂直同期パルス
はＥＡＶ37の第１ワード目から第３ワード目にかかって
いないので、補正回路30で水平同期パルスおよび垂直同
期パルスを３ワード分だけ伸ばすことにより、水平同期
パルス26および垂直同期パルス32として出力する。
が１のとき水平同期タイミングおよび垂直同期タイミン
グが１であれば水平同期パルスおよび垂直同期パルスを
１にし、水平同期タイミングおよび垂直同期タイミング
が０であれば水平同期パルスおよび垂直同期パルスを０
にする。この時、水平同期パルスおよび垂直同期パルス
はＥＡＶ37の第１ワード目から第３ワード目にかかって
いないので、補正回路30で水平同期パルスおよび垂直同
期パルスを３ワード分だけ伸ばすことにより、水平同期
パルス26および垂直同期パルス32として出力する。
【００２４】復号化回路103の構成を図６に示す。入力
する符号化映像データ１は同じく入力する水平同期パル
スおよび垂直同期パルスでマスク回路33により符号化映
像データ１の水平帰線期間および垂直帰線期間をマスク
するとともに、水平同期パルスおよび垂直同期パルスの
タイミングでデータメモリ34より読みだした水平同期信
号および垂直同期信号のサンプリングデータを加算回路
19でマスク回路33出力の符号化映像データに加えて出力
する。
する符号化映像データ１は同じく入力する水平同期パル
スおよび垂直同期パルスでマスク回路33により符号化映
像データ１の水平帰線期間および垂直帰線期間をマスク
するとともに、水平同期パルスおよび垂直同期パルスの
タイミングでデータメモリ34より読みだした水平同期信
号および垂直同期信号のサンプリングデータを加算回路
19でマスク回路33出力の符号化映像データに加えて出力
する。
【００２５】復号化回路103の出力はＤ／Ａ変換回路４
に入力しディジタル−アナログ変換によりアナログの映
像信号５に変換され映像復号化装置より出力する。この
時、映像復号化装置の出力に接続する装置がＣＣＩＲの
Ｒｅｃ．６０１に基づいたディジタル信号を処理する場
合はＤ／Ａ変換回路４を通さずにそのまま出力にするこ
ともできる。符号化映像データ１とは独立に映像復号化
装置に入力する外部同期信号13は同期分離回路９で水平
同期成分に同期した同期パルスを出力する。
に入力しディジタル−アナログ変換によりアナログの映
像信号５に変換され映像復号化装置より出力する。この
時、映像復号化装置の出力に接続する装置がＣＣＩＲの
Ｒｅｃ．６０１に基づいたディジタル信号を処理する場
合はＤ／Ａ変換回路４を通さずにそのまま出力にするこ
ともできる。符号化映像データ１とは独立に映像復号化
装置に入力する外部同期信号13は同期分離回路９で水平
同期成分に同期した同期パルスを出力する。
【００２６】同期分離回路９の構成は同期信号がアナロ
グ信号である場合は図４の構成となり、ＣＣＩＲのＲｅ
ｃ．６０１に基づいたディジタル信号の場合は図５の構
成となる。位相比較器12は符号化映像データ１の同期分
離回路109出力の水平同期パルスと外部同期信号13の同
期分離回路９出力の同期パルスの位相を比較することに
より位相差に比例した電圧を出力しＬＰＦ11で高周波成
分を取り除いた後、クロック発生回路10に入力する。ク
ロック発生回路10はＬＰＦ11からの出力電圧でクロック
の周波数を制御するので、ＬＰＦ10の出力電圧に応じた
周波数のクロックを発生し、読みだし制御回路８に入力
する。
グ信号である場合は図４の構成となり、ＣＣＩＲのＲｅ
ｃ．６０１に基づいたディジタル信号の場合は図５の構
成となる。位相比較器12は符号化映像データ１の同期分
離回路109出力の水平同期パルスと外部同期信号13の同
期分離回路９出力の同期パルスの位相を比較することに
より位相差に比例した電圧を出力しＬＰＦ11で高周波成
分を取り除いた後、クロック発生回路10に入力する。ク
ロック発生回路10はＬＰＦ11からの出力電圧でクロック
の周波数を制御するので、ＬＰＦ10の出力電圧に応じた
周波数のクロックを発生し、読みだし制御回路８に入力
する。
【００２７】以上説明したように両実施例に共通した重
要な構成ポイントは、入力する符号化映像データをバッ
ファメモリに書き込むとともに読み出すことによってク
ロックの周波数変換をする際に、Ｄ／Ａ回路前後の信号
と外部より入力する同期信号の位相差を用いて周波数を
制御したクロックでバッファメモリを読み出すことによ
り、外部同期信号に同期した映像信号を得ようとする点
である。
要な構成ポイントは、入力する符号化映像データをバッ
ファメモリに書き込むとともに読み出すことによってク
ロックの周波数変換をする際に、Ｄ／Ａ回路前後の信号
と外部より入力する同期信号の位相差を用いて周波数を
制御したクロックでバッファメモリを読み出すことによ
り、外部同期信号に同期した映像信号を得ようとする点
である。
【００２８】
【発明の効果】以上のように本発明は、映像復号化装置
に入力する符号化映像データをバッファメモリを介し
て、外部より入力する外部同期信号に同期したクロック
で読み出すことにより、小容量のバッファメモリで他の
映像機器とパターンジェネレータなどで発生した同期信
号をもとに同期させることができるので、フレームシン
クロナイザなどの同期用装置を用いることなく映像復号
化装置単体で他の映像機器と同期のとれる簡潔な構成で
経済的な編集環境が実現されるとともに、創作意欲を編
集作業に集中する時間が増えるため、優れた映像を短時
間で制作できる効果がある。
に入力する符号化映像データをバッファメモリを介し
て、外部より入力する外部同期信号に同期したクロック
で読み出すことにより、小容量のバッファメモリで他の
映像機器とパターンジェネレータなどで発生した同期信
号をもとに同期させることができるので、フレームシン
クロナイザなどの同期用装置を用いることなく映像復号
化装置単体で他の映像機器と同期のとれる簡潔な構成で
経済的な編集環境が実現されるとともに、創作意欲を編
集作業に集中する時間が増えるため、優れた映像を短時
間で制作できる効果がある。
【図１】本発明の一実施例の映像復号化装置の要部を示
すブロック図
すブロック図
【図２】本発明の他の実施例の映像復号化装置の要部を
示すブロック図
示すブロック図
【図３】復号化回路の一構成例の要部を示すブロック図
【図４】同期分離回路の一構成例の要部を示すブロック
図
図
【図５】同期分離回路の他の構成例の要部を示すブロッ
ク図
ク図
【図６】復号化回路の他の構成例の要部を示すブロック
図
図
【図７】本発明の一実施例の映像復号化装置の各部の動
作を示す波形図
作を示す波形図
【図８】ＮＴＳＣアナログ信号とＣＣＩＲのＲｅｃ．６
０１ディジタル信号の関係を示す説明図
０１ディジタル信号の関係を示す説明図
【図９】従来の映像復号化装置の要部を示すブロック図
１ 符号化映像データ ２ バッファメモリ ３ 復号化回路 ４ Ｄ／Ａ変換回路 ５ 映像信号 ６ クロック ７ 書き込み制御回路 ８ 読みだし制御回路 ９ 同期分離回路 10 クロック発生回路 11 ＬＰＦ 12 位相比較器 13 外部同期信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/133 Ｚ
Claims (1)
- 【請求項１】伝送路より入力する符号化映像データを書
き込みクロックで書き込み、読みだしクロックで読み出
すバッファメモリと、前記伝送路より入力するクロック
を制御して前記書き込みクロックを出力する書き込み制
御回路と、外部より入力する外部同期信号に同期したク
ロックを発生するクロック発生回路より出力されるクロ
ックを制御して前記読みだしクロックを出力する読みだ
し制御回路と、前記バッファメモリより読み出される前
記符号化映像データを復号化する復号化回路と、前記復
号化回路出力をディジタル−アナログ変換し、映像信号
を出力するＤ／Ａ変換回路と、前記入力する符号化映像
データに基づいて同期パルスを発生する第１の同期分離
回路と、前記外部同期信号より同期パルスを発生する第
２の同期分離回路と、前記第１の同期分離回路と前記第
２の同期分離回路より出力される同期パルスの位相を比
較する位相比較器と、前記位相比較器の出力より高周波
成分を取り除いた信号に基づいて前記クロック発生回路
のクロックの周波数を制御する低域通過フィルタとより
なることを特徴とする映像復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329095A JPH06178149A (ja) | 1992-12-09 | 1992-12-09 | 映像復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329095A JPH06178149A (ja) | 1992-12-09 | 1992-12-09 | 映像復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06178149A true JPH06178149A (ja) | 1994-06-24 |
Family
ID=18217559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329095A Pending JPH06178149A (ja) | 1992-12-09 | 1992-12-09 | 映像復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06178149A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690615A3 (de) * | 1994-06-28 | 1996-12-11 | Philips Patentverwaltung | Bildwiedergabeanordnung |
| US6188440B1 (en) | 1997-06-06 | 2001-02-13 | Matsushita Electric Industrial Co., Ltd. | Image processor |
| WO2011096254A1 (ja) * | 2010-02-03 | 2011-08-11 | 興和株式会社 | カメラコントロールユニット、及び該カメラコントロールユニットを備えたカメラシステム |
-
1992
- 1992-12-09 JP JP4329095A patent/JPH06178149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690615A3 (de) * | 1994-06-28 | 1996-12-11 | Philips Patentverwaltung | Bildwiedergabeanordnung |
| US6188440B1 (en) | 1997-06-06 | 2001-02-13 | Matsushita Electric Industrial Co., Ltd. | Image processor |
| WO2011096254A1 (ja) * | 2010-02-03 | 2011-08-11 | 興和株式会社 | カメラコントロールユニット、及び該カメラコントロールユニットを備えたカメラシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |