JPH0618020B2

JPH0618020B2 - 複数の絶縁セグメントによって構成された母線制御装置

Info

Publication number: JPH0618020B2
Application number: JP26553587A
Authority: JP
Inventors: ジャン−ピェール・シェルコプフ; ヤン・ボアイエ−シャマール
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1986-10-23
Filing date: 1987-10-22
Publication date: 1994-03-09
Anticipated expiration: 2009-03-09
Also published as: DE3768071D1; EP0268513A1; FR2605768B1; FR2605768A1; JPS63120321A; EP0268513B1; US4922409A

Description

【発明の詳細な説明】〔発明の分野〕本発明は、複数の電気的に絶縁された母線セグメントの
連絡を制御できる装置に関する。各セグメントは一般的
にデジタルデータを発信または受信できる回路の出力端
子に接続されるので、２つ以上のセグメントを連結する
ことによって、１つのセグメントの回路ともう１つのセ
グメントの回路の間でデータの交換を可能にする。

〔従来技術〕

複数のセグメントに分割され得る母線は、特にコンピュ
ータ処理装置において有効に応用されている。事実、該
処理装置の複数の機能サブシステムを、同時にかつ独立
して動作させ得るために、これらのサブシステムの回路
を絶縁できることが必要である。また、他方では２つの
機能サブシステムを互いに連絡させることも必要であ
る。サブシステムの例として、オペレータ、レジスタま
たはレジスタのバンクを挙げることが出来る。前述する
問題を解消するために、母線セグメントを随意に絶縁し
得る手段を設け、各セグメントを機能サブシステムを含
む回路に接続している。

複数の絶縁セグメントによって構成される母線を実現す
るために、制御開閉器が用いられ、その１つ１つは隣接
する２つのセグメントの対応する２つのラインを接続し
ている。これらの開閉器は、コンピュータ制御装置から
発信される選択信号によって制御される。選択信号の論
理状態は、母線の一定の配置を規定する。複数のセグメ
ントを直列に接続している間、他のセグメントは完全に
絶縁することができる。

このような母線を実現する場合、セグメントの数が比較
的少ない時には、大きな困難はないが、並列動作の可能
性を増大させようとすると、多くの独立セグメントに分
割可能な母線を設けることが望ましい。また、任意の２
つ以上のセグメントを連絡させなければならない。この
連絡により母線の全容量が非常に大きくなり、母線の全
長に亙って充分なレベルに、伝送信号の電圧を維持する
手段を用いることが必要である。このために、各母線セ
グメントが発信、伝送あるいは受信状態で動作する毎に
付勢される増幅手段が、各母線セグメントに関連してい
る。

従って、制御手段、特にこの装置を正しく作動させる増
幅装置を備えることが必要である。

特に、１つのセグメントに結合された増幅器の付勢を、
データが来る隣接するセグメントの付勢に比較して遅ら
さなければならない。事実、この条件を無視してしまう
と、不安定な状態を作り出し、増幅器が無秩序な動作を
することになる。

〔発明の概要〕

従って、本発明の目的は、いずれかのセグメントの増幅
器の付勢を、既に付勢されている隣接するセグメントの
増幅器の付勢に従属させるようにした母線制御装置を提
供することである。

更に詳しく述べると、本発明の目的は、複数のセグメン
トから成り、１つのセグメントから他のセグメントにデ
ータを転送することができ、隣接する２つのセグメント
は選択信号によって制御される開閉器によって互いに接
続され、付勢信号によって制御される増幅装置は前記セ
グメントのラインに現れる電圧を増幅するよう各母線セ
グメントに関連している母線制御装置であって、いずれ
か１つのセグメントに隣接するセグメントの増幅器が付
勢された状態及び該いずれか１つのセグメントを前記隣
接するセグメントに接続する開閉器からの選択信号が付
勢された状態の双方の状態が生じた時に、前記いずれか
１つのセグメントの増幅器を付勢するための制御手段を
含むことを特徴とする母線制御装置により達成される。

母線セグメントに接続される機能サブシステムは、例え
ば、オペレータのような読取りのみに用いられる要素で
あってよく、また、レジスターのような読取りまたは書
込みで動作できる要素であってもよい。従って、複数の
セグメントによって構成された母線は、データを２方向
に運ぶことができなければならない。従って、開閉器及
び増幅器の制御装置は、この２方向性作用を可能としな
ければならない。

最後に、該制御装置は、母線のいずれかのセグメントの
読取り選択の時点でトリガされることができるよう意図
されている。

本発明は、これらの条件を満たす制御装置の態様をも提
案している。

本発明は、また制御装置のモデュール態様にも関してお
り、それにおいて、各モデュールは１つの母線セグメン
トに関している。更に詳しくは、各モデュールは予備充
電される制御ラインを含み該制御ラインの放電は関連す
る母線セグメントの増幅器を付勢する。このラインの放
電は、隣接するセグメントの１つに関連する制御ライン
の放電によって制御される。

その簡略性に加え、この解決法では、他の信号によって
制御される追加の放電手段が制御ラインに容易に接続さ
れ得、かつOR論理機能をも実現出来るという利点があ
る。特にこの補助放電手段は、制御ラインに関連するセ
グメントに接続される回路のつの読取り制御信号に応答
して付勢され得、これにより制御機能をトリガすること
ができる。

最後に、本発明によれば、CMOS技術を使用して非常に簡
単な実施例が提案されている。

詳細な実施例および他の特徴については、以下の説明に
よって明らかになるであろう。

〔実施例〕

第１図は１つの母線の３つのセグメントを示し、説明を
簡単にするために、該母線の内の２つのビットラインだ
けを表している。ビットラインB01，B11は、第１のセグ
メントの部分であり、ビットラインB02，B12は第２のセ
グメントの部分であり、ビットラインB03，B13は、第３
のセグメントに属している。図示する母線部分はデジタ
ルデータのビット１つに相当するが、図示しない他のビ
ットラインに関連する他のビットを含んでいても良い。
B01，B11のような各対のビットラインは、M1のような１
つ以上の２進回路の出力ラインに接続れている。２進回
路M1は、例えば、記憶点またはオペレータの単一ビット
に関連する出力回路であってもよい。同じく、２進回路
M2およびM3は、それぞれ第２および第３の母線セグメン
トの１対のビットラインに接続されている。当然のこと
として、複数個の２進回路が同じセグメントの同じライ
ンに接続され得る。これは、例えば同じセグメントに関
連するレジスタのバンクの場合である。各２進回路、例
えば、M1，M2，M3は、予備選択および制御信号SEL1−SE
L3，RD1−RD3，WR1−WR3，PH2，PH3に応答して選択およ
び付勢回路14，24，34により発生される選択信号SM1，S
M2，SM3の作用によって、対応するビットラインと通じ
ている。各対のビットラインは、それぞれ付勢信号CA
1，CA2，CA3によって制御される１つの増幅装置A1，A
2，A3に接続されている。これらの増幅装置は例えば記
憶技術において現在用いられている標準の読取り増幅器
であってよい。

１つのセグメントの各ビットラインは、開閉器S01，S1
1，S02，S12を介して隣接するセグメントに属する相応
するビットラインに接続される。１つの母線が複数のビ
ットのデータを運ぶので、該母線がラインを有している
同じ数だけ開閉器を配置されている。隣接する２つのセ
グメントの間に配置した総ての開閉器は、同じ選択信号
C12，C23によって制御される。選択信号は、所定の理論
値に対して、これらの開閉器を閉成状態にする。

３つの母線セグメントは制御ラインNAC1，NAC2，NAC3に
それぞれ関連している。各制御ラインは増幅回路１５，
２５，３５の入力に接続されており、その出力は対応す
る増幅器の付勢信号CA1，CA2，CA3を発信している。こ
のような配置のため、制御ラインの１つにある電圧は、
このラインに関連しているセグメントの増幅器の付勢を
決定する。CMOS技術での実施例の見地にたって、対応す
る増幅器の付勢を促すのは事実、ラインの放電である。
従って、増幅をトリガするためには、正電圧に最初に予
備充電されたラインを放電するための手段を備えるたけ
で充分である。

例えば、第２のセグメントに関連するラインNAC2は、開
閉器１３を介して接地される。この開閉器は転送装置１
６の出力信号T1によって制御され、この装置１６はその
入力において最初の２つのセグメント間に配置された開
閉器に対する選択信号C12を受信する。転送装置はその
入力において、最初の２つのセグメントに関連する２つ
の制御ラインNAC1およびNAC2にも接続されている。選択
信号C12が制御する開閉器を導通状態に設定することに
対応する論理値を該選択信号C12が有しているという条
件で、ラインNAC1，NAC2にいずれか１つが放電される時
に、転送装置１６は、この装置が出力する信号T1が、開
閉器１３を導通するように設計されている。他方、第１
のセグメントの制御ラインNAC1は、転送装置１６の出力
信号T1によって同様に制御される開閉器１２にも接続さ
れている。

同じように、第３のセグメントに関連する制御ラインNA
C3はもう１つの転送装置２６によって制御される開閉器
２３に接続され、この装置２６は第２及び第３のセグメ
ント間にハイツされた開閉器を選択する信号を受信す
る。転送装置２６の出力信号T2は開閉器２３の制御入力
に与えられる。同様に、第２の制御ラインは、信号T2に
よって制御されるもう１つの開閉器２２に接続されてい
る。

制御ラインNAC1，NAC2，NAC3は、それぞれ開閉器PC1，P
C2，PC3を介して電圧供給源にも接続されている。これ
らの開閉器の各々はクロック信号PH0によって制御され
る。

最後に、これら３つの制御ラインNAC1，NAC2，NAC3は、
回路１４，２４，３４のそれぞれから発信する信号AC
1，AC2．AC3によって、それぞれ制御される補助開閉器
１１、２１、３１を介して接地される。これらの選択及
び付勢回路１４、２４、３４は、読取り制御信号RD1，R
D2，RD3がそのメカにある時、対応する開閉器１１、２
１、３１を閉成するように制御する信号を発言するよう
に設計されている。この配置によって、１つのセグメン
トが読取りのために選択されるとすぐに、制御装置の機
能をトリガすることが可能とされる。

第１図は３つの母線セグメントのみを図示してるが、説
明している実施例は、一般に、任意の数のセグメントに
適用可能である。これを行うためには、各セグメント毎
に、例えば第１図に示す第２のセグメントB02，B12のた
めに記載されている要素を配置するだけでよい。これら
要素とは、制御ラインNAC2、このラインの放電手段２
２、この放電手段２２を制御する転送装置２６、隣接す
るラインの放電手段２３、予備充電する手段PC2、及び
セグメントに接続されているこれらの２進回路が読取ら
れ得る場合に設けられる任意選択的な補助放電手段２１
である。このように、母線制御手段は母線の構造につい
て詳述されたモデュール構造を有している。従って、制
御モデュールは、CADシステム（電算機利用設計）と一
体の標準セルを含み得る。

以下、第１図の制御装置の動作について述べる。図示す
る実施例は、第１のセグメントの回路から発信されるデ
ータが、このデータが記憶されるべき第３のセグメント
に向かって転送される場合である。制御装置は、２つの
段階で動作し、少なくともその１つはクロック信号PH0
によって規定される予備充電段階に対応する。この段階
は制御ラインを正電圧Vddに充電する目的を有してい
る。さらに、この実施例によれば、第１のセグメントの
読取り制御信号RD1及び選択制御信号SEL1が、選択及び
付勢回路１４に印加される。同様に、開閉器の選択信号
C12，C23が付勢状態である。第２のクロック信号PH2に
よって決定される読取り段階の時に、回路１４は、一方
では、第１のセグメントの回路の１つの選択信号SM1を
出力し、他方では、このセグメントに関連する制御ライ
ンNAC1を放電する開閉器１１の制御信号AC1を出力す
る。結果として、回路M1はビットラインB01，B11と通じ
る。

さらに、制御ラインNAC1は、開閉器１１を介して放電す
る。この放電は増幅回路１５を付勢し、該増幅回路１５
の出力端から増幅装置A1の付勢信号CA1が出力される。
また、制御ラインの放電は、選択信号C12によって有効
化されている転送装置１６によっても検出される。転送
装置は、次に隣接するラインNAC2の開閉器１３の付勢を
促してこのライン放電を促す。同じく、この放電によっ
て、第２の母線セグメントの増幅器A2の付勢を促す。更
に、信号C23によって有効化されている転送装置２６
は、次の制御ラインNAC3の開閉器２３の付勢を促し、こ
れによって第３のセグメントの増幅器A3の付勢を促す。

この実施例によれば、第１のセグメントから発信される
データは、第３のセグメントの回路の１つM3に書込まれ
なければならないので、書込み制御信号WR3が、回路M3
の予備選択信号SEL3と同様に、付勢及び選択回路３４に
印加される。書込み段階を規定するクロック信号PH3付
勢状態であり、回路３４は選択信号SM3を選択された回
路M3に供給する。この回路M3はラインB03，B13と通じ、
その電圧は３つの増幅器A1，A2，A3によって、書込みを
可能にするレベルにある。

上述した機能を一般化することは容易である。特に、第
１と最後のセグメントの間に配置される中間セグメント
の数を増やすことが出来る。同じく、複数のセグメント
への書込みを同時に制御することが出来る。この装置は
２方向に動作することが出来る。また、読取り状態に制
御されたセグメントの両側にデータを転送するよう制御
することが出来る。

第２図は、第１図に示す回路の更に詳細な実施例を示
す。この図に於いても、第１のセグメントの２つのビッ
トラインB01，B11が示されている。これらのラインに増
幅器装置A1が接続されている。このセグメントはトラン
ジスタNMOS，S01，S11を介して隣接するセグメントに接
続されている。これらのトランジスタのそれぞれのドレ
ーンからソースまでの通路は隣接する２つのセグメント
の同じような２つのラインと直列に接続されている。従
って、トランジスタS01は第１のセグメントのラインB01
を、第２のセグメントのラインB02に接続している。デ
ータの単語がビットで表される回数だけこの配置を追加
することができる。

制御ラインNAC1は、PMOSタイプのトランジスタPC1のド
レーンに接続されており、（このｐ−チャンネルのMOS
タイプのトランジスタは、そのゲートに付けられた小さ
な丸印によって表されている。）そのソースは供給電圧
Vddに接続されている。このトランジスタのゲートはク
ロック信号PHOの補完信号NPHOを受信する。このトラン
ジスタPC1は、制御ラインの予備充電手段を構成してい
る。制御ラインNAC1は、また、NMOSタイプのトランジス
タ１２のドレーンにも接続され、そのソースは接地され
ている。

同様に、隣接する制御ラインNAC2はもう１つのNMOSタイ
プのトランジスタ１３のドレーンに接続され、そのソー
スは接地されている。２つのトランジスタ１２、１３は
ラインNAC1，NAC2の放電手段をそれぞれ構成している。
これらのトランジスタのゲートは転送装置１６の出力信
号T1を受信する。この装置はANDゲート17によって構成
されており、その２つの入力は２つの制御ラインNAC1，
NAC2にそれぞれ接続されている。このANDゲートの出力
はNORゲート１８の一方の入力に接続され、その出力は
信号T1を供給している。ゲート１８の第２の入力はNAND
ゲートから発言される信号C12を受信している。このゲ
ートは読取り段階を決定するクロック信号PH2と第１と
第２のセグメントの直列接続を制御する信号SW12を入力
において受信する。信号C12はパワーインバータ１９の
入力にも印加され、その出力は２つの隣接するセグメン
トを接続するS01，S11のようなトランジスタの２つのゲ
ートに接続される。

制御ラインNAC1は、パワーインバータ５１から成る増幅
回路１５の入力に接続され、その出力は増幅期A1の付勢
信号CA1を発信している。このインバータの出力は第２
のインバータ５２の入力に接続され、その出力は第１の
インバータ５１の入力に接続されている。これら二つの
インバータは信号NAC1の増幅と制御ラインNAC1にある電
圧の維持の二つの機能を有するフリップフロップを構成
している。

制御ラインNAC1は更にNMOSタイプのトランジスタ１１の
ドレーンに接続されており、そのソースは接地されてい
る。このトランジスタのゲートは回路１４から発信され
る信号AC1を受信する。このトランジスタ１１は、第１
図に示す第２の放電手段を構成している。

第２図に示す回路の機能を、通常の正論理を使って説明
する。上述するように、第１のセグメントから図の右側
に配置されている隣接するセグメントに向かってデータ
を転送する場合を示している。この場合、信号SW12は論
理値１をとり、これは二つの隣接するセグメントを接続
する開閉器の閉成の予備選択に相当する。

予備充電の間、クロック信号PHOは論理値１を取り、補
完信号NPHOは値０を取る。結果として、Ｐタイプのトラ
ンジスタPC1をこの段階の間導通する。ラインNAC1は正
電圧Vddに充電される。総ての母線制御ラインは同じ要
領で放電される。

読取り段階の時、クロック信号PH2は論理値１を取り、
ゲート２０の出力信号は論理値０を取り、その間パワー
インバータ１９の出力電圧NC12は正になり、トランジス
タS01，S11を導通する。第１のセグメントは読取り状態
で制御されるので、信号AC1は、この段階の間、論理値
１を取ることになる。トランジスタ１１は次に導通し、
ラインNAC1を放電する。このラインの放電は二つの結果
を生む。すなわち、一つは、パワーインバータ５１の出
力は論理値１を取って、セグメントの増幅器Ａ１を付勢
する。もう一つは、ANDゲート１７の出力は論理値０を
取り、NORゲート１８の出力Ｔ１は正電圧を取ってライ
ンNAC2の放電トランジスタ１３を導通する。

第３図は転送装置１６のCMOS技術の実施態様を示す。供
給電圧Vddに接続されたソースを有するPMOSタイプの第
１のトランジスタP1は、そのゲートで選択信号C122を受
信する。そのドレーンは二つの制御ラインNAC1，NAC2に
それぞれ接続されたゲートを有するPMOSタイプの他の二
つのトランジスタP2，P3のソースに接続されている。二
つのトランジスタP1，P2のドレーンは互いに接続され
て、装置の出力T1を構成している。この接続点は接地さ
れたソース及び信号C12を受信するゲートを有するNMOS
タイプの第４のトランジスタN1のドレーンに接続され
る。この共通点は信号NAC1を受信するゲート及び、信号
NAC2を受信するゲート及び接地されたソースを有するNM
OSタイプの第６のトランジスタN3のドレーンに接続され
たソースを有するNMOSタイプの第５のトランジスタのド
レーンに接続されている。

この回路の動作は明らかであるので、ここでは説明しな
い。出力電圧T1は、信号NAC1，NMC2のいずれか一つがゼ
ロ電圧となり、かつ信号C12もまたゼロ電圧である場
合、正の値を取る。

第４図は第１図に示すいずれか一つの選択及び付勢回路
１４、２４、３４の実施態様を示す。この回路は、関連
する母線セグメントの読取り制御信号RD1をそれぞれ受
信する二つの入力を有する第１のANDゲートを含んでい
る。ANDゲート４１の他の入力は読取り段階を決定する
クロック信号PH2を受信する。ANDゲートの出力は開閉器
１１の放電を制御する信号AC1を発信する。書込み制御
信号WR及び書込み段階を決定するクロック信号PH3は、
第２のANDゲート４２の入力に印加される。二つのANDゲ
ート４１，４２の出力は、ORゲート４３の入力に接続さ
れる。ORゲート４３の出力PHは、二つの入力を有する第
３のANDゲート４４の入力に印加され、その第２の入力
は関係するセグメントの回路の一つの予備選択信号SEL1
を受信する。ANDゲート４４の出力はこの回路の選択信
号SM1を発信する。第４図は、例として、セグメントの
第２の回路の予備選択信号PH及びSEL11のそれぞれを受
信する二つの入力を有する第４のANDゲート４５を示
す。このANDゲート４５はこの回路の選択信号SM11を発
信する。同じ要領で接続された補助ANDゲートが、母線
セグメントが個別に選択可能な他の回路に接続させる場
合に、レジスタバンクの場合のように、設けられる。第
４図の回路は下記のように動作する。読取りまたは書込
み制御の場合、予備選択信号SEL1，SEL11の一つが論理
値１を取る。読取りの場合には、読取り制御信号RD1は
論理値１を持ち、信号AC1は読取り段階PH2の段階の間こ
の同じ論理値１を取る。同じく、信号PHは論理値１を持
ち、予備選択回路の選択信号SM1，SM11の一つは段階PH2
の間この同じ値を有する。逆に、書込みの場合には、信
号WR1は論理値１を有し、ANDゲート４２の出力は書込み
段階の間これと同じ値１を取る。書込みのための予備選
択された回路の選択信号SM1，SM11の一つの段階PH3の間
に１となる。信号AC1は論理値０を維持する。

この回路によって、これらの回路の一つが読取り状態に
選択される母線セグメントに関連する制御ラインNAC1の
第２の放電手段１１の付勢を可能にすることが分かっ
た。逆に、この母線セグメントの回路の一つにおいて書
込み時、関連する制御ラインは信号AC1によっては放電
しない。一方、セグメントの回路の一つ選択が、読取り
制御信号RD1が付勢状態であれば、読取り段階PH2の間
に、かつ書込み制御信号WR1が付勢状態であれば、書込
み段階の間に起きる。

第５図は本発明による制御装置に於いて、３つの母線セ
グメントが、読取り状態に予備選択された第１のセグメ
ントと、書込み状態に予備選択された第３のセグメント
の間をデータ転送するために設けられる上述した場合に
生じる主な信号のタイムチャート図を示す。

タイムチャート図Ａは、コンピュータの中央演算処理装
置の分類に使われる４つのクロック段階PH0，PH1，PH
2，PH3を決定する信号を示す。段階PH2は読取り作業に
使われる。段階PH3は書込み作業に使われ、段階PH0，PH
1は母線ラインの電圧を放電かつイコライズする段階
を、決定する。

タイムチャート図Ｂは、第１のセグメントを第２のセグ
メントに、第２のセグメントを第３のセグメントにそれ
ぞれ接続する開閉器に印加される選択信号C12，C23を示
す。

タイムチャート図Ｃは、第１のセグメントの回路の一つ
の選択信号SM1を示す。

タイムチャート図Ｄは、ラインNAC1の放電開閉器１１を
制御する信号AC1を示す。

タイムチャート図Ｅ、Ｇ及びＩは、３つの制御NAC1，NA
C2，NAC3にあるそれぞれの電圧を示す。

タイムチャート図Ｆ及びＨは、転送装置１６，２６から
発信されるそれぞれの制御信号T1及びT2を示す。

タイムチャート図Ｊ，Ｋ及びＬは、３つのセグメントの
３つの増幅器A1，A2，A3に印加されるそれぞれの制御信
号CA1，CA2，CA3を示す。

タイムチャート図Ｍは、第３の母線セグメントの回路M3
の一つに印加される予備信号SM3を示す。

タイムチャート図Ｎは、第１のセグメントのビットライ
ンの一つにある電圧の時間による変化を示す。この図
は、読まれる２進値がこのラインの電圧がゼロ値に相当
する時に、５ボルトに予備充電される場合に相当する。

読取り段階は、時間ｔ_０で出発し、この瞬間に、ビット
ライン及び制御ラインは供給電圧に予備充電される。段
階_ｐｈ２の間、選択信号C12，C23は論理値０維持される
が、信号SM1及びAC1は論理値１を維持する。信号AC1を
１にすることにより、制御ラインNAC1の放電を促し、こ
のラインの時定数により少し遅れてから、時間t1で論理
値０に移る。これにより、時間ｔ_１′で信号CA1を論理
値１にする。同じく、転送装置１６の出力に現れる信号
T1は論理値１になり、この信号は、このラインの時定数
により遅れて、時間ｔ_２でラインNAC2の放電をする。ラ
インNAC2の放電は、第２のセグメントの増幅器の制御信
号CA2の時間ｔ_２′で、論理値１にする。この放電は第
２の転送装置２６の出力にある信号T2の論理値を１に
し、制御ラインNAC3は時間ｔ_３で論理値０を取る。この
放電は第３のセグメントの増幅器を付勢する信号CA3を
１にする。

タイムチャート図Ｎに示す電圧は時間ｔ_１′、ｔ_２′、
ｔ_３′は、それぞれ３つの増幅器A1，A2，A3の連続付勢
を反映している。

読取り段階PHEの間、第３のセグメントの一つの選択信
号SM3は、この回路内でこの段階の間に、書込みを可能
にする論理値１を取る。

段階PHOの時、予備充電の開閉器PC1，PC2，PC3は閉じら
れる、これにより総ての母線の制御ラインを論理値１に
する。結果として、信号T1およびT2は、増幅器CA1，CA
2，CA3の制御信号同様にゼロにセットされる。対応する
増幅器A1，A2，A3は消勢され、これにより母線ラインの
予備充電を可能にする。

実施例として記載した制御装置の動作は、増幅器の付勢
が異なる母線セグメントによって転送されるデータの伝
播を伴う制御信号の伝播によって継続的になされること
を示している。

データの転送に使われるセグメントの増幅器は付勢状態
であり、この転送によって発生するセグメントに関連す
る増幅器の無益な電力消費を回避することが出来る。

制御ラインの能力は二つの連続する増幅器の付勢の間に
適当な遅れを導入し、増幅器に充分な増幅時間を与える
ための時定数を導入するためには充分である。CMOS技術
の実施例の場合に於いて、制御ラインの容量は容易に計
算され、用いられるMOSトランジスタの構造容量を測定
することにより得られる。第５図のタイムチャート図に
示す隣接する二つの増幅器の付勢の間の遅れは、図面を
読み易くするために実際よりも大きく示している。事
実、二つの付勢の時間差はクロック段階PH2の長さより
遥かに短い。実際には、多数の母線セグメントを接続す
ることが可能であり、総ての増幅器は二つの段階PH2，P
H3によって決められる時間差の中で付勢されることが確
認された。

【図面の簡単な説明】

第１図は３つの母線セグメントに関連する制御装置の概
略図、第２図は本発明の制御装置の一部をなすモチュー
ルの実施例を示す概略図、第３図は第２図に示す装置の
一部をなす転送装置のCMOS技術の概略図、第４図は本発
明の制御装置の一部をなす選択及び付勢の実施例概略図
及び第５図は本明の制御装置の機能を説明するためのタ
イムチャート図である。 S01，S11，SO2，S12：開閉器、C12，C23：選択信号、CA
1，CA2，CA3：付勢信号、B01，B11，B02，B03，B13，：
セグメントライン、12、13、16、22、23、26：制御手
段、14、11、24、21、34、31：トリガ手段、RD1，RD2，
RD3：読取り制御信号

Claims

【特許請求の範囲】

【請求項１】複数の絶縁セグメントによって構成され、
１つのセグメントから他のセグメントにデータを転送す
ることができ、隣接する２つのセグメントは選択信号
（C12，C23）によって制御される開閉器（S01，S11，SO
2，S12）によって互いに接続され、付勢信号（CA1，CA
2，CA3）によって制御される増幅装置（A1，A2，A3）は
前記セグメントのライン（B01，B11，B02，B12，B03，B
13）上に生じる電圧を増幅するよう各母線セグメントに
関連している母線制御装置であって、いずれか１つのセ
グメントに隣接するセグメントの増幅器が付勢された状
態及び該いずれか１つのセグメントを前記隣接するセグ
メントに接続する開閉器の選択信号（C12，C13）が付勢
された状態の双方の状態が生じた時に、前記いずれか１
つのセグメントの増幅器を付勢するための制御手段（1
2，13，16，22，23，26）を含むことを特徴とする母線
制御装置。
【請求項２】前記セグメントに関連する増幅器（A1，A
2，A3）を、前記セグメントに接続された回路の１つに
対する読取り制御信号（RD1，RD2，RD3）に応答して付
勢するための母線セグメントの少なくとも１つに関連す
るトリガ手段（14，11，24，21，34，31）を含む事を特
徴とする特許請求の範囲第１項に記載の母線制御装置。
【請求項３】前記制御装置が制御ライン（NAC1，NAC2，
NAC3）を含み、各制御ライン(NAC2)は母線セグメントの
１つに振り当てられており、予備充電手段(PC2)が前記
ラインを予備充電段階の間に所定の電圧に予備充電する
ために備えられており、前記ラインの第１の放電手段(1
3)が、前記セグメントに隣接するセグメントに振り当て
られた制御ライン(NAC1)の電圧、及び前記セグメントを
前記隣接するセグメントに接続する開閉器の選択信号(C
12)に応答して転送装置(16)によって制御され、ライン
の放電が、関連するセグメントの増幅装置の付勢を生起
せしめる事を特徴とする特許請求の範囲第２項に記載の
母線制御装置。
【請求項４】制御ライン(NAC2)の前記第１の放電手段
が、少なくとも１つのｎ−チャンネル電界効果タイプの
放電トランジスタ(13)から成り、そのソースは接地さ
れ、そのドレーンは前記制御ライン(NAC2)に接続され、
そのゲートは転送装置(16)の出力信号(T1)を受信する事
を特徴とする特許請求の範囲第３項に記載の母線制御装
置。
【請求項５】２つの隣接するセグメントに関連する転送
装置(16)が、隣接する２つのセグメントに振り当てられ
た２つの制御ライン（NAC1，NAC2）にそれぞれ接続され
た２つの入力を有するＡＮＤゲート(17)によって構成さ
れており、前記ＡＮＤゲート(17)の出力は、ＮＯＲゲー
ト(18)の一方の入力に接続され、その他方の入力は、選
択信号(NC12)が、隣接する２つのセグメントを接続する
開閉器を閉成制御したとき、論理値１を取る補完信号(C
12)を受信し、ＮＯＲゲート(18)の出力(T1)は２つの制
御ラインにそれぞれに振り当てられた２つの放電トラン
ジスタ（12，13）のゲートに接続される事を特徴とする
特許請求の範囲第４項に記載の母線制御装置。
【請求項６】母線セグメントの１つに関連する前記トリ
ガ手段が、読取り制御信号（RD1，RD2，RD3）を受信す
る付勢回路（14，24，34，41）によって構成されてお
り、その出力（AC1，AC2，AC3）は前記セグメントに振
り当てられた制御ライン（NAC1，NAC2，NAC3）の第２の
放電手段（11，21，31）の制御入力に印加される事を特
徴とする特許請求の範囲第３項から第５項のいずれか１
項記載の母線制御装置。
【請求項７】前記第２の放電手段が、ｎ−チャンネル電
界効果タイプの放電トランジスタ（11，21，31）によっ
て構成され、そのソースは接地され、そのドレーンは制
御ライン（NAC1，NAC2，NAC3）に接続され、そのゲート
は付勢回路（14，24，34，41）の出力（AC1，AC2，AC
3）に接続される事を特徴とする特許請求の範囲第６項
記載の母線制御装置。
【請求項８】前記予備充電手段(PC1)がｐ−チャンネル
電界効果タイプの予備充電トランジスタによって構成さ
れており、そのソースは正電圧供給電源(Vdd)に接続さ
れ、そのドレーンは制御ライン（NAC1，NAC2，NAC3）に
接続され、そのゲートは、予備充電段階の間、前記予備
充電トランジスタを導通する信号(NPHO)を受信する事を
特徴とする特許請求の範囲第３項から第７項のいずれか
１項記載の母線制御装置。
【請求項９】母線セグメントに割り当てられた制御ライ
ンNAC1，NAC2，NAC3）が、電力インバータ(51)の入力に
接続され、該電力インバータの出力は、前記セグメント
の増幅装置（A1，A2，A3）に対して付勢信号（CA1，CA
2，CA3）を供給し、第２のインバータ(52)は前記電力イ
ンバータ(51)の出力及び入力にそれぞれ接続された入力
及び出力を有する事を特徴とする特許請求の範囲第８項
記載の母線制御装置。
【請求項１０】隣接する２つのセグメントを接続する前
記開閉器（S01，S11，S02，S12）は、母線が有するライ
ンと同じ数のｎ−チャンネル電界効果トランジスタによ
って構成されており、該トランジスタのドレーン・ソー
ス通路は、隣接するセグメントの２つの対応するライン
と直列接続され、前記トランジスタのゲートは選択信号
(NC12)を受信する事を特徴とする特許請求の範囲第１項
から第９項のいずれか１項記載の母線制御装置。