JPH1173258A - 低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器 - Google Patents
低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器Info
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- JPH1173258A JPH1173258A JP9232965A JP23296597A JPH1173258A JP H1173258 A JPH1173258 A JP H1173258A JP 9232965 A JP9232965 A JP 9232965A JP 23296597 A JP23296597 A JP 23296597A JP H1173258 A JPH1173258 A JP H1173258A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 消費電力の低減化及びデータ転送の高速化を
実現することができる低消費電力バス構造を提供するこ
とである。 【解決手段】 ＬＳＩチップ上に配置された複数の機能
ブロック１、３、５、７が接続され、各機能ブロック間
のデータ転送に使用されるバス９を複数のサブセクショ
ン９ａ、９ｂ、９ｃに分割し、データ転送頻度の高い機
能ブロックの組、例えば１及び７を同一のサブセクショ
ン９ｂに接続する。さらに、分割された各サブセクショ
ン間には、それらを任意に電気的に接続または遮断する
ことが可能な接続手段２９及び３１を設ける。そして、
データ転送頻度の高い機能ブロック間でデータ転送する
場合にはそれらが接続されているサブセクションを接続
手段により他のサブセクションから電気的に遮断する。
実現することができる低消費電力バス構造を提供するこ
とである。 【解決手段】 ＬＳＩチップ上に配置された複数の機能
ブロック１、３、５、７が接続され、各機能ブロック間
のデータ転送に使用されるバス９を複数のサブセクショ
ン９ａ、９ｂ、９ｃに分割し、データ転送頻度の高い機
能ブロックの組、例えば１及び７を同一のサブセクショ
ン９ｂに接続する。さらに、分割された各サブセクショ
ン間には、それらを任意に電気的に接続または遮断する
ことが可能な接続手段２９及び３１を設ける。そして、
データ転送頻度の高い機能ブロック間でデータ転送する
場合にはそれらが接続されているサブセクションを接続
手段により他のサブセクションから電気的に遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、消費電力の低減化
を実現することができるＬＳＩチップに関し、特に、Ｌ
ＳＩチップのバス構造に関する。
を実現することができるＬＳＩチップに関し、特に、Ｌ
ＳＩチップのバス構造に関する。
【０００２】
【従来の技術】ＬＳＩ（Large Scale Integrated Circu
it）チップ内部のコア部には複数の機能ブロックが存在
しており、これら機能ブロック間はバス（bus ）で接続
される。
it）チップ内部のコア部には複数の機能ブロックが存在
しており、これら機能ブロック間はバス（bus ）で接続
される。
【０００３】図１２は、機能ブロック間を接続する従来
のバス構造を示す模式図である。図１２に示すように、
機能ブロック１００１、１００３、１００５、１００７
がバス１００９にそれぞれ接続され、バス１００９は共
有されている。各機能ブロックの出力信号はそれぞれバ
スドライバ１０１１、１０１３、１０１５、１０１７を
介してバス１００９に接続され、一方、各機能ブロック
の入力信号はそれぞれバッファ１０１９、１０２１、１
０２３、１０２５を介してバス１００９にそれぞれ接続
されている。例えば、機能ブロック１００１は、その出
力信号がバスドライバ１０１１を介してバス１００９に
接続され、その入力信号がバッファ１０１９を介してバ
ス１００９に接続されている。
のバス構造を示す模式図である。図１２に示すように、
機能ブロック１００１、１００３、１００５、１００７
がバス１００９にそれぞれ接続され、バス１００９は共
有されている。各機能ブロックの出力信号はそれぞれバ
スドライバ１０１１、１０１３、１０１５、１０１７を
介してバス１００９に接続され、一方、各機能ブロック
の入力信号はそれぞれバッファ１０１９、１０２１、１
０２３、１０２５を介してバス１００９にそれぞれ接続
されている。例えば、機能ブロック１００１は、その出
力信号がバスドライバ１０１１を介してバス１００９に
接続され、その入力信号がバッファ１０１９を介してバ
ス１００９に接続されている。
【０００４】制御信号ＣＯＮＴ１００、ＣＯＮＴ２０
０、ＣＯＮＴ３００、ＣＯＮＴ４００は、各バスドライ
バの制御信号である。各バスドライバはこれら制御信号
によってバス１００９と機能ブロックとの接続状態を決
定する。例えば、制御信号ＣＯＮＴ１００が“ａｃｔｉ
ｖｅ”のときには機能ブロック１００１のデータをバス
１００９に出力し、一方“ｉｎａｃｔｉｖｅ”のときに
は機能ブロック１００１のデータをバス１００９に出力
しない。他のバスドライバについても同様である。
０、ＣＯＮＴ３００、ＣＯＮＴ４００は、各バスドライ
バの制御信号である。各バスドライバはこれら制御信号
によってバス１００９と機能ブロックとの接続状態を決
定する。例えば、制御信号ＣＯＮＴ１００が“ａｃｔｉ
ｖｅ”のときには機能ブロック１００１のデータをバス
１００９に出力し、一方“ｉｎａｃｔｉｖｅ”のときに
は機能ブロック１００１のデータをバス１００９に出力
しない。他のバスドライバについても同様である。
【０００５】バス１００９は共有であるため、一組の機
能ブロックがデータを転送している間、他の機能ブロッ
クがバス１００９にデータを出力することを防止しなけ
ればならない。そのため、例えばバス調停回路１０２７
をコア部に設け、制御信号ＣＯＮＴ１００、ＣＯＮＴ２
００、ＣＯＮＴ３００、ＣＯＮＴ４００のうち“ａｃｔ
ｉｖｅ”となるのは常にいずれか１つであるように制御
する。例えば、機能ブロック１００１から機能ブロック
１００７にデータを転送する場合には、制御信号ＣＯＮ
Ｔ１００のみを“ａｃｔｉｖｅ”、その他の制御信号を
すべて“ｉｎａｃｔｉｖｅ”とし、機能ブロック１００
１のデータをバスドライバ１０１１、バス１００９、バ
ッファ１０２５を介して機能ブロック１００３に転送す
る（図中Ａで示す矢印参照）。
能ブロックがデータを転送している間、他の機能ブロッ
クがバス１００９にデータを出力することを防止しなけ
ればならない。そのため、例えばバス調停回路１０２７
をコア部に設け、制御信号ＣＯＮＴ１００、ＣＯＮＴ２
００、ＣＯＮＴ３００、ＣＯＮＴ４００のうち“ａｃｔ
ｉｖｅ”となるのは常にいずれか１つであるように制御
する。例えば、機能ブロック１００１から機能ブロック
１００７にデータを転送する場合には、制御信号ＣＯＮ
Ｔ１００のみを“ａｃｔｉｖｅ”、その他の制御信号を
すべて“ｉｎａｃｔｉｖｅ”とし、機能ブロック１００
１のデータをバスドライバ１０１１、バス１００９、バ
ッファ１０２５を介して機能ブロック１００３に転送す
る（図中Ａで示す矢印参照）。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のバス構造には、以下に述べるような問題があっ
た。
た従来のバス構造には、以下に述べるような問題があっ
た。
【０００７】それは、消費電力の増大化である。機能ブ
ロック間のデータ転送の際に、バス上のすべての寄生容
量を充放電するため、その寄生容量が大きい場合には、
大きな電力を消費してしまう。ＣＭＯＳ ＬＳＩでは、
消費電力の大半がこの寄生容量の充放電によるダイナミ
ックパワーである。バスの寄生容量は、バス長が長くな
ったり、バスに接続するバスドライバ、バッファの数が
多くなると、増大するが、ＬＳＩの高性能化等に伴い、
こららの寄生容量が増えるのは必至である。従って、消
費電力の増大化は免れない状況にある。特に、近年、バ
ッテリーで動作する携帯情報機器の普及が著しいが、か
かる携帯情報機器ではバッテリー寿命をできるだけ長く
することが不可欠である。そのため、バッテリーの長寿
命化の一つの手段として搭載するＬＳＩチップの低消費
電力化が強く望まれている。
ロック間のデータ転送の際に、バス上のすべての寄生容
量を充放電するため、その寄生容量が大きい場合には、
大きな電力を消費してしまう。ＣＭＯＳ ＬＳＩでは、
消費電力の大半がこの寄生容量の充放電によるダイナミ
ックパワーである。バスの寄生容量は、バス長が長くな
ったり、バスに接続するバスドライバ、バッファの数が
多くなると、増大するが、ＬＳＩの高性能化等に伴い、
こららの寄生容量が増えるのは必至である。従って、消
費電力の増大化は免れない状況にある。特に、近年、バ
ッテリーで動作する携帯情報機器の普及が著しいが、か
かる携帯情報機器ではバッテリー寿命をできるだけ長く
することが不可欠である。そのため、バッテリーの長寿
命化の一つの手段として搭載するＬＳＩチップの低消費
電力化が強く望まれている。
【０００８】また、一方で、データ転送の遅延化という
問題もある。上述した寄生容量の増大に伴い、ＣＲ積の
値が大きくなり、そのため大幅なデータ転送遅延が起き
てしまうのである。近年のＬＳＩにおいては、データの
転送速度が全体の性能を決めており、データ転送の高速
化は非常に重要な事柄である。
問題もある。上述した寄生容量の増大に伴い、ＣＲ積の
値が大きくなり、そのため大幅なデータ転送遅延が起き
てしまうのである。近年のＬＳＩにおいては、データの
転送速度が全体の性能を決めており、データ転送の高速
化は非常に重要な事柄である。
【０００９】本発明は上記事情に鑑みて成されたもので
あり、その目的は、消費電力の低減化及びデータ転送の
高速化を実現することができる低消費電力バス構造を提
供することにある。
あり、その目的は、消費電力の低減化及びデータ転送の
高速化を実現することができる低消費電力バス構造を提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、図１に示すように、ＬＳＩチップ上に配
置された複数の機能ブロック１、３、５、７が接続さ
れ、各機能ブロック間のデータ転送に使用されるバス９
を複数のサブセクション９ａ、９ｂ、９ｃに分割し、さ
らに、複数の機能ブロック１、３、５、７のうち互いに
データを転送し合う頻度の高い機能ブロックの組（例え
ば、機能ブロック１と機能ブロック７）を同一のサブセ
クション（例えばサブセクション９ｂ）に接続すると共
に、分割された各サブセクション間にそれらを任意に電
気的に接続または遮断可能な接続手段（双方向バスドラ
イバ）２９、３１を設けたことを特徴とする。
めに本発明は、図１に示すように、ＬＳＩチップ上に配
置された複数の機能ブロック１、３、５、７が接続さ
れ、各機能ブロック間のデータ転送に使用されるバス９
を複数のサブセクション９ａ、９ｂ、９ｃに分割し、さ
らに、複数の機能ブロック１、３、５、７のうち互いに
データを転送し合う頻度の高い機能ブロックの組（例え
ば、機能ブロック１と機能ブロック７）を同一のサブセ
クション（例えばサブセクション９ｂ）に接続すると共
に、分割された各サブセクション間にそれらを任意に電
気的に接続または遮断可能な接続手段（双方向バスドラ
イバ）２９、３１を設けたことを特徴とする。
【００１１】本発明の特徴によれば、データを転送し合
う頻度の高い機能ブロック間で実際にデータの転送を行
う場合、これらが接続されたサブセクションを双方向バ
スドライバで他のサブセクションと電気的に遮断するこ
とにより、バス全体の寄生容量が充放電されることはな
くなる。すなわち、従来のようにバス全体の寄生容量を
充放電していた場合に比べ、データ転送の頻度の高い機
能ブロック間でデータ転送時に充放電するバスの寄生容
量は減少する。従って、消費電力を全体的に低減するこ
とが可能となる。また、同一のサブセクションに接続さ
れている機能ブロック間でデータ転送を行う場合、上述
したようにバスの寄生容量が減少するので、ＣＲ値は低
減されデータ転送の高速化が同時に実現される。
う頻度の高い機能ブロック間で実際にデータの転送を行
う場合、これらが接続されたサブセクションを双方向バ
スドライバで他のサブセクションと電気的に遮断するこ
とにより、バス全体の寄生容量が充放電されることはな
くなる。すなわち、従来のようにバス全体の寄生容量を
充放電していた場合に比べ、データ転送の頻度の高い機
能ブロック間でデータ転送時に充放電するバスの寄生容
量は減少する。従って、消費電力を全体的に低減するこ
とが可能となる。また、同一のサブセクションに接続さ
れている機能ブロック間でデータ転送を行う場合、上述
したようにバスの寄生容量が減少するので、ＣＲ値は低
減されデータ転送の高速化が同時に実現される。
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００１３】図１は、本発明の第１の実施の形態に係る
バス構造を示す模式図である。図１は、ＬＳＩチップ上
のＩ／Ｏ部を除いたコア部を示すものである。各機能ブ
ロックは、ＣＰＵコア、メモリ（ＳＲＡＭ、ＤＲＡＭ、
ＲＯＭ等）、グルー・ロジック、割り込みコントロー
ラ、ＤＭＡコントローラ、ＭＰＥＧデコーダ、ｓｅｒｉ
ａｌＩ／Ｏ、ｐａｒａｌｌｅｌＩ／Ｏといった既設計ま
たは新規設計の機能部品を示している。また、ＬＳＩチ
ップがマイクロプロセッサやＤＳＰ等の場合には、整数
演算ユニットや浮動小数点ユニット、バス制御ユニッ
ト、命令フェッチユニット、分岐制御ユニット、レジス
タファイル、キャッシュメモリ等に相当する。
バス構造を示す模式図である。図１は、ＬＳＩチップ上
のＩ／Ｏ部を除いたコア部を示すものである。各機能ブ
ロックは、ＣＰＵコア、メモリ（ＳＲＡＭ、ＤＲＡＭ、
ＲＯＭ等）、グルー・ロジック、割り込みコントロー
ラ、ＤＭＡコントローラ、ＭＰＥＧデコーダ、ｓｅｒｉ
ａｌＩ／Ｏ、ｐａｒａｌｌｅｌＩ／Ｏといった既設計ま
たは新規設計の機能部品を示している。また、ＬＳＩチ
ップがマイクロプロセッサやＤＳＰ等の場合には、整数
演算ユニットや浮動小数点ユニット、バス制御ユニッ
ト、命令フェッチユニット、分岐制御ユニット、レジス
タファイル、キャッシュメモリ等に相当する。
【００１４】図１に示すように、機能ブロック１、３、
５、７がバス９にそれぞれ接続され、バス９は共有され
ている。各機能ブロックの出力信号はそれぞれバスドラ
イバ１１、１３、１５、１７を介してバス９に接続さ
れ、一方、各機能ブロックの入力信号はそれぞれバッフ
ァ１９、２１、２３、２５を介してバス９にそれぞれ接
続されている。例えば、機能ブロック１は、その出力信
号がバスドライバ１１を介してバス９に接続され、その
入力信号がバッファ１９を介してバス９に接続されてい
る。
５、７がバス９にそれぞれ接続され、バス９は共有され
ている。各機能ブロックの出力信号はそれぞれバスドラ
イバ１１、１３、１５、１７を介してバス９に接続さ
れ、一方、各機能ブロックの入力信号はそれぞれバッフ
ァ１９、２１、２３、２５を介してバス９にそれぞれ接
続されている。例えば、機能ブロック１は、その出力信
号がバスドライバ１１を介してバス９に接続され、その
入力信号がバッファ１９を介してバス９に接続されてい
る。
【００１５】制御信号ＣＯＮＴ１０、ＣＯＮＴ２０、Ｃ
ＯＮＴ３０、ＣＯＮＴ４０は、各バスドライバの制御信
号である。各バスドライバはこれら制御信号によってバ
ス９と上記機能ブロックとの接続状態を決定する。例え
ば、制御信号ＣＯＮＴ１０が“ａｃｔｉｖｅ”のときに
は機能ブロック１のデータをバス９に出力し、一方“ｉ
ｎａｃｔｉｖｅ”のときには機能ブロック１のデータを
バス９に出力しない。他のバスドライバについても同様
である。
ＯＮＴ３０、ＣＯＮＴ４０は、各バスドライバの制御信
号である。各バスドライバはこれら制御信号によってバ
ス９と上記機能ブロックとの接続状態を決定する。例え
ば、制御信号ＣＯＮＴ１０が“ａｃｔｉｖｅ”のときに
は機能ブロック１のデータをバス９に出力し、一方“ｉ
ｎａｃｔｉｖｅ”のときには機能ブロック１のデータを
バス９に出力しない。他のバスドライバについても同様
である。
【００１６】バス９は共有であるため、一組の機能ブロ
ックがデータを転送している間、他の機能ブロックがバ
ス９にデータを出力することを防止しなければならな
い。そのため、例えばバス調停回路２７をコア部に設
け、制御信号ＣＯＮＴ１０、ＣＯＮＴ２０、ＣＯＮＴ３
０、ＣＯＮＴ４０のうち“ａｃｔｉｖｅ”となるのは常
にいずれか１つであるように制御する。
ックがデータを転送している間、他の機能ブロックがバ
ス９にデータを出力することを防止しなければならな
い。そのため、例えばバス調停回路２７をコア部に設
け、制御信号ＣＯＮＴ１０、ＣＯＮＴ２０、ＣＯＮＴ３
０、ＣＯＮＴ４０のうち“ａｃｔｉｖｅ”となるのは常
にいずれか１つであるように制御する。
【００１７】ここまでは、従来のバス構造と同様であ
り、本発明が従来技術と異なる点は、図１に示すよう
に、バス９が複数のサブセクションに分割され（ここで
は、サブセクション９ａ、９ｂ、９ｃ）、各サブセクシ
ョンどうしを双方向ドライバ（ここでは、双方向ドライ
バ２９、３１）で接続している点である。そして、この
点が本発明の特徴部分である。以下、この特徴部分につ
いて説明する。
り、本発明が従来技術と異なる点は、図１に示すよう
に、バス９が複数のサブセクションに分割され（ここで
は、サブセクション９ａ、９ｂ、９ｃ）、各サブセクシ
ョンどうしを双方向ドライバ（ここでは、双方向ドライ
バ２９、３１）で接続している点である。そして、この
点が本発明の特徴部分である。以下、この特徴部分につ
いて説明する。
【００１８】上述したように、本発明に係るバス構造
は、バス９を３つに分割し、すなわちサブセクション９
ａ、サブセクション９ｂ及びサブセクション９ｃに分割
し、さらに、サブセクション９ａとサブセクション９ｂ
を双方向バスドライバ２９で接続し、サブセクション９
ｂとサブセクション９ｃを双方向バスドライバ３１で接
続している。
は、バス９を３つに分割し、すなわちサブセクション９
ａ、サブセクション９ｂ及びサブセクション９ｃに分割
し、さらに、サブセクション９ａとサブセクション９ｂ
を双方向バスドライバ２９で接続し、サブセクション９
ｂとサブセクション９ｃを双方向バスドライバ３１で接
続している。
【００１９】上記双方向バスドライバ２９及び３１は、
それぞれ２つの制御信号を持ち、その２つの制御信号は
独立に制御される。具体的には、双方向バスドライバ２
９は制御信号ＣＯＮＴ１及びＣＯＮＴ２を持ち、双方向
バスドライバ３１は制御信号ＣＯＮＴ３及びＣＯＮＴ４
を持っている。双方向ドライバ２９、３１は、例えば、
図２に示すような構成の回路で実現される。この回路
は、トライステートバッファ回路３３とトライステート
バッファ回路３５をクロスカップル接続した構成となっ
ており、独立に制御される制御信号ＣＯＮＴＡとＣＯＮ
ＴＢを持っている。一般に、トライステートバッファ回
路は入力端子と出力端子以外に制御端子を有し、通常は
入力端子から入力されたデータをそのまま出力端子から
出力するが、制御端子が特定の値の時出力端子を高イン
ピーダンス状態とするものである。ここでは、トライス
テートバッファ回路３３は端子Ｘを入力端子に、端子Ｙ
を出力端子とし、制御端子に制御信号ＣＯＮＴＡを入力
するものである。一方、トライステートバッファ回路３
５は端子Ｙを入力端子に、端子Ｘを出力端子とし、制御
端子に制御信号ＣＯＮＴＢを入力するものである。従っ
て、図２に示す回路、つまり双方向バスドライバは、Ｃ
ＯＮＴＡを“ａｃｔｉｖｅ”、ＣＯＮＴＢを“ｉｎａｃ
ｔｉｖｅ”とすれば、端子Ｘから端子Ｙに向かってデー
タを伝達し、一方、ＣＯＮＴＡを“ｉｎａｃｔｉｖ
ｅ”、ＣＯＮＴＢを“ａｃｔｉｖｅ”とすれば、端子Ｙ
から端子Ｘに向かってデータを伝達するものである。な
お、制御信号ＣＯＮＴＡ及びＣＯＮＴＢの制御は、それ
専用に別途設けることも可能ではあるが、上記制御信号
ＣＯＮＴ１０〜ＣＯＮＴ４０を制御するバス調停回路２
７が行ってもよい。以下では、バス調停回路２７が上記
制御信号ＣＯＮＴＡ及びＣＯＮＴＢを制御するものとす
る。
それぞれ２つの制御信号を持ち、その２つの制御信号は
独立に制御される。具体的には、双方向バスドライバ２
９は制御信号ＣＯＮＴ１及びＣＯＮＴ２を持ち、双方向
バスドライバ３１は制御信号ＣＯＮＴ３及びＣＯＮＴ４
を持っている。双方向ドライバ２９、３１は、例えば、
図２に示すような構成の回路で実現される。この回路
は、トライステートバッファ回路３３とトライステート
バッファ回路３５をクロスカップル接続した構成となっ
ており、独立に制御される制御信号ＣＯＮＴＡとＣＯＮ
ＴＢを持っている。一般に、トライステートバッファ回
路は入力端子と出力端子以外に制御端子を有し、通常は
入力端子から入力されたデータをそのまま出力端子から
出力するが、制御端子が特定の値の時出力端子を高イン
ピーダンス状態とするものである。ここでは、トライス
テートバッファ回路３３は端子Ｘを入力端子に、端子Ｙ
を出力端子とし、制御端子に制御信号ＣＯＮＴＡを入力
するものである。一方、トライステートバッファ回路３
５は端子Ｙを入力端子に、端子Ｘを出力端子とし、制御
端子に制御信号ＣＯＮＴＢを入力するものである。従っ
て、図２に示す回路、つまり双方向バスドライバは、Ｃ
ＯＮＴＡを“ａｃｔｉｖｅ”、ＣＯＮＴＢを“ｉｎａｃ
ｔｉｖｅ”とすれば、端子Ｘから端子Ｙに向かってデー
タを伝達し、一方、ＣＯＮＴＡを“ｉｎａｃｔｉｖ
ｅ”、ＣＯＮＴＢを“ａｃｔｉｖｅ”とすれば、端子Ｙ
から端子Ｘに向かってデータを伝達するものである。な
お、制御信号ＣＯＮＴＡ及びＣＯＮＴＢの制御は、それ
専用に別途設けることも可能ではあるが、上記制御信号
ＣＯＮＴ１０〜ＣＯＮＴ４０を制御するバス調停回路２
７が行ってもよい。以下では、バス調停回路２７が上記
制御信号ＣＯＮＴＡ及びＣＯＮＴＢを制御するものとす
る。
【００２０】次に、上記制御信号ＣＯＮＴ１０〜ＣＯＮ
Ｔ４０及び制御信号ＣＯＮＴ１〜ＣＯＮＴ４の制御方
法、すなわち本実施の形態に係るバス構造の制御方法に
ついて図１を参照して説明する。
Ｔ４０及び制御信号ＣＯＮＴ１〜ＣＯＮＴ４の制御方
法、すなわち本実施の形態に係るバス構造の制御方法に
ついて図１を参照して説明する。
【００２１】機能ブロック３から機能ブロック５へデー
タを転送する場合（図中Ｂで示す矢印参照）には、制御
信号ＣＯＮＴ２０、ＣＯＮＴ１及びＣＯＮＴ３を“ａｃ
ｔｉｖｅ”にし、残りの制御信号ＣＯＮＴ１０、ＣＯＮ
Ｔ３０、ＣＯＮＴ４０、ＣＯＮＴ２及びＣＯＮＴ４を
“ｉｎａｃｔｉｖｅ”にする。これにより、バスドライ
バ１３は機能ブロック３の出力信号をバス９に接続する
と共に、双方向ドライバ２９及び双方向ドライバ３１は
機能ブロック３から機能ブロック５の方向にデータを伝
達する。従って、機能ブロック３からの出力されたデー
タは、バスドライバ１３、バス９のサブセクション９
ａ、双方向バスドライバ２９、サブセクション９ｂ、双
方向バスドライバ３１、サブセクション９ｃ、バッファ
２３を経過して機能ブロック５に転送される。ここで、
この場合におけるバス９の充放電は、サブセクション９
ａ、サブセクション９ｂ及びサブセクション９ｃすべて
において行われる。
タを転送する場合（図中Ｂで示す矢印参照）には、制御
信号ＣＯＮＴ２０、ＣＯＮＴ１及びＣＯＮＴ３を“ａｃ
ｔｉｖｅ”にし、残りの制御信号ＣＯＮＴ１０、ＣＯＮ
Ｔ３０、ＣＯＮＴ４０、ＣＯＮＴ２及びＣＯＮＴ４を
“ｉｎａｃｔｉｖｅ”にする。これにより、バスドライ
バ１３は機能ブロック３の出力信号をバス９に接続する
と共に、双方向ドライバ２９及び双方向ドライバ３１は
機能ブロック３から機能ブロック５の方向にデータを伝
達する。従って、機能ブロック３からの出力されたデー
タは、バスドライバ１３、バス９のサブセクション９
ａ、双方向バスドライバ２９、サブセクション９ｂ、双
方向バスドライバ３１、サブセクション９ｃ、バッファ
２３を経過して機能ブロック５に転送される。ここで、
この場合におけるバス９の充放電は、サブセクション９
ａ、サブセクション９ｂ及びサブセクション９ｃすべて
において行われる。
【００２２】一方、機能ブロック１から機能ブロック７
へデータを転送する場合（図中Ｃで示す矢印参照）に
は、制御信号ＣＯＮＴ１０のみを“ａｃｔｉｖｅ”に
し、残りの制御信号ＣＯＮＴ２０、ＣＯＮＴ３０、ＣＯ
ＮＴ４０、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３及びＣ
ＯＮＴ４を“ｉｎａｃｔｉｖｅ”にする。これにより、
バスドライバ１１は機能ブロック１の出力信号をバス９
に接続する。一方、双方向バスドライバ２９及び双方向
バスドライバ３１は共にどちらの方向にもデータを伝達
しない。つまり、サブセクション９ａとサブセクション
９ｂ、サブセクション９ｂとサブセクション９ｃは共に
電気的に分離されている。従って、機能ブロック１から
出力されたデータは、バスドライバ１１、バス９のサブ
セクション９ｂ、バッファ２５を経過して機能ブロック
７に転送される。ここで、上述したように、サブセクシ
ョン９ｂはサブセクション９ａ及びサブセクション９ｃ
の両方と電気的に分離されているので、この場合におけ
るバス９の充放電はサブセクション９ｂにおいてのみ行
われる。
へデータを転送する場合（図中Ｃで示す矢印参照）に
は、制御信号ＣＯＮＴ１０のみを“ａｃｔｉｖｅ”に
し、残りの制御信号ＣＯＮＴ２０、ＣＯＮＴ３０、ＣＯ
ＮＴ４０、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３及びＣ
ＯＮＴ４を“ｉｎａｃｔｉｖｅ”にする。これにより、
バスドライバ１１は機能ブロック１の出力信号をバス９
に接続する。一方、双方向バスドライバ２９及び双方向
バスドライバ３１は共にどちらの方向にもデータを伝達
しない。つまり、サブセクション９ａとサブセクション
９ｂ、サブセクション９ｂとサブセクション９ｃは共に
電気的に分離されている。従って、機能ブロック１から
出力されたデータは、バスドライバ１１、バス９のサブ
セクション９ｂ、バッファ２５を経過して機能ブロック
７に転送される。ここで、上述したように、サブセクシ
ョン９ｂはサブセクション９ａ及びサブセクション９ｃ
の両方と電気的に分離されているので、この場合におけ
るバス９の充放電はサブセクション９ｂにおいてのみ行
われる。
【００２３】次に、本実施の形態により消費電力が低減
される点について説明する。上述したように、図１の機
能ブロック１から機能ブロック７へデータを転送する場
合には、バス９の充放電はサブセクション９ｂだけで生
じるので、充放電に伴う消費電力はサブセクション９ｂ
の寄生容量に比例したものとなる。ここで、サブセクシ
ョン９ｂはバス９を３分割したものの１つであるので、
当然のことながらサブセクション９ｂの寄生容量はバス
９全体のものよりも小さくなる。従って、機能ブロック
１から機能ブロック７へデータを転送する場合には、従
来よりも消費電力は低減される。
される点について説明する。上述したように、図１の機
能ブロック１から機能ブロック７へデータを転送する場
合には、バス９の充放電はサブセクション９ｂだけで生
じるので、充放電に伴う消費電力はサブセクション９ｂ
の寄生容量に比例したものとなる。ここで、サブセクシ
ョン９ｂはバス９を３分割したものの１つであるので、
当然のことながらサブセクション９ｂの寄生容量はバス
９全体のものよりも小さくなる。従って、機能ブロック
１から機能ブロック７へデータを転送する場合には、従
来よりも消費電力は低減される。
【００２４】さらに、本実施の形態により消費電力が大
幅に低減される点について説明する。通常、機能ブロッ
ク間でのデータの転送頻度にはばらつきが存在する。例
えば、機能ブロック１と機能ブロック７の間の転送頻度
は高いが、機能ブロック３と機能ブロック５の間の転送
頻度は低いといった場合である。このような転送頻度に
ばらつきがある場合には大幅に消費電力を低減すること
が可能となる。以下、簡単な例を用いて説明する。
幅に低減される点について説明する。通常、機能ブロッ
ク間でのデータの転送頻度にはばらつきが存在する。例
えば、機能ブロック１と機能ブロック７の間の転送頻度
は高いが、機能ブロック３と機能ブロック５の間の転送
頻度は低いといった場合である。このような転送頻度に
ばらつきがある場合には大幅に消費電力を低減すること
が可能となる。以下、簡単な例を用いて説明する。
【００２５】例えば、転送動作が、「機能ブロック１と
機能ブロック７の間の転送」、「機能ブロック３と機能
ブロック５の間の転送」の２つの場合だけが生じると仮
定する。そして、転送動作を１００回行うと、そのうち
の７０回が「機能ブロック１と機能ブロック７の間の転
送」で、残りの３０回が「機能ブロック３と機能ブロッ
ク５の間の転送」であったと仮定する。また、「機能ブ
ロック３と機能ブロック５の間の転送」で充放電する寄
生容量は従来とほぼ同じであるが、「機能ブロック１と
機能ブロック７の間の転送」で充放電する寄生容量は従
来と比べて１／３に減っていると仮定する。さらに、図
１４に示す従来のバス構造で消費していた電力を１ｗａ
ｔｔと仮定する。
機能ブロック７の間の転送」、「機能ブロック３と機能
ブロック５の間の転送」の２つの場合だけが生じると仮
定する。そして、転送動作を１００回行うと、そのうち
の７０回が「機能ブロック１と機能ブロック７の間の転
送」で、残りの３０回が「機能ブロック３と機能ブロッ
ク５の間の転送」であったと仮定する。また、「機能ブ
ロック３と機能ブロック５の間の転送」で充放電する寄
生容量は従来とほぼ同じであるが、「機能ブロック１と
機能ブロック７の間の転送」で充放電する寄生容量は従
来と比べて１／３に減っていると仮定する。さらに、図
１４に示す従来のバス構造で消費していた電力を１ｗａ
ｔｔと仮定する。
【００２６】上記仮定の下では、「機能ブロック１と機
能ブロック７の間の転送」で消費する電力ｗ１、「機能
ブロック３と機能ブロック５の間の転送」で消費する電
力ｗ２はそれぞれｗ１＝０．３３ｗａｔｔ、ｗ２＝１ｗ
ａｔｔとなる。図１に示す本実施の形態に係るバス構造
では、その消費電力Ｗは、各々の転送動作で消費する電
力の平均値で表されるから、
能ブロック７の間の転送」で消費する電力ｗ１、「機能
ブロック３と機能ブロック５の間の転送」で消費する電
力ｗ２はそれぞれｗ１＝０．３３ｗａｔｔ、ｗ２＝１ｗ
ａｔｔとなる。図１に示す本実施の形態に係るバス構造
では、その消費電力Ｗは、各々の転送動作で消費する電
力の平均値で表されるから、
【数１】 Ｗ＝ｗ１・（７０／１００）＋ｗ２・（３０／１００） ＝０．３３・（７０／１００）＋１・（３０／１００） ＝０．５３ｗａｔｔ となる。この式から明らかなように、従来のバス構造に
比べて消費電力が５３％に減少する。
比べて消費電力が５３％に減少する。
【００２７】このように、本実施の形態によれば、転送
頻度の高い機能ブロックどうしを同じサブセクションに
接続し、それら機能ブロックの間で転送を行う際には、
そのサブセクションと他のサブセクションとを電気的に
切り離すことにより、充放電される寄生容量を減らすこ
とができる。それにより、消費電力を低減することが可
能となる。また、同時に、同じサブセクションに接続さ
れている機能ブロック間においては、充放電される寄生
容量の減少からデータ転送速度の向上も実現される。
頻度の高い機能ブロックどうしを同じサブセクションに
接続し、それら機能ブロックの間で転送を行う際には、
そのサブセクションと他のサブセクションとを電気的に
切り離すことにより、充放電される寄生容量を減らすこ
とができる。それにより、消費電力を低減することが可
能となる。また、同時に、同じサブセクションに接続さ
れている機能ブロック間においては、充放電される寄生
容量の減少からデータ転送速度の向上も実現される。
【００２８】図３は、本発明の第２の実施の形態に係る
ＬＳＩチップの模式図である。図３に示すように、ＬＳ
Ｉチップ３７上のＩ／Ｏ部３９を除く部分（コア部）４
１に、機能ブロック４３ａ、４３ｂ、４３ｃ、４３ｄが
構成されている。これら機能ブロックは、上記第１の実
施の形態に示した機能ブロックと同様である。本実施の
形態では、これら機能ブロック内部に上記第１の実施の
形態に係るバス構造を適用したものである。
ＬＳＩチップの模式図である。図３に示すように、ＬＳ
Ｉチップ３７上のＩ／Ｏ部３９を除く部分（コア部）４
１に、機能ブロック４３ａ、４３ｂ、４３ｃ、４３ｄが
構成されている。これら機能ブロックは、上記第１の実
施の形態に示した機能ブロックと同様である。本実施の
形態では、これら機能ブロック内部に上記第１の実施の
形態に係るバス構造を適用したものである。
【００２９】図４は、図３に示す機能ブロック内部のバ
ス構造を示す模式図である。図４に示すように、機能ブ
ロック内部には、演算器４５、４７及び４９、メモリ５
１、双方向バスドライバ７３及び７５、バス調停回路７
１、バスドライバ５５、５７、５９及び６１、バッファ
６３、６５、６７及び６９が上記第１の実施の形態と同
様に接続されている。
ス構造を示す模式図である。図４に示すように、機能ブ
ロック内部には、演算器４５、４７及び４９、メモリ５
１、双方向バスドライバ７３及び７５、バス調停回路７
１、バスドライバ５５、５７、５９及び６１、バッファ
６３、６５、６７及び６９が上記第１の実施の形態と同
様に接続されている。
【００３０】なお、本実施の形態のバス構造の制御方法
は、上記第１の実施の形態において各機能ブロックを上
記演算器、メモリに置き換えたものと同様であるので、
ここでは説明を省略する。
は、上記第１の実施の形態において各機能ブロックを上
記演算器、メモリに置き換えたものと同様であるので、
ここでは説明を省略する。
【００３１】上述したように、上記第１、第２の実施の
形態によれば消費電力の低減化が可能なバス構造を実現
することができる。従って、このバス構造を用いてＬＳ
Ｉチップを製造すれば、低消費電力のＬＳＩチップを実
現することができる。そしてこのバス構造のＬＳＩチッ
プを搭載することにより、携帯型パーソナルコンピュー
タ、ＰＤＡ（Personal Digital Assistance ）、携帯電
話、ポケットベル、ＰＨＳ（Personal Handy Phone Sys
tem ）等の携帯情報機器の低消費電力化が図られ、それ
により、バッテリーによる使用時間を長くすることがで
きる。
形態によれば消費電力の低減化が可能なバス構造を実現
することができる。従って、このバス構造を用いてＬＳ
Ｉチップを製造すれば、低消費電力のＬＳＩチップを実
現することができる。そしてこのバス構造のＬＳＩチッ
プを搭載することにより、携帯型パーソナルコンピュー
タ、ＰＤＡ（Personal Digital Assistance ）、携帯電
話、ポケットベル、ＰＨＳ（Personal Handy Phone Sys
tem ）等の携帯情報機器の低消費電力化が図られ、それ
により、バッテリーによる使用時間を長くすることがで
きる。
【００３２】次に、上記第１、第２の実施の形態に係る
バス構造の合成方法について説明する。図５は、上記第
１、第２の実施の形態に係るバス構造の合成方法の処理
手順を説明するためのフローチャートである。ここで
は、図６に示すような、バス７７と機能ブロック７９、
８１、８３及び８５の接続関係が予め与えられているも
のとする。
バス構造の合成方法について説明する。図５は、上記第
１、第２の実施の形態に係るバス構造の合成方法の処理
手順を説明するためのフローチャートである。ここで
は、図６に示すような、バス７７と機能ブロック７９、
８１、８３及び８５の接続関係が予め与えられているも
のとする。
【００３３】まず最初に、ステップ１０１において、図
６に示す機能ブロック７９、８１、８３、８５間の接続
記述、及び該機能ブロック間でバス７７を介してデータ
転送を行う際のタイミング制約を読み込む。
６に示す機能ブロック７９、８１、８３、８５間の接続
記述、及び該機能ブロック間でバス７７を介してデータ
転送を行う際のタイミング制約を読み込む。
【００３４】次に、ステップ１０２において、バス７７
を介する上記機能ブロック間でのデータ転送頻度を解析
する。この転送頻度解析では、例えば、図７に示すよう
に、ＬＳＩチップの機能記述８７と入力ベクタ８９を用
いて機能シミュレータ９１により機能シミュレーション
を実施し、そのシミュレーション結果から解析が可能で
ある。
を介する上記機能ブロック間でのデータ転送頻度を解析
する。この転送頻度解析では、例えば、図７に示すよう
に、ＬＳＩチップの機能記述８７と入力ベクタ８９を用
いて機能シミュレータ９１により機能シミュレーション
を実施し、そのシミュレーション結果から解析が可能で
ある。
【００３５】次に、ステップ１０３において、上記ステ
ップ１０２で求めたデータ転送頻度解析に基づき、転送
頻度の高い機能ブロックどうしが同じグループに、転送
頻度の低い機能ブロックどうしが異なるグループになる
ように、上記機能ブロック７９、８１、８３、８５のグ
ループ分けを実行する。そして、バス７７を複数のサブ
セクションに分け、グループ分けにより同じグループと
なった機能ブロックを同じサブセクションに接続する。
例えば、図６に示す機能ブロック７９、８１、８３、８
５において、機能ブロック７９と機能ブロック８５の間
のデータ転送頻度が高く、それ以外の機能ブロック間で
はデータ転送頻度が低いと上記ステップ１０２で解析さ
れた場合、図８に示すように、機能ブロック７９と機能
ブロック８５とが同じグループとなり、同一のサブセク
ション７７ｂに接続される。なお、図８においては、バ
ス７７は３つのサブセクション（サブセクション７７
ａ、７７ｂ、７７ｃ）に分割され、機能ブロック８１は
サブセクション７７ｃに、機能ブロック８３はサブセク
ション７７ａにそれぞれ接続されている。ここでは、バ
ス７７を３つのサブセクションに分けているが、本発明
は、上記転送頻度の高い機能ブロック７９と機能ブロッ
ク８５が同一のグループ、すなわち同一のサブセクショ
ンに接続されていれば良く、例えば、バス７７を２つの
サブセクションに分割し、一方のサブセクションに転送
頻度の高い機能ブロック７９と機能ブロック８５を接続
し、他方のサブセクションに機能ブロック８１と機能ブ
ロック８３を接続しても構わない。
ップ１０２で求めたデータ転送頻度解析に基づき、転送
頻度の高い機能ブロックどうしが同じグループに、転送
頻度の低い機能ブロックどうしが異なるグループになる
ように、上記機能ブロック７９、８１、８３、８５のグ
ループ分けを実行する。そして、バス７７を複数のサブ
セクションに分け、グループ分けにより同じグループと
なった機能ブロックを同じサブセクションに接続する。
例えば、図６に示す機能ブロック７９、８１、８３、８
５において、機能ブロック７９と機能ブロック８５の間
のデータ転送頻度が高く、それ以外の機能ブロック間で
はデータ転送頻度が低いと上記ステップ１０２で解析さ
れた場合、図８に示すように、機能ブロック７９と機能
ブロック８５とが同じグループとなり、同一のサブセク
ション７７ｂに接続される。なお、図８においては、バ
ス７７は３つのサブセクション（サブセクション７７
ａ、７７ｂ、７７ｃ）に分割され、機能ブロック８１は
サブセクション７７ｃに、機能ブロック８３はサブセク
ション７７ａにそれぞれ接続されている。ここでは、バ
ス７７を３つのサブセクションに分けているが、本発明
は、上記転送頻度の高い機能ブロック７９と機能ブロッ
ク８５が同一のグループ、すなわち同一のサブセクショ
ンに接続されていれば良く、例えば、バス７７を２つの
サブセクションに分割し、一方のサブセクションに転送
頻度の高い機能ブロック７９と機能ブロック８５を接続
し、他方のサブセクションに機能ブロック８１と機能ブ
ロック８３を接続しても構わない。
【００３６】次に、ステップ１０４において、上記ステ
ップ１０３で分割したサブセクションの境界に双方向バ
スドライバを挿入する。そして、この双方向バスドライ
バの挿入が反映されるように、上記ステップ１０１で読
み込まれた機能ブロック間の接続記述を変更する。例え
ば、図９に示すように、サブセクション７７ａとサブセ
クション７７ｂとの境界に双方向バスドライバ９５が挿
入され、サブセクション７７ｂとサブセクション７７ｃ
との境界に双方向バスドライバ９７が挿入される。な
お、双方向バスドライバの物理的な位置の決定は、各機
能ブロック間でデータ転送を行う際に生ずる遅延時間を
解析しながら、上記ステップ１０１で読み込まれたタイ
ミング制約がすべて満たされるように行われる。従っ
て、図９に示す双方向バスドライバ９５、９７を挿入す
る場合には、各機能ブロック間の転送のタイミング制約
がすべて満たされるようにしなければならない。
ップ１０３で分割したサブセクションの境界に双方向バ
スドライバを挿入する。そして、この双方向バスドライ
バの挿入が反映されるように、上記ステップ１０１で読
み込まれた機能ブロック間の接続記述を変更する。例え
ば、図９に示すように、サブセクション７７ａとサブセ
クション７７ｂとの境界に双方向バスドライバ９５が挿
入され、サブセクション７７ｂとサブセクション７７ｃ
との境界に双方向バスドライバ９７が挿入される。な
お、双方向バスドライバの物理的な位置の決定は、各機
能ブロック間でデータ転送を行う際に生ずる遅延時間を
解析しながら、上記ステップ１０１で読み込まれたタイ
ミング制約がすべて満たされるように行われる。従っ
て、図９に示す双方向バスドライバ９５、９７を挿入す
る場合には、各機能ブロック間の転送のタイミング制約
がすべて満たされるようにしなければならない。
【００３７】次に、ステップ１０５において、上記ステ
ップ１０４で挿入された双方向バスドライバの制御論理
を生成する。図１０は、図９の双方向バスドライバ９
５、９７の制御信号ＣＯＮＴ９〜ＣＯＮＴ１３の論理を
示す図である。この図は、具体的には、各機能ブロック
間のデータ転送時に、各制御信号が“ａｃｔｉｖｅ”、
“ｉｎａｃｔｉｖｅ”のどちら状態に設定されるかを示
している。例えば、サブセクション７７ｂに接続される
機能ブロック７９から機能ブロック８５へのデータ転送
時には、サブセクション７７ｂとサブセクション７７ａ
及びサブセクション７７ｃとを電気的に切り離すため
に、制御信号ＣＯＮＴ９〜ＣＯＮＴ１３はすべて“ｉｎ
ａｃｔｉｖｅ”となる。一方、サブセクション７７ａに
接続される機能ブロック８３からサブセクション７７ｃ
に接続される機能ブロック８１へのデータ転送時には、
双方向バスドライバ９５の制御信号ＣＯＮＴ９と双方向
バスドライバ９７の制御信号ＣＯＮＴ１１が“ａｃｔｉ
ｖｅ”となり、機能ブロック８３→機能ブロック８１方
向にサブセクション７７ａ、サブセクション７７ｂ、サ
ブセクション７７ｃが電気的に接続され、データ転送が
可能となる。
ップ１０４で挿入された双方向バスドライバの制御論理
を生成する。図１０は、図９の双方向バスドライバ９
５、９７の制御信号ＣＯＮＴ９〜ＣＯＮＴ１３の論理を
示す図である。この図は、具体的には、各機能ブロック
間のデータ転送時に、各制御信号が“ａｃｔｉｖｅ”、
“ｉｎａｃｔｉｖｅ”のどちら状態に設定されるかを示
している。例えば、サブセクション７７ｂに接続される
機能ブロック７９から機能ブロック８５へのデータ転送
時には、サブセクション７７ｂとサブセクション７７ａ
及びサブセクション７７ｃとを電気的に切り離すため
に、制御信号ＣＯＮＴ９〜ＣＯＮＴ１３はすべて“ｉｎ
ａｃｔｉｖｅ”となる。一方、サブセクション７７ａに
接続される機能ブロック８３からサブセクション７７ｃ
に接続される機能ブロック８１へのデータ転送時には、
双方向バスドライバ９５の制御信号ＣＯＮＴ９と双方向
バスドライバ９７の制御信号ＣＯＮＴ１１が“ａｃｔｉ
ｖｅ”となり、機能ブロック８３→機能ブロック８１方
向にサブセクション７７ａ、サブセクション７７ｂ、サ
ブセクション７７ｃが電気的に接続され、データ転送が
可能となる。
【００３８】最後に、ステップ１０６において、上記ス
テップ１０４で生成した双方向バスドライバが挿入され
た接続記述と双方向バスドライバの挿入位置に関する物
理的な位置情報、上記ステップ１０５で生成した双方向
バスドライバの制御論理を出力する。
テップ１０４で生成した双方向バスドライバが挿入され
た接続記述と双方向バスドライバの挿入位置に関する物
理的な位置情報、上記ステップ１０５で生成した双方向
バスドライバの制御論理を出力する。
【００３９】上記では、説明の簡単のために機能ブロッ
クの数を４個としたが、実際には機能ブロックの数はも
っと多いものとなる。従って、実際には、機能ブロック
のグループ分けは上記のような単純なものとはならず、
多様な方法が考えられるが、例えば、次のように行えば
よい。
クの数を４個としたが、実際には機能ブロックの数はも
っと多いものとなる。従って、実際には、機能ブロック
のグループ分けは上記のような単純なものとはならず、
多様な方法が考えられるが、例えば、次のように行えば
よい。
【００４０】上記ステップ１０２での解析結果から、最
もデータ転送頻度の高い２つの機能ブロックを取り出
し、１つ目のグループを形成し、残りの機能ブロックの
うち上記グループ化された機能ブロックとの間での転送
頻度が予め定められた値よりも高い機能ブロックを、そ
の転送頻度の高いものから上記グループに入れる。但
し、１つのグループ内に入る機能ブロックの数は予め定
めておく必要がある。一方、存在しない場合または１つ
のグループ内の機能ブロックの数が最大となった場合に
は、上記ステップ１０２の解析結果から、２番目にデー
タ転送頻度の高い２つの機能ブロックを取り出し、２つ
目のグループを形成し、上記と同様に、残りの機能ブロ
ックのうち２つ目にグループ化された機能ブロックとの
間での転送頻度が一定値よりも高い機能ブロックを、そ
の転送頻度の高いものから上記２つ目のグループに入れ
る。
もデータ転送頻度の高い２つの機能ブロックを取り出
し、１つ目のグループを形成し、残りの機能ブロックの
うち上記グループ化された機能ブロックとの間での転送
頻度が予め定められた値よりも高い機能ブロックを、そ
の転送頻度の高いものから上記グループに入れる。但
し、１つのグループ内に入る機能ブロックの数は予め定
めておく必要がある。一方、存在しない場合または１つ
のグループ内の機能ブロックの数が最大となった場合に
は、上記ステップ１０２の解析結果から、２番目にデー
タ転送頻度の高い２つの機能ブロックを取り出し、２つ
目のグループを形成し、上記と同様に、残りの機能ブロ
ックのうち２つ目にグループ化された機能ブロックとの
間での転送頻度が一定値よりも高い機能ブロックを、そ
の転送頻度の高いものから上記２つ目のグループに入れ
る。
【００４１】このようにして、すべての機能ブロックが
グループ化されるまで上記の処理を繰り返せばよい。但
し、余りグループが多くなると、それに伴い挿入される
双方向バスドライバの数が多くなり、逆に消費電力の増
大を招くことになる。また、それらの内部抵抗等による
データ転送遅延が顕著になると考えられる。従って、バ
スを複数のサブセクションに分割する前と比べて十分に
消費電力が削減され、かつ、与えられているタイミング
制約がすべてのデータ転送において満足されるようにグ
ループの数を決定しなければならない。
グループ化されるまで上記の処理を繰り返せばよい。但
し、余りグループが多くなると、それに伴い挿入される
双方向バスドライバの数が多くなり、逆に消費電力の増
大を招くことになる。また、それらの内部抵抗等による
データ転送遅延が顕著になると考えられる。従って、バ
スを複数のサブセクションに分割する前と比べて十分に
消費電力が削減され、かつ、与えられているタイミング
制約がすべてのデータ転送において満足されるようにグ
ループの数を決定しなければならない。
【００４２】図１１は、図５に示す処理手順に従って、
図１（図４）のバス構造及び双方向バスドライバの制御
論理を自動生成する合成システムの構成を示す図であ
る。本合成システムが具備するハードウェア構成は、例
えば、各種処理を行うＣＰＵと、キーボード、マウ
ス、、ライトペン、またはフレキシブルディスク装置等
の入力装置９９と、メモリ装置やディスク装置等の外部
記憶装置（図示省略）と、ディスプレイ装置、プリンタ
装置等の出力装置１０１とを備えた通常のコンピュータ
システムで実現される。なお、前記ＣＰＵは、各種の処
理を行う演算部と、前記処理の命令を記憶する主記憶部
とを具備する。
図１（図４）のバス構造及び双方向バスドライバの制御
論理を自動生成する合成システムの構成を示す図であ
る。本合成システムが具備するハードウェア構成は、例
えば、各種処理を行うＣＰＵと、キーボード、マウ
ス、、ライトペン、またはフレキシブルディスク装置等
の入力装置９９と、メモリ装置やディスク装置等の外部
記憶装置（図示省略）と、ディスプレイ装置、プリンタ
装置等の出力装置１０１とを備えた通常のコンピュータ
システムで実現される。なお、前記ＣＰＵは、各種の処
理を行う演算部と、前記処理の命令を記憶する主記憶部
とを具備する。
【００４３】一方、本合成システムが具備するソフトウ
ェア構成は、図１１に示すように、上記ステップ１０１
の処理を行う入力部と、上記ステップ１０２及び１０３
の処理を行う処理部と、上記ステップ１０４の処理を行
う双方向バスドライバ挿入部と、上記ステップ１０５の
処理を行う双方向バスドライバの制御論理生成部と、上
記ステップ１０６の処理を行う処理部とを具備するもの
である。
ェア構成は、図１１に示すように、上記ステップ１０１
の処理を行う入力部と、上記ステップ１０２及び１０３
の処理を行う処理部と、上記ステップ１０４の処理を行
う双方向バスドライバ挿入部と、上記ステップ１０５の
処理を行う双方向バスドライバの制御論理生成部と、上
記ステップ１０６の処理を行う処理部とを具備するもの
である。
【００４４】
【発明の効果】以上説明したように本発明によれば、デ
ータ転送頻度の高い機能ブロック間でデータ転送を実際
に行う場合、これらが接続されているサブセクションを
他のサブセクションと電気的に遮断する。つまり、これ
らデータ転送頻度の高い機能ブロック間でデータ転送が
行なわれるときには、バスの寄生容量が見かけ上減少す
ることとなる。従って、バス全体の寄生容量を充放電す
る場合と比べて、大幅に消費電力を低減することができ
る。また、寄生容量が減ることからＣＲ値低下によるデ
ータ転送速度の向上も同時に図ることが可能となる。
ータ転送頻度の高い機能ブロック間でデータ転送を実際
に行う場合、これらが接続されているサブセクションを
他のサブセクションと電気的に遮断する。つまり、これ
らデータ転送頻度の高い機能ブロック間でデータ転送が
行なわれるときには、バスの寄生容量が見かけ上減少す
ることとなる。従って、バス全体の寄生容量を充放電す
る場合と比べて、大幅に消費電力を低減することができ
る。また、寄生容量が減ることからＣＲ値低下によるデ
ータ転送速度の向上も同時に図ることが可能となる。
【図１】本発明の第１の実施の形態に係るバス構造を示
す模式図である。
す模式図である。
【図２】図１の双方向バスドライバの一構成例を示す図
である。
である。
【図３】本発明の第２の実施の形態に係るＬＳＩチップ
の模式図である。
の模式図である。
【図４】図３に示す機能ブロック内部のバス構造を示す
模式図である。
模式図である。
【図５】本発明の第１、第２の実施の形態に係るバス構
造の合成方法の処理手順を説明するためのフローチャー
トである。
造の合成方法の処理手順を説明するためのフローチャー
トである。
【図６】本発明の第１、第２の実施の形態に係るバス構
造の合成方法の処理手順を説明するための図である。
造の合成方法の処理手順を説明するための図である。
【図７】図５のステップ１０２の転送頻度解析の一例を
示す図である。
示す図である。
【図８】本発明の第１、第２の実施の形態に係るバス構
造の合成方法の処理手順を説明するための図である。
造の合成方法の処理手順を説明するための図である。
【図９】本発明の第１、第２の実施の形態に係るバス構
造の合成方法の処理手順を説明するための図である。
造の合成方法の処理手順を説明するための図である。
【図１０】本発明の第１、第２の実施の形態に係るバス
構造の合成方法の処理手順を説明するための図である。
構造の合成方法の処理手順を説明するための図である。
【図１１】図９の双方向バスドライバの制御信号の論理
を示す図である。
を示す図である。
【図１２】機能ブロック間を接続する従来のバス構造を
示す模式図である。
示す模式図である。
１、３、５、７、４３ａ、４３ｂ、４３ｃ、４３ｄ、７
９、８１、８３、８５、１００１、１００３、１００
５、１００７ 機能ブロック ９、５３、７７、１００９ バス ９ａ、９ｂ、９ｃ、７７ａ、７７ｂ、７７ｃ サブセク
ション １１、１３、１５、１７、５５、５７、５９、６１、１
００９、１０１１、１０１３、１０１５、１０１７ バ
スドライブ １９、２１、２３、２５、６３、６５、６７、６９、１
０１９、１０２１、１０２３、１０２５ バッファ ２７、７１、１０２７ バス調停回路 ２９、３１、７３、７５ 双方向バスドライバ ３３、３５ トライステートバッファ回路 ３７ ＬＳＩチップ ３９ Ｉ／Ｏ部 ４１ コア部 ４５、４７、４９ 演算器 ５１ メモリ ８７ ＬＳＩチップの機能記述 ８９ 入力ベクタ ９１ 機能シミュレータ ９３ シミュレーション結果 ９９ 入力装置 １０１ 出力装置 １０３ ＣＡＤシステム
９、８１、８３、８５、１００１、１００３、１００
５、１００７ 機能ブロック ９、５３、７７、１００９ バス ９ａ、９ｂ、９ｃ、７７ａ、７７ｂ、７７ｃ サブセク
ション １１、１３、１５、１７、５５、５７、５９、６１、１
００９、１０１１、１０１３、１０１５、１０１７ バ
スドライブ １９、２１、２３、２５、６３、６５、６７、６９、１
０１９、１０２１、１０２３、１０２５ バッファ ２７、７１、１０２７ バス調停回路 ２９、３１、７３、７５ 双方向バスドライバ ３３、３５ トライステートバッファ回路 ３７ ＬＳＩチップ ３９ Ｉ／Ｏ部 ４１ コア部 ４５、４７、４９ 演算器 ５１ メモリ ８７ ＬＳＩチップの機能記述 ８９ 入力ベクタ ９１ 機能シミュレータ ９３ シミュレーション結果 ９９ 入力装置 １０１ 出力装置 １０３ ＣＡＤシステム
Claims (7)
- 【請求項１】 ＬＳＩチップ上に配置された複数の機能
ブロックが接続され、各機能ブロック間のデータ転送に
使用されるバスの構造であって、 前記バスを複数のサブセクションに分割し、かつ、前記
複数の機能ブロックのうちデータ転送頻度の高い機能ブ
ロックの組を同一のサブセクションに接続すると共に、 分割された各サブセクション間に設けられ、それらを任
意に電気的に接続または遮断する接続手段を複数有する
ことを特徴とする低消費電力バス構造。 - 【請求項２】 前記接続手段は、互いに独立に制御され
る第１の制御入力端子及び第２の制御入力端子と、 前記サブセクションに接続され、転送されるデータを入
力または出力する第１のデータ入出力端子及び第２のデ
ータ入出力端子とを具備し、 前記第１の制御入力端子に第１のレベルが入力され、前
記第２の制御入力端子に第２のレベルが入力された場合
には、前記第１のデータ入出力端子から前記第２のデー
タ入出力端子にデータを伝達し、前記第２の制御入力端
子に第１のレベルが入力され、前記第１の制御入力端子
に第２のレベルが入力された場合には、前記第２のデー
タ入出力端子から前記第１のデータ入出力端子にデータ
を伝達する双方向バスドライバで構成されることを特徴
とする請求項１記載の低消費電力バス構造。 - 【請求項３】 前記双方向バスドライバは、前記第１の
入出力端子に入力端子が接続され、前記第２の入出力端
子に出力端子が接続され、前記第１の制御入力端子に制
御端子が接続される第１のトライステートバッファ回路
と、 前記第１の入出力端子に出力が接続され、前記第２の入
出力端子に入力が接続され、前記第１の制御入力端子に
制御端子が接続される第２のトライステートバッファ回
路とがクロスカップル接続されて構成されていることを
特徴とする請求項２記載の低消費電力バス構造。 - 【請求項４】 ＬＳＩチップ上に配置された複数の機能
ブロックが接続され、各機能ブロック間のデータ転送に
使用されるバスの構造で、前記バスを複数のサブセクシ
ョンに分割し、かつ、前記複数の機能ブロックのうちデ
ータ転送頻度の高い機能ブロックの組を同一のサブセク
ションに接続すると共に、分割された各サブセクション
間に設けられ、それらを任意に電気的に接続または遮断
する接続手段を複数有する低消費電力バス構造の制御方
法であって、 同一のサブセクションに接続された機能ブロック間でデ
ータ転送を行う際には、該サブセクションを他のサブセ
クションから前記接続手段により電気的に遮断すること
を特徴とする低消費電力バス構造の制御方法。 - 【請求項５】 ＬＳＩチップ上に配置された複数の機能
ブロックが接続され、各機能ブロック間のデータ転送に
使用されるバスの構造で、前記バスを複数のサブセクシ
ョンに分割し、かつ、前記複数の機能ブロックのうちデ
ータ転送頻度の高い機能ブロックの組を同一のサブセク
ションに接続すると共に、分割された各サブセクション
間に設けられ、それらを任意に電気的に接続または遮断
する接続手段を複数有する低消費電力バス構造の合成シ
ステムであって、 前記機能ブロック間の接続記述及び前記機能ブロック間
におけるバス転送のタイミング制約を読み込む入力手段
と、 バスのデータ転送頻度を解析し、前記機能ブロックをグ
ループ分けし、前記各サブセクションに接続する処理部
と、 前記サブセクションの間に前記接続手段を挿入する挿入
部と、 前記接続手段の制御論理を生成する制御論理生成部と、 前記接続手段が挿入された接続記述、前記接続手段の挿
入位置に関する物理的な位置情報、前記接続手段の制御
論理を出力する出力部とを具備することを特徴とする低
消費電力バス構造の合成システム。 - 【請求項６】 ＬＳＩチップ上に配置された複数の機能
ブロックが接続され、各機能ブロック間のデータ転送に
使用されるバスの構造で、前記バスを複数のサブセクシ
ョンに分割し、かつ、前記複数の機能ブロックのうちデ
ータ転送頻度の高い機能ブロックの組を同一のサブセク
ションに接続すると共に、分割された各サブセクション
間に設けられ、それらを任意に電気的に接続または遮断
する接続手段を複数有する低消費電力バス構造の合成方
法であって、 前記機能ブロック間の接続記述及び前記機能ブロック間
におけるバス転送のタイミング制約を読み込むステップ
と、 バスのデータ転送頻度を解析し、前記機能ブロックをグ
ループ分けし、前記各サブセクションに接続するステッ
プと、 前記サブセクションの間に前記接続手段を挿入するステ
ップと、 前記接続手段の制御論理を生成するステップと、 前記接続手段が挿入された接続記述、前記接続手段の挿
入位置に関する物理的な位置情報、前記接続手段の制御
論理を出力するステップとを具備することを特徴とする
低消費電力バス構造の合成方法。 - 【請求項７】 ＬＳＩチップ上に配置された複数の機能
ブロックが接続され、各機能ブロック間のデータ転送に
使用されるバスの構造で、前記バスを複数のサブセクシ
ョンに分割し、かつ、前記複数の機能ブロックのうちデ
ータ転送頻度の高い機能ブロックの組を同一のサブセク
ションに接続すると共に、分割された各サブセクション
間に設けられ、それらを任意に電気的に接続または遮断
する接続手段を複数有する低消費電力バス構造のＬＳＩ
チップを搭載することを特徴とする携帯情報機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232965A JPH1173258A (ja) | 1997-08-28 | 1997-08-28 | 低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器 |
| US09/143,544 US6175886B1 (en) | 1997-08-28 | 1998-08-28 | Semiconductor integrated circuit with low-power bus structure and system for composing low-power bus structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232965A JPH1173258A (ja) | 1997-08-28 | 1997-08-28 | 低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173258A true JPH1173258A (ja) | 1999-03-16 |
Family
ID=16947659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232965A Pending JPH1173258A (ja) | 1997-08-28 | 1997-08-28 | 低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175886B1 (ja) |
| JP (1) | JPH1173258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011152013A1 (ja) * | 2010-05-31 | 2011-12-08 | パナソニック株式会社 | 集積回路製造方法及び半導体集積回路 |
Families Citing this family (17)
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|---|---|---|---|---|
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| US6154803A (en) * | 1998-12-18 | 2000-11-28 | Philips Semiconductors, Inc. | Method and arrangement for passing data between a reference chip and an external bus |
| US6714977B1 (en) * | 1999-10-27 | 2004-03-30 | Netbotz, Inc. | Method and system for monitoring computer networks and equipment |
| US7330886B2 (en) | 1999-10-27 | 2008-02-12 | American Power Conversion Corporation | Network appliance management |
| US7325221B1 (en) | 2000-08-08 | 2008-01-29 | Sonics, Incorporated | Logic system with configurable interface |
| US8271626B2 (en) * | 2001-01-26 | 2012-09-18 | American Power Conversion Corporation | Methods for displaying physical network topology and environmental status by location, organization, or responsible party |
| DK1360796T3 (da) | 2001-01-26 | 2010-05-10 | American Power Conv Corp | Fremgangsmåde og system til at indstille et sæt netværksapparater som kan forbindes for at tilvejebringe forbedret samarbejde, skalerbarhed og pålidelighed |
| US7165094B2 (en) * | 2001-03-09 | 2007-01-16 | Sonics, Inc. | Communications system and method with non-blocking shared interface |
| US20030004699A1 (en) * | 2001-06-04 | 2003-01-02 | Choi Charles Y. | Method and apparatus for evaluating an integrated circuit model |
| US7055123B1 (en) * | 2001-12-31 | 2006-05-30 | Richard S. Norman | High-performance interconnect arrangement for an array of discrete functional modules |
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| US7296105B2 (en) * | 2003-10-03 | 2007-11-13 | Sonics, Inc. | Method and apparatus for configuring an interconnect to implement arbitration |
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| AU2011384046A1 (en) | 2011-12-22 | 2014-07-17 | Schneider Electric It Corporation | Analysis of effect of transient events on temperature in a data center |
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| FR2605768B1 (fr) * | 1986-10-23 | 1989-05-05 | Bull Sa | Dispositif de commande de bus constitue par plusieurs segments isolables |
| US5375097A (en) * | 1993-06-29 | 1994-12-20 | Reddy; Chitranjan N. | Segmented bus architecture for improving speed in integrated circuit memories |
| US5917336A (en) * | 1997-09-29 | 1999-06-29 | Motorola, Inc. | Circuit for electrostatic discharge (ESD) protection |
-
1997
- 1997-08-28 JP JP9232965A patent/JPH1173258A/ja active Pending
-
1998
- 1998-08-28 US US09/143,544 patent/US6175886B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011152013A1 (ja) * | 2010-05-31 | 2011-12-08 | パナソニック株式会社 | 集積回路製造方法及び半導体集積回路 |
| US8438523B2 (en) | 2010-05-31 | 2013-05-07 | Panasonic Corporation | Integrated circuit manufacturing method and semiconductor integrated circuit |
| JPWO2011152013A1 (ja) * | 2010-05-31 | 2013-07-25 | パナソニック株式会社 | 集積回路製造方法及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6175886B1 (en) | 2001-01-16 |
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