JPH06180351A - 双方向境界走査回路 - Google Patents
双方向境界走査回路Info
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- JPH06180351A JPH06180351A JP4086573A JP8657392A JPH06180351A JP H06180351 A JPH06180351 A JP H06180351A JP 4086573 A JP4086573 A JP 4086573A JP 8657392 A JP8657392 A JP 8657392A JP H06180351 A JPH06180351 A JP H06180351A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】より少ない従属回路機能で間に合い、回路当た
りでより少ない半導体装置の領域しか占有しない双方向
境界走査回路を提供する。また、より少ない従属回路機
能で間に合い、なおかつ双方向ＢＩＳＴ機能を提供する
双方向境界走査回路を提供する。 【構成】集積回路の双方向ピン用境界走査回路であっ
て、セル設計が重視される場合はより少ない個数の標準
セルを使用し、非標準型セル集積回路が重視される場合
はより少ない装置を使用する回路である。いずれの場合
でも、本発明はＩＥＥＥ規格１１４９．１号に示された
双方向境界走査回路で提供される機能と同一の機能を、
同一の論理体系と集積技術を用いてさらに小型化しなけ
ればならない回路で提供するものである。
りでより少ない半導体装置の領域しか占有しない双方向
境界走査回路を提供する。また、より少ない従属回路機
能で間に合い、なおかつ双方向ＢＩＳＴ機能を提供する
双方向境界走査回路を提供する。 【構成】集積回路の双方向ピン用境界走査回路であっ
て、セル設計が重視される場合はより少ない個数の標準
セルを使用し、非標準型セル集積回路が重視される場合
はより少ない装置を使用する回路である。いずれの場合
でも、本発明はＩＥＥＥ規格１１４９．１号に示された
双方向境界走査回路で提供される機能と同一の機能を、
同一の論理体系と集積技術を用いてさらに小型化しなけ
ればならない回路で提供するものである。
Description
【０００１】
【産業上の利用分野】本発明は境界走査回路に関するも
ので、より特定すれば、電子装置の双方向ピンへ入力お
よび出力機能を提供する境界面走査レジスタ回路に関す
るものである。
ので、より特定すれば、電子装置の双方向ピンへ入力お
よび出力機能を提供する境界面走査レジスタ回路に関す
るものである。
【０００２】半導体工業では、本論でも参照としている
ＩＥＥＥ規格１１４９．１号（１９９０年）を試験規格
として受け入れた。本規格の趣旨は、論理体系で論理的
互換性が存在するのと同様に、製造メーカーの異なる装
置間で制御信号並びにデータ信号の試験の互換性を提供
しようというものである。試験構造の標準化によって標
準試験および標準試験開発技術の発展が可能になる。
ＩＥＥＥ規格１１４９．１号（１９９０年）を試験規格
として受け入れた。本規格の趣旨は、論理体系で論理的
互換性が存在するのと同様に、製造メーカーの異なる装
置間で制御信号並びにデータ信号の試験の互換性を提供
しようというものである。試験構造の標準化によって標
準試験および標準試験開発技術の発展が可能になる。
【０００３】標準構造は多数の試験形式を想定してい
る。境界面走査の試験および組込自己試験（ＢＩＳＴ）
の試験は一般的に用いられる想定の内の二つである。
る。境界面走査の試験および組込自己試験（ＢＩＳＴ）
の試験は一般的に用いられる想定の内の二つである。
【０００４】境界面走査の試験を提供するためには、境
界走査回路構成が接続ピンと、回路が組み込まれている
装置の残りの間の電子装置内に含まれる。これらの接続
ピン、あるいは単にピンは、電子装置の入力、出力、入
出力と接続可能である。つまり境界走査回路が本質的に
入力、出力、または双方向であることが出来る。境界走
査回路入力および出力の実装方法のいくつかは規格に提
示されている。入力回路および出力回路のそれぞれが４
つ程度の付属回路を使用して入力または出力境界走査回
路に必要な機能を提供している。規格ではまた、双方向
境界走査回路の実装方法２つを示している。第一の双方
向回路を図１に示した。これは双方向境界走査回路の一
般的記述である。図２および図３は規格で最も一般的に
使用される入力境界走査回路と出力境界走査回路を用い
た図１の実現方法の一つを形成するものである。図４と
図５で双方向境界走査回路の第二の実装方法を示してあ
る。
界走査回路構成が接続ピンと、回路が組み込まれている
装置の残りの間の電子装置内に含まれる。これらの接続
ピン、あるいは単にピンは、電子装置の入力、出力、入
出力と接続可能である。つまり境界走査回路が本質的に
入力、出力、または双方向であることが出来る。境界走
査回路入力および出力の実装方法のいくつかは規格に提
示されている。入力回路および出力回路のそれぞれが４
つ程度の付属回路を使用して入力または出力境界走査回
路に必要な機能を提供している。規格ではまた、双方向
境界走査回路の実装方法２つを示している。第一の双方
向回路を図１に示した。これは双方向境界走査回路の一
般的記述である。図２および図３は規格で最も一般的に
使用される入力境界走査回路と出力境界走査回路を用い
た図１の実現方法の一つを形成するものである。図４と
図５で双方向境界走査回路の第二の実装方法を示してあ
る。
【０００５】図２および図３に示した双方向境界走査回
路は１２個の従属回路機能を有している。Ｄ型フリップ
フロップ回路（以下ＤＦＦ）６個と２対１マルチプレク
サ回路（以下２対１ＭＵＸ）６個である。図４および図
５に示した境界走査回路も同様に１２個の従属回路機能
を有している。ＤＦＦ４個、２対１ＭＵＸ６個、ＡＮＤ
ゲート２個である。例えば入力／出力データバス用接続
など、電子装置の双方向ピンがしばしば８の倍数個にな
っていることを考慮すると、双方向境界走査回路によっ
て占有される面積が相当な量になることがある。これに
よって電子装置の設計者は剰余コストがかかることから
電子装置上に含まれる境界走査の範囲を限定することを
考慮しなければならなくなる。
路は１２個の従属回路機能を有している。Ｄ型フリップ
フロップ回路（以下ＤＦＦ）６個と２対１マルチプレク
サ回路（以下２対１ＭＵＸ）６個である。図４および図
５に示した境界走査回路も同様に１２個の従属回路機能
を有している。ＤＦＦ４個、２対１ＭＵＸ６個、ＡＮＤ
ゲート２個である。例えば入力／出力データバス用接続
など、電子装置の双方向ピンがしばしば８の倍数個にな
っていることを考慮すると、双方向境界走査回路によっ
て占有される面積が相当な量になることがある。これに
よって電子装置の設計者は剰余コストがかかることから
電子装置上に含まれる境界走査の範囲を限定することを
考慮しなければならなくなる。
【０００６】
【発明が解決すべき課題】よって、本発明の目的は、よ
り少ない従属回路機能で間に合い、回路当たりでより少
ない半導体装置の領域しか占有しない双方向境界走査回
路を提供することである。
り少ない従属回路機能で間に合い、回路当たりでより少
ない半導体装置の領域しか占有しない双方向境界走査回
路を提供することである。
【０００７】本発明のさらなる目的は、より少ない従属
回路機能で間に合い、なおかつ双方向ＢＩＳＴ機能を提
供する双方向境界走査回路を提供することである。
回路機能で間に合い、なおかつ双方向ＢＩＳＴ機能を提
供する双方向境界走査回路を提供することである。
【０００８】
【課題を解決するための手段】本発明の一つの側面で
は、上述の目的は電子装置の双方向ピンに接続し、入力
および出力の境界走査試験用に共通のレジスタを含む双
方向境界走査回路を提供することで達成される。
は、上述の目的は電子装置の双方向ピンに接続し、入力
および出力の境界走査試験用に共通のレジスタを含む双
方向境界走査回路を提供することで達成される。
【０００９】本発明の別の側面では、上述した発明の目
的は集積回路の双方向ピンに選択出力し、第一の２対１
ＭＵＸを含む双方向境界走査回路を提供することで達成
される。第一の２対１ＭＵＸは上述の双方向ピンに接続
した第一のデータ入力と、第二のデータ入力と、入力／
出力切り換え制御信号に接続した選択入力と、出力を有
する。第一の２対１ＭＵＸは選択されれば上記第一のデ
ータ入力を上記出力に選択出力し、上記入力／出力切り
換え制御信号によって選択された場合第二のデータ入力
を選択出力する。上記第一の２対１ＭＵＸの出力は集積
回路内の論理回路への入力に接続している。第二の２対
１ＭＵＸは上記第一の２対１ＭＵＸの出力に接続したデ
ータ入力の一方と、上記集積回路の論理回路の出力に接
続したもう一方のデータ入力と、方向制御信号（ＤＩＲ
Ｉ）に接続した選択入力と、出力を有している。第三の
２対１ＭＵＸは上記第二の２対１ＭＵＸの上記出力に接
続した一方のデータ入力と、上記境界走査回路に接続し
た他方のデータ入力と、シフト制御信号に接続した選択
入力と、出力を有する。ＤＦＦは上記第三の２対１ＭＵ
Ｘの上記出力に接続した一方の入力と、境界走査クロッ
クに接続したクロック入力と、非反転出力を有する。デ
ータビットを保存するためのレジスタ装置は上記ＤＦＦ
の上記出力に接続したデータ入力と、次のサンプリング
まで保存すべきデータビットとして上記レジスタ装置の
データ入力をサンプリングするための制御入力と、非反
転出力を有する。第四の２対１ＭＵＸは上記集積回路の
ＢＩＳＴ信号に接続した第一のデータ入力と、上記レジ
スタ手段の上記非反転出力に接続した第二のデータ入力
と、ＢＩＳＴ／境界走査選択信号に接続した選択入力
と、上記第一の２対１ＭＵＸの上記第二のデータ入力に
接続した出力を有する。動作面を見ると、出力に接続す
るために第二の入力を選択した上記第一の２対１ＭＵＸ
により、上記ＢＩＳＴ／境界走査選択信号が一方の論理
状態にあれば上記ＢＩＳＴ信号が出力に選択出力され、
上記第一の２対１ＭＵＸから上記内部論理を経由してＢ
ＩＳＴ論理信号を伝達し、ＢＩＳＴ／境界走査選択信号
が他方の論理状態にあれば上記レジスタ手段の上記出力
がその出力に選択出力され、上記第一の２対１ＭＵＸか
ら上記内部論理を経由して境界走査論理信号を伝達す
る。
的は集積回路の双方向ピンに選択出力し、第一の２対１
ＭＵＸを含む双方向境界走査回路を提供することで達成
される。第一の２対１ＭＵＸは上述の双方向ピンに接続
した第一のデータ入力と、第二のデータ入力と、入力／
出力切り換え制御信号に接続した選択入力と、出力を有
する。第一の２対１ＭＵＸは選択されれば上記第一のデ
ータ入力を上記出力に選択出力し、上記入力／出力切り
換え制御信号によって選択された場合第二のデータ入力
を選択出力する。上記第一の２対１ＭＵＸの出力は集積
回路内の論理回路への入力に接続している。第二の２対
１ＭＵＸは上記第一の２対１ＭＵＸの出力に接続したデ
ータ入力の一方と、上記集積回路の論理回路の出力に接
続したもう一方のデータ入力と、方向制御信号（ＤＩＲ
Ｉ）に接続した選択入力と、出力を有している。第三の
２対１ＭＵＸは上記第二の２対１ＭＵＸの上記出力に接
続した一方のデータ入力と、上記境界走査回路に接続し
た他方のデータ入力と、シフト制御信号に接続した選択
入力と、出力を有する。ＤＦＦは上記第三の２対１ＭＵ
Ｘの上記出力に接続した一方の入力と、境界走査クロッ
クに接続したクロック入力と、非反転出力を有する。デ
ータビットを保存するためのレジスタ装置は上記ＤＦＦ
の上記出力に接続したデータ入力と、次のサンプリング
まで保存すべきデータビットとして上記レジスタ装置の
データ入力をサンプリングするための制御入力と、非反
転出力を有する。第四の２対１ＭＵＸは上記集積回路の
ＢＩＳＴ信号に接続した第一のデータ入力と、上記レジ
スタ手段の上記非反転出力に接続した第二のデータ入力
と、ＢＩＳＴ／境界走査選択信号に接続した選択入力
と、上記第一の２対１ＭＵＸの上記第二のデータ入力に
接続した出力を有する。動作面を見ると、出力に接続す
るために第二の入力を選択した上記第一の２対１ＭＵＸ
により、上記ＢＩＳＴ／境界走査選択信号が一方の論理
状態にあれば上記ＢＩＳＴ信号が出力に選択出力され、
上記第一の２対１ＭＵＸから上記内部論理を経由してＢ
ＩＳＴ論理信号を伝達し、ＢＩＳＴ／境界走査選択信号
が他方の論理状態にあれば上記レジスタ手段の上記出力
がその出力に選択出力され、上記第一の２対１ＭＵＸか
ら上記内部論理を経由して境界走査論理信号を伝達す
る。
【００１０】
【実施例】発明として見なされる主題を特に指摘しまた
明確に請求している付録の請求項に本仕様が集約されて
いるが、添付した図面を参照しつつ図示した好適実施例
の詳細な説明を参照することによって本発明をよりよく
理解できるものと思われる。
明確に請求している付録の請求項に本仕様が集約されて
いるが、添付した図面を参照しつつ図示した好適実施例
の詳細な説明を参照することによって本発明をよりよく
理解できるものと思われる。
【００１１】図１を参照すると、双方向境界走査回路１
０の高次ブロック図が図示されている。図１はＩＥＥＥ
規格１１４９．１号の例１、図１０から図２１に対応す
る。双方向境界走査回路１０は入力セル１２と出力セル
１４の組合せで、双方向機能を提供するものである。さ
らに、制御セル１６と三状態出力駆動回路１８が回路１
０を制御して、双方向システムピン２０に対し通常入力
モード、通常出力モード、境界走査入力モード、または
境界走査出力モードで動作する。
０の高次ブロック図が図示されている。図１はＩＥＥＥ
規格１１４９．１号の例１、図１０から図２１に対応す
る。双方向境界走査回路１０は入力セル１２と出力セル
１４の組合せで、双方向機能を提供するものである。さ
らに、制御セル１６と三状態出力駆動回路１８が回路１
０を制御して、双方向システムピン２０に対し通常入力
モード、通常出力モード、境界走査入力モード、または
境界走査出力モードで動作する。
【００１２】図２および図３は双方向境界走査回路１０
のより詳細なブロック図を示す。図２および図３では図
１で参照している３つのセルに特定の公知のセルを応用
した双方向境界走査回路１０を示している。入力セル１
２と出力セル１４は、入力または出力での使用のいずれ
かを示唆されているＩＥＥＥ規格１１４９．１号の図１
０から図２１に示されているセルと同一のものである。
ＩＥＥＥ規格１１４９．１号の図１０から図２１に示さ
れている制御セルは、制御セルとしての使用を明確に指
定されている。制御セル１６および出力駆動回路１８は
標準的な機能である。制御セル１６は図２で破線を用い
て示したように２つの２対１ＭＵＸと２つのＤＦＦより
なる。回路１０の双方向部分、すなわち図２および図３
に示した入力回路および出力回路は４つの２対１ＭＵＸ
セルと、本例では一つの双方向ピンについて境界走査機
能を提供する目的でＤＦＦセルである４つの記憶セルよ
りなる。例えば集積回路チップを双方向システムバスに
接続するためなどで双方向ピンは８の倍数となっている
ことが多いことから、セル１つの減少であっても全体と
しての境界走査機能に要する半導体領域の実質的な節約
につながる。
のより詳細なブロック図を示す。図２および図３では図
１で参照している３つのセルに特定の公知のセルを応用
した双方向境界走査回路１０を示している。入力セル１
２と出力セル１４は、入力または出力での使用のいずれ
かを示唆されているＩＥＥＥ規格１１４９．１号の図１
０から図２１に示されているセルと同一のものである。
ＩＥＥＥ規格１１４９．１号の図１０から図２１に示さ
れている制御セルは、制御セルとしての使用を明確に指
定されている。制御セル１６および出力駆動回路１８は
標準的な機能である。制御セル１６は図２で破線を用い
て示したように２つの２対１ＭＵＸと２つのＤＦＦより
なる。回路１０の双方向部分、すなわち図２および図３
に示した入力回路および出力回路は４つの２対１ＭＵＸ
セルと、本例では一つの双方向ピンについて境界走査機
能を提供する目的でＤＦＦセルである４つの記憶セルよ
りなる。例えば集積回路チップを双方向システムバスに
接続するためなどで双方向ピンは８の倍数となっている
ことが多いことから、セル１つの減少であっても全体と
しての境界走査機能に要する半導体領域の実質的な節約
につながる。
【００１３】ここで図４および図５を参照すると、これ
ら二葉をあわせると第二の双方向境界走査回路２２のブ
ロック図となる。双方向境界走査回路２２はＩＥＥＥ規
格１１４９．１号の例２、図１０から図２２に図示され
ている。この既知の回路２２のセル構成は図２および図
３に示した双方向境界走査回路１０の構成とはわずかに
異なっている。双方向回路２２は６つの２対１ＭＵＸセ
ルと、２つのＡＮＤセルと、本例ではＤＦＦとしている
４つの記憶セルとを有している。２つの２対１ＭＵＸと
２つのＤＦＦは出力制御回路１６’を構成する。よって
出力駆動回路２８を別にすれば、双方向回路２２の残り
は双方向ピン２９へまたはこれからのデータの選択出力
（多重化）、または切り換えのための８つのセルからな
っている。
ら二葉をあわせると第二の双方向境界走査回路２２のブ
ロック図となる。双方向境界走査回路２２はＩＥＥＥ規
格１１４９．１号の例２、図１０から図２２に図示され
ている。この既知の回路２２のセル構成は図２および図
３に示した双方向境界走査回路１０の構成とはわずかに
異なっている。双方向回路２２は６つの２対１ＭＵＸセ
ルと、２つのＡＮＤセルと、本例ではＤＦＦとしている
４つの記憶セルとを有している。２つの２対１ＭＵＸと
２つのＤＦＦは出力制御回路１６’を構成する。よって
出力駆動回路２８を別にすれば、双方向回路２２の残り
は双方向ピン２９へまたはこれからのデータの選択出力
（多重化）、または切り換えのための８つのセルからな
っている。
【００１４】図６を参照すると、ここでは双方向境界走
査回路３０のブロック図が示されている。双方向境界走
査回路３０は双方向システムピン３４に接続した２つの
データ入力を有する２対１ＭＵＸを有する。２対１ＭＵ
Ｘ３２の第二のデータ入力はラッチ回路４４の出力に接
続しており、これの詳細については後述する。２対１Ｍ
ＵＸ３２はまた、制御信号ＭＯＤＥＩに接続された選択
入力を有しており、制御信号が発行される、すなわち論
理が高次側に設定されると、２対１ＭＵＸに第一のデー
タ入力をこれのデータ出力に選択出力させる。逆に、Ｍ
ＯＤＥＩ制御信号が発行されないと、すなわち低次側論
理に再設定すると、２対１ＭＵＸ３２はラッチ回路４４
から第二のデータ入力を経由して受信した信号を出力に
選択出力する。２対１ＭＵＸ３２のデータ出力は双方向
境界走査回路３０に付随する集積回路内の中央論理回路
の入力に接続されている。
査回路３０のブロック図が示されている。双方向境界走
査回路３０は双方向システムピン３４に接続した２つの
データ入力を有する２対１ＭＵＸを有する。２対１ＭＵ
Ｘ３２の第二のデータ入力はラッチ回路４４の出力に接
続しており、これの詳細については後述する。２対１Ｍ
ＵＸ３２はまた、制御信号ＭＯＤＥＩに接続された選択
入力を有しており、制御信号が発行される、すなわち論
理が高次側に設定されると、２対１ＭＵＸに第一のデー
タ入力をこれのデータ出力に選択出力させる。逆に、Ｍ
ＯＤＥＩ制御信号が発行されないと、すなわち低次側論
理に再設定すると、２対１ＭＵＸ３２はラッチ回路４４
から第二のデータ入力を経由して受信した信号を出力に
選択出力する。２対１ＭＵＸ３２のデータ出力は双方向
境界走査回路３０に付随する集積回路内の中央論理回路
の入力に接続されている。
【００１５】２対１ＭＵＸ３２の出力はさらに別の２対
１ＭＵＸ３６のデータ入力の一方に接続されている。２
対１ＭＵＸの第二のデータ入力は集積回路の中央論理回
路からの出力Ｄ０へ非反転バッファ回路３８を経由して
接続されている。非反転バッファ３８は十分な駆動能力
を確保することが第一目的であり、十分な駆動回路が利
用可能であれば除外してもよい。２対１ＭＵＸセル３６
は集積回路内の試験／動作制御回路（図示していない）
からの方向入力制御信号（ＤＩＲＩ）に接続された選択
入力を有する。
１ＭＵＸ３６のデータ入力の一方に接続されている。２
対１ＭＵＸの第二のデータ入力は集積回路の中央論理回
路からの出力Ｄ０へ非反転バッファ回路３８を経由して
接続されている。非反転バッファ３８は十分な駆動能力
を確保することが第一目的であり、十分な駆動回路が利
用可能であれば除外してもよい。２対１ＭＵＸセル３６
は集積回路内の試験／動作制御回路（図示していない）
からの方向入力制御信号（ＤＩＲＩ）に接続された選択
入力を有する。
【００１６】動作を見ると、２対１ＭＵＸ３６は、通常
は双方向ピン３４上の入力信号である２対１ＭＵＸ３２
の出力からの信号、または通常は中央論理回路（図示し
ていない）から試験入力（図示していないが、ＢＩＳＴ
入力信号または境界走査入力信号のこともある）への出
力である非反転バッファ回路３８の出力にある信号のい
ずれかを、２対１ＭＵＸ３６のそれぞれのデータ入力か
らこれの出力へ選択出力する。
は双方向ピン３４上の入力信号である２対１ＭＵＸ３２
の出力からの信号、または通常は中央論理回路（図示し
ていない）から試験入力（図示していないが、ＢＩＳＴ
入力信号または境界走査入力信号のこともある）への出
力である非反転バッファ回路３８の出力にある信号のい
ずれかを、２対１ＭＵＸ３６のそれぞれのデータ入力か
らこれの出力へ選択出力する。
【００１７】２対１ＭＵＸセル３６の出力は後続の２対
１ＭＵＸのデータ入力の一方へ接続している。２対１Ｍ
ＵＸセル４０の第二のデータ入力は先の境界走査レジス
タセルの出力へ接続されており、さらに大きな直列ＩＥ
ＥＥ規格１１４９．１号境界走査回路（図示していな
い）を形成する。２対１ＭＵＸセルの選択入力は、前述
の２対１ＭＵＸセル３６の出力からの論理信号または前
述の境界走査レジスタセル（図示していない）からの論
理信号のいずれかの２対１ＭＵＸセル４０の出力への選
択出力を制御するシフト制御信号に接続している。
１ＭＵＸのデータ入力の一方へ接続している。２対１Ｍ
ＵＸセル４０の第二のデータ入力は先の境界走査レジス
タセルの出力へ接続されており、さらに大きな直列ＩＥ
ＥＥ規格１１４９．１号境界走査回路（図示していな
い）を形成する。２対１ＭＵＸセルの選択入力は、前述
の２対１ＭＵＸセル３６の出力からの論理信号または前
述の境界走査レジスタセル（図示していない）からの論
理信号のいずれかの２対１ＭＵＸセル４０の出力への選
択出力を制御するシフト制御信号に接続している。
【００１８】２対１ＭＵＸセル４０の出力はＤＦＦ４２
のデータ入力（Ｄ）へ接続している。ＤＦＦ４２のクロ
ック入力は２対１ＭＵＸセル４０から入力されるデータ
をシフトするクロック信号（図示していない）へ接続さ
れている。クロック信号はシフト制御信号の状態と協働
して中央論理回路へまたはここからの試験データのいず
れかをシフトするか、またはＩＥＥＥ規格１１４９．１
号から公知となっている方法で直列接続してあるレジス
タに沿って境界走査データをシフトする。
のデータ入力（Ｄ）へ接続している。ＤＦＦ４２のクロ
ック入力は２対１ＭＵＸセル４０から入力されるデータ
をシフトするクロック信号（図示していない）へ接続さ
れている。クロック信号はシフト制御信号の状態と協働
して中央論理回路へまたはここからの試験データのいず
れかをシフトするか、またはＩＥＥＥ規格１１４９．１
号から公知となっている方法で直列接続してあるレジス
タに沿って境界走査データをシフトする。
【００１９】ＤＦＦ４２は次の境界走査レジスタ（図示
していない）へ接続された非反転出力を有し、上述した
直列ＩＥＥＥ規格１１４９．１号境界走査回路の一部を
なしている。ＤＦＦ４２の非反転出力はまた、ＮＣＲ社
（米国オハイオ州デイトン）刊「ＮＣＲ社ＡＳＩＣデー
タブック１９８９年版」において公表しているＬＡＴＲ
Ｐ型のようなラッチ回路４４へも接続している。ＩＥＥ
Ｅ規格１１４９．１号ではある種の１ビットレジスタま
たはメモリー装置を境界走査レジスタ、例えばＤＦＦ４
２の後に使用してデータの安定化および制御を行なうこ
とを推奨しており、またラッチ回路またはＤＦＦをここ
でいう１ビットレジスタまたはメモリー装置として使用
することを推奨している。回路３０はこの位置における
ラッチ回路４４を示しているが、これの代わりにわずか
に大きなＤＦＦセルを使用することもできる。
していない）へ接続された非反転出力を有し、上述した
直列ＩＥＥＥ規格１１４９．１号境界走査回路の一部を
なしている。ＤＦＦ４２の非反転出力はまた、ＮＣＲ社
（米国オハイオ州デイトン）刊「ＮＣＲ社ＡＳＩＣデー
タブック１９８９年版」において公表しているＬＡＴＲ
Ｐ型のようなラッチ回路４４へも接続している。ＩＥＥ
Ｅ規格１１４９．１号ではある種の１ビットレジスタま
たはメモリー装置を境界走査レジスタ、例えばＤＦＦ４
２の後に使用してデータの安定化および制御を行なうこ
とを推奨しており、またラッチ回路またはＤＦＦをここ
でいう１ビットレジスタまたはメモリー装置として使用
することを推奨している。回路３０はこの位置における
ラッチ回路４４を示しているが、これの代わりにわずか
に大きなＤＦＦセルを使用することもできる。
【００２０】ＤＦＦ４２およびラッチ回路４４は各々が
試験リセット入力を有している。これら２つのリセット
入力は、ＩＥＥＥ規格１１４９．１号に述べられている
境界走査リセット信号と実質的に同一である試験リセッ
ト信号TRESET/ へ接続されている。同様に、ラッチ回路
４４のゲート入力はＩＥＥＥ規格１１４９．１号に述べ
られている更新信号と実質的に同一であるゲート制御信
号へ接続されている。
試験リセット入力を有している。これら２つのリセット
入力は、ＩＥＥＥ規格１１４９．１号に述べられている
境界走査リセット信号と実質的に同一である試験リセッ
ト信号TRESET/ へ接続されている。同様に、ラッチ回路
４４のゲート入力はＩＥＥＥ規格１１４９．１号に述べ
られている更新信号と実質的に同一であるゲート制御信
号へ接続されている。
【００２１】ラッチ回路４４の非反転出力は線４９を経
由して前述した２対１ＭＵＸ３２の第二のデータ入力へ
接続されている。ラッチ回路４４の出力は、起動する
と、通常はある種の試験信号を搬送する。よって線４９
は試験信号を２対１ＭＵＸ３２の第二のデータ入力へ接
続していることになる。ＭＯＤＥＩの制御で２対１ＭＵ
Ｘ３２が第二のデータ入力を選択した場合、ラッチ回路
４４の出力はある種の試験手順の部分として線４９と２
対１ＭＵＸ３２を経由して集積回路の中央論理回路の入
力に接続される。ラッチ回路４４のゲート入力およびリ
セット入力は試験データを中央論理回路へ移動する多数
の所定の方法を提供している。
由して前述した２対１ＭＵＸ３２の第二のデータ入力へ
接続されている。ラッチ回路４４の出力は、起動する
と、通常はある種の試験信号を搬送する。よって線４９
は試験信号を２対１ＭＵＸ３２の第二のデータ入力へ接
続していることになる。ＭＯＤＥＩの制御で２対１ＭＵ
Ｘ３２が第二のデータ入力を選択した場合、ラッチ回路
４４の出力はある種の試験手順の部分として線４９と２
対１ＭＵＸ３２を経由して集積回路の中央論理回路の入
力に接続される。ラッチ回路４４のゲート入力およびリ
セット入力は試験データを中央論理回路へ移動する多数
の所定の方法を提供している。
【００２２】ラッチ回路４４の非反転出力はまたもう一
つの２対１ＭＵＸセル４８のデータ入力へ接続されてい
る。２対１ＭＵＸ４８の第二のデータ入力は、集積回路
の中央論理回路からの出力Ｄ０へ直接的に、またはより
高度な駆動が要求されるのであれば非反転バッファ３８
を経由して（この副次的接続方法は図示していない）、
接続されている。２対１ＭＵＸセル４８の選択入力は、
制御信号ＭＯＤＥＯへ接続されており、これが発行され
ると、本例においては論理（１）であるが、２対１ＭＵ
Ｘ４８にラッチ回路４４の出力に接続されたデータ入力
からのデータ信号を２対１ＭＵＸ４８のデータ出力へ選
択出力させる。逆に、ＭＯＤＥＯ制御信号が発行されな
い場合、本例においては論理（０）にあたるが、２対１
ＭＵＸ４８はこれに接続された入力からの出力信号Ｄ０
を２対１ＭＵＸ４８の出力に選択出力する。これは後述
する双方向システムピン５０への出力としばしば同一で
ある。
つの２対１ＭＵＸセル４８のデータ入力へ接続されてい
る。２対１ＭＵＸ４８の第二のデータ入力は、集積回路
の中央論理回路からの出力Ｄ０へ直接的に、またはより
高度な駆動が要求されるのであれば非反転バッファ３８
を経由して（この副次的接続方法は図示していない）、
接続されている。２対１ＭＵＸセル４８の選択入力は、
制御信号ＭＯＤＥＯへ接続されており、これが発行され
ると、本例においては論理（１）であるが、２対１ＭＵ
Ｘ４８にラッチ回路４４の出力に接続されたデータ入力
からのデータ信号を２対１ＭＵＸ４８のデータ出力へ選
択出力させる。逆に、ＭＯＤＥＯ制御信号が発行されな
い場合、本例においては論理（０）にあたるが、２対１
ＭＵＸ４８はこれに接続された入力からの出力信号Ｄ０
を２対１ＭＵＸ４８の出力に選択出力する。これは後述
する双方向システムピン５０への出力としばしば同一で
ある。
【００２３】２対１ＭＵＸ４８は、Ｄ０からの信号すな
わち中央論理回路の出力を２対１ＭＵＸ４８の出力に選
択出力するか、またはラッチ回路４４の出力からの信号
を２対１ＭＵＸ４８の出力へ選択出力する。前者は通常
動作用データパスであり、後者は一般的に各種試験動作
用データパスである。
わち中央論理回路の出力を２対１ＭＵＸ４８の出力に選
択出力するか、またはラッチ回路４４の出力からの信号
を２対１ＭＵＸ４８の出力へ選択出力する。前者は通常
動作用データパスであり、後者は一般的に各種試験動作
用データパスである。
【００２４】２対１ＭＵＸ４８の出力は出力駆動回路５
０へ接続され、出力駆動回路５０の出力は双方向ピン３
４へ接続されている。出力駆動回路５０は図２に示す制
御セル１６などの出力制御回路（図示していない）へ接
続され、これからの信号によって制御されるイネーブル
制御入力を有している。この制御信号によって、双方向
ピン３４の出力が所望されない場合、例えば入力動作中
など、出力駆動回路５０の動作を停止し、また出力が所
望される場合２対１ＭＵＸ４８から受信した信号によっ
て出力駆動回路５０を動作させて双方向ピン３４を駆動
する。出力駆動回路５０などの出力駆動回路と出力駆動
回路の制御については従来技術において公知である。
０へ接続され、出力駆動回路５０の出力は双方向ピン３
４へ接続されている。出力駆動回路５０は図２に示す制
御セル１６などの出力制御回路（図示していない）へ接
続され、これからの信号によって制御されるイネーブル
制御入力を有している。この制御信号によって、双方向
ピン３４の出力が所望されない場合、例えば入力動作中
など、出力駆動回路５０の動作を停止し、また出力が所
望される場合２対１ＭＵＸ４８から受信した信号によっ
て出力駆動回路５０を動作させて双方向ピン３４を駆動
する。出力駆動回路５０などの出力駆動回路と出力駆動
回路の制御については従来技術において公知である。
【００２５】双方向境界走査回路３０は一つのスイッチ
３２と、３つの２対１ＭＵＸ３６、４０、４８と、一つ
のバッファ回路３８と、一つのＤＦＦ４２と、一つのラ
ッチ回路４４を有し、出力駆動回路５０に加え全部で７
つのセルが大半の双方向ピン回路に存在している。これ
ら７つのセルによって図２および図３、または図４およ
び図５に示した双方向境界走査回路によって必要とされ
る８つのセルよりコンパクトな双方向境界走査回路が形
成される。入力境界走査手順および出力境界走査手順と
して同一のレジスタセルＤＦＦ４２およびラッチ回路４
４を経由して入力または出力試験信号両方を切り換える
ことによりセルは保存される。
３２と、３つの２対１ＭＵＸ３６、４０、４８と、一つ
のバッファ回路３８と、一つのＤＦＦ４２と、一つのラ
ッチ回路４４を有し、出力駆動回路５０に加え全部で７
つのセルが大半の双方向ピン回路に存在している。これ
ら７つのセルによって図２および図３、または図４およ
び図５に示した双方向境界走査回路によって必要とされ
る８つのセルよりコンパクトな双方向境界走査回路が形
成される。入力境界走査手順および出力境界走査手順と
して同一のレジスタセルＤＦＦ４２およびラッチ回路４
４を経由して入力または出力試験信号両方を切り換える
ことによりセルは保存される。
【００２６】ここで図７を参照すると、本発明の双方向
境界走査回路３０’の別の好適実施例がブロック図とし
て示されている。双方向境界走査回路３０’はいくつか
の相違があるだけで図６に示した双方向境界走査回路３
０と実質的に同一である。
境界走査回路３０’の別の好適実施例がブロック図とし
て示されている。双方向境界走査回路３０’はいくつか
の相違があるだけで図６に示した双方向境界走査回路３
０と実質的に同一である。
【００２７】双方向境界走査回路３０’は本回路３０’
が一部をなす集積回路内の中央論理回路（図示していな
い）からのＢＩＳＴ信号に接続した一方のデータ入力を
有する２対１ＭＵＸ３１’を有する。２対１ＭＵＸ３
１’の他方のデータ入力は図６に示したラッチ回路４４
と基本的に同一であるラッチ回路４４’の出力に接続さ
れている。２対１ＭＵＸ３１’の出力は２対１ＭＵＸ３
２’の一方のデータ入力に接続されている。２対１ＭＵ
Ｘ３２’の他方の入力は双方向システムピン３４’に接
続されており、図６に示した２対１ＭＵＸ３２が双方向
システムピン３４に接続されているのと基本的に同一で
ある。
が一部をなす集積回路内の中央論理回路（図示していな
い）からのＢＩＳＴ信号に接続した一方のデータ入力を
有する２対１ＭＵＸ３１’を有する。２対１ＭＵＸ３
１’の他方のデータ入力は図６に示したラッチ回路４４
と基本的に同一であるラッチ回路４４’の出力に接続さ
れている。２対１ＭＵＸ３１’の出力は２対１ＭＵＸ３
２’の一方のデータ入力に接続されている。２対１ＭＵ
Ｘ３２’の他方の入力は双方向システムピン３４’に接
続されており、図６に示した２対１ＭＵＸ３２が双方向
システムピン３４に接続されているのと基本的に同一で
ある。
【００２８】２対１ＭＵＸ３１’は集積回路（図示して
いない）内の制御回路からの活動低電位制御信号BIST/
へ接続する選択入力を有している。BIST/ が活動低電位
であれば、２対１ＭＵＸ３１’は中央論理回路からのＢ
ＩＳＴデータをこれに組み込まれている入力を経由して
２対１ＭＵＸ３１’の出力へ選択出力する。逆に、BIST
/ が活動低電位でなければ、２対１ＭＵＸ３１’は通常
ある種の境界走査試験信号であるラッチ回路４４’の出
力からの信号を選択出力する。よって、図６に示したの
とは別に回路に２対１ＭＵＸ３１’を追加することで双
方向境界走査回路を集積回路内の中央論理回路へまたこ
こからのＢＩＳＴ試験信号を提供するために使用する能
力も付与される。５つの２対１ＭＵＸセルと、一つのＤ
ＦＦセルと、一つのラッチセルと、バッファセルと、出
力駆動回路を有する比較的小さい回路３０’がこの機能
の全てを有しているのである。
いない）内の制御回路からの活動低電位制御信号BIST/
へ接続する選択入力を有している。BIST/ が活動低電位
であれば、２対１ＭＵＸ３１’は中央論理回路からのＢ
ＩＳＴデータをこれに組み込まれている入力を経由して
２対１ＭＵＸ３１’の出力へ選択出力する。逆に、BIST
/ が活動低電位でなければ、２対１ＭＵＸ３１’は通常
ある種の境界走査試験信号であるラッチ回路４４’の出
力からの信号を選択出力する。よって、図６に示したの
とは別に回路に２対１ＭＵＸ３１’を追加することで双
方向境界走査回路を集積回路内の中央論理回路へまたこ
こからのＢＩＳＴ試験信号を提供するために使用する能
力も付与される。５つの２対１ＭＵＸセルと、一つのＤ
ＦＦセルと、一つのラッチセルと、バッファセルと、出
力駆動回路を有する比較的小さい回路３０’がこの機能
の全てを有しているのである。
【００２９】以上から、出力制御回路および出力駆動回
路のほかに７つの単純な論理セル内で双方向境界走査の
全機能を提供する双方向境界走査回路が開示されたこと
が理解できよう。さらに出力制御回路および出力駆動回
路のほかに８つの単純な論理セル内で双方向境界走査の
全機能およびＢＩＳＴ機能を提供する双方向境界走査回
路が開示されている。これはＩＥＥＥ規格１１４９．１
号によって示唆された境界走査回路の実質的改良であ
る。
路のほかに７つの単純な論理セル内で双方向境界走査の
全機能を提供する双方向境界走査回路が開示されたこと
が理解できよう。さらに出力制御回路および出力駆動回
路のほかに８つの単純な論理セル内で双方向境界走査の
全機能およびＢＩＳＴ機能を提供する双方向境界走査回
路が開示されている。これはＩＥＥＥ規格１１４９．１
号によって示唆された境界走査回路の実質的改良であ
る。
【００３０】
【発明の効果】本発明は、より少ない従属回路機能で間
に合い、回路当たりでより少ない半導体装置の領域しか
占有しない双方向境界走査回路を提供する。また、より
少ない従属回路機能で間に合い、なおかつ双方向ＢＩＳ
Ｔ機能を提供する双方向境界走査回路を提供する。
に合い、回路当たりでより少ない半導体装置の領域しか
占有しない双方向境界走査回路を提供する。また、より
少ない従属回路機能で間に合い、なおかつ双方向ＢＩＳ
Ｔ機能を提供する双方向境界走査回路を提供する。
【図１】ＩＥＥＥ規格１１４９．１号に準拠する双方向
境界走査回路の全体的ブロック図である。
境界走査回路の全体的ブロック図である。
【図２】ＩＥＥＥ規格１１４９．１号に示されるセル回
路を用いた図１の回路の好適実施例の一つのブロック図
をなすものである。
路を用いた図１の回路の好適実施例の一つのブロック図
をなすものである。
【図３】ＩＥＥＥ規格１１４９．１号に示されるセル回
路を用いた図１の回路の好適実施例の一つのブロック図
をなすものである。
路を用いた図１の回路の好適実施例の一つのブロック図
をなすものである。
【図４】ＩＥＥＥ規格１１４９．１号に準拠する双方向
境界走査回路の別の好適実施例のブロック図をなすもの
である。
境界走査回路の別の好適実施例のブロック図をなすもの
である。
【図５】ＩＥＥＥ規格１１４９．１号に準拠する双方向
境界走査回路の別の好適実施例のブロック図をなすもの
である。
境界走査回路の別の好適実施例のブロック図をなすもの
である。
【図６】本発明の双方向境界走査回路のブロック図であ
る。
る。
【図７】ＢＩＳＴ試験信号の使用も可能な、図６に示し
た双方向境界走査回路のブロック図である。
た双方向境界走査回路のブロック図である。
フロントページの続き (72)発明者 エドワード ダブリュー．ハットン，ジュ ニア アメリカ合衆国 29209 サウス カロラ イナ、コロンビア、ティーグ ロード 7901
Claims (1)
- 【請求項１】 電子装置の双方向ピンに接続され、入力
および出力の境界走査試験用の共通レジスタよりなる双
方向境界走査回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US66853191A | 1991-03-13 | 1991-03-13 | |
| US668531 | 1991-03-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180351A true JPH06180351A (ja) | 1994-06-28 |
Family
ID=24682689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086573A Pending JPH06180351A (ja) | 1991-03-13 | 1992-03-11 | 双方向境界走査回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0503926B1 (ja) |
| JP (1) | JPH06180351A (ja) |
| DE (1) | DE69220522T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671817B2 (ja) * | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
| WO2006117588A1 (en) * | 2005-05-04 | 2006-11-09 | Freescale Semiconductor, Inc. | An integrated circuit and a method for designing a boundary scan super-cell |
| US12546824B2 (en) * | 2022-03-22 | 2026-02-10 | Intel Corporation | Configurable boundary scan |
| CN117491853A (zh) * | 2022-09-20 | 2024-02-02 | 台湾积体电路制造股份有限公司 | 双向扫描触发器电路和方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| EP0628831B1 (en) * | 1988-09-07 | 1998-03-18 | Texas Instruments Incorporated | Bidirectional boundary scan test cell |
-
1992
- 1992-03-11 JP JP4086573A patent/JPH06180351A/ja active Pending
- 1992-03-11 DE DE69220522T patent/DE69220522T2/de not_active Expired - Fee Related
- 1992-03-11 EP EP92302089A patent/EP0503926B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0503926A2 (en) | 1992-09-16 |
| DE69220522D1 (de) | 1997-07-31 |
| EP0503926A3 (en) | 1992-10-21 |
| DE69220522T2 (de) | 1997-12-18 |
| EP0503926B1 (en) | 1997-06-25 |
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